TW569226B

TW569226B - Memory device

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Publication number: TW569226B
Application number: TW091120423A
Authority: TW
Inventors: Seiji Funaba; Yoji Nishio
Original assignee: Elpida Memory Inc
Priority date: 2001-09-06
Filing date: 2002-09-05
Publication date: 2004-01-01
Also published as: CN1403928A; DE10241451A1; US20030043683A1; JP2003085121A; CN1627437A; CN100431046C; KR20030022064A; JP3821678B2; US6970369B2; CN1204506C; KR100479444B1

Description

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【背景說明】本，明係關於一種記憶裝置，尤有關於一種擁有保證可使運算速度增加之電路配置的記憶裝置。士 >虽冗憶裝置被高度整合的同時，其介面的發展係為容許忑隐裝置於咼速度且低信號振幅的情況下進行運算。為此=的，遂提出SSTL(串列線腳終端邏輯）以作為這些介面的t準為了增加圮憶裝置類型之一之dram的運算速度， =有DDR(雙倍資料速率）的方法被提出。在DDR的方法中，

二貝料速率可藉由將資料同步地在每個時脈的前緣及尾緣進行輸入及輪出而倍增。這些ό己憶裝置類型的配置方式，係將許多記憶模組以預先決疋之距離或間隔平行地裝設於主機板上。按照這種配置方式’當記憶模組裝設於主機板上時，各模組與其各自的連接器間建立了電氣接觸。為此，主機板係為每個記憶模組設置了安裝插槽，每個插槽中並放置有複數個電極、使其與對應的記憶模組作電氣連接。另外，緩衝器、例如許多記憶單元與暫存器、係裝設於記憶模組的正面與 /或背面，且經由形成於記憶模組末端的電極與連接器相接觸。

在記憶裝置之中，係有一種被稱為晶片組的控制器裝設於主機板上，用以控制記憶模組if記憶單元。根據這種記憶裝置，係有一資料匯流排、一指令匯流排及一時脈匯流排（在以下說明中，這些匯流排可簡單地被統稱為匯流排）佈線於主機板上。這些匯流排在個別的記憶模組上，

569226 五、發明說明（2) di制器與記憶單元之間、及控制器與暫存器之間的流排ξ :二m!形’里，上述匯流排中的資料與時脈匯

V 匯流排係經由連接器延伸至暫存器、再經以記憶模組的記憶單元。田贅存為連接至為纪t d f: 標準的記憶裝4，係採用使dram(作 …口 ^核己憶單元）及連接器可經由線腳相互連接。藉由DDR的Λ 於1〇〇MZ(亦即133MHZ)。因此， ίΓ速率：，可得到等於或高於2_Hz的資料讀出/ 達2 0 0至30 0M、、H而，近來對記憶模組之操作時脈頻率的需求達2〇〇至300MHz，使資料速率提升為4〇〇至_MHz以上。為回應這種雲#，％ + _ ,,, 信號反射或俨於失^沾逐有可減少由阻抗不匹配所引發之印愔驻罢认一 β ^現仍有許多因素會阻礙這些類型之盖_惜Μ ^力作，更發現無論是改善線腳架構或改善6己=組架構皆無法使操作速度的增加符合要求。資料匯流排：排便可發現以下的缺點。當經由之記憶單元的於t f故於主機板之控制器至每個記憶模組於是，批制-S出動作時’控制器係處於未終止的狀態。執行讀：的動：：發生信號反射的現象。再者，當控制器 F崎’亦發現連接器發生信號反射的情形，

第6頁 569226 五、發明說明（3) 其係取決於由 DRAM被連接為行資料寫入動此外，資另一端係連接位由終端電源加時，這樣的流排。至於時脈模組之個別記被提出。在运由一對時脈匯於記憶單元内控制器至連接器之資料匯流排的長度。當記憶模組之記憶單元時、及當個別的DRAM執作時，亦可觀察到信號反射的情形。

V 料匯流排其資料的一端係連接至控制器，而至無反射終端組，且有一預先決定之終端電施加於無反射終端組上。然而，當電源數增配置方式是不利的。此亦適用於指令位址匯 =Γ排則有一種提供一對互補時脈至記憶 =早兀、以準確地執行時脈運算的記憶裝置流排相連接。此；j 3::記憶單元係經 ^ ^ ^ ^此配置方式並未考慮可能發生的#號反射問題。【發明的綜合說明】於控=與ΐ=L目κ的指之令—:Λ” 一種可以減少發生記憶;r使資料可在高速下= 排的信號反射情形減少的tit供—種可使沿著時脈匯流的運算。的。己隐裝置〜’以便執行快速又準確根據本發明的

569226 五、發明說明（4) 記憶單元的讀出動作及寫入動作，其中該控制器係設置有一僅在讀有效狀態之主動終端電路。在此記憶穿 J間使其成為

V 藉由各自的線腳與連接器連接至匯:^ 中，記憶單元係形是，用以在許多記憶單元執行讀;;動作=較佳的情 !波？生之反射防制工具，係設置於控制器：：二止反早兀連接至匯流排、且位於最接近控制哭卢、，許多記憶接器之間。反射防制工具可能是一電路了盆二的最接近連連接器與控制器之間的特性阻抗係小於另二:二艾最接近特性阻抗，以及/或者，反射防制工具可憶模組的最接近連接器與控制器的電容。 b匕括一連接至 2者1據本發明的記憶裝置，當匯流排的一端係接至控制器時，一終端組則係連接至對面的另一豆由串聯地連接於一預先決定之電源終端與一參考狄端之間的一對終端電阻器所組成。而且匯流排對面的二端係連接至由終端電阻器所共用的一連結接點。在此例中，，流排可為資料匯流排或指令匯流排。再者，較佳的情形疋σ己憶單元係以主動終端器單元作為終端，且匯流排有遮蔽保護。記憶單元則為比方DRAM。根據本發明的另一個實施態樣，一記憶裝置像包含：一時脈控制器，用以傳送互補W脈；一對時脈匯流排，其一端係連揍至時脈控制器、以傳送互補時脈；及許多記憶單元，係電氣連接至該對時脈匯流排，

第8頁、發明說明⑸ 其 Φ - 〜終端電3 ^時脈匿流排面對時脈控制器之一端係連接有差動執人方=i且沿著終端電阻器，該對時脈匯流排係以 7 0方式作為終端。且終5 Si經由一對連接器連接至該對時脈匯流排，脈匯流排pq <7，、該對連接器最接近終端電阻器者之間的時固定電二：乃有足夠的長度、使其大體上可為-分散式定義為八私ΐ此長度之資料匯流排間距、其阻抗可大體上 77政式固定電路之特性阻抗。 f據本發明，記憶裝置更包含：元；=資料匯流排，用以經由許多連接器連接許多記憶翠以便穿i ΐ流排控制器、，係連接至資料匯流排的-端，中，資Μ貝料匯流排而與記憶單元進行資料交換。在此例使其成Α Ϊ流排控制器係有一僅在由記憶單元讀出資料時憶單元i效狀態之主動終端器單元，且在資料欲寫入記的終端带其乃保持在無效狀態。由一對串聯電阻器所組成制器的另，器、係連接至資料匯流排上面對資料匯流排控連姓技一端。資料匯流排係與該對電阻器共同連接於一為點，而資料匯流排的之另-端係以差動轉合方式作含：根據本發明的另外一個實施態樣，一記憶裝置係包許夕冗憶單元，皆電氣連接至一匯流排；及一資料匯流排控制器，其係電氣連接至資料匯流排的 569226 五、發明說明（6) 作，山肖乂控制關於許多記憶單元的讀出動作及寫入動其中資料匯流排控制考白紅7 ^ ^ 用以控制主動欲端哭置- 括了一主動終端器單元及一動〜知w早兀的控制器，且其中每個記憶單元亦包括一 σ 作為資料匯流排的終端^端11單元、用以組、且連接至連接哭沾j在t例中，當由裝設於記憶模有資料被讀出之f w记憶單元讀出資料時，控制器僅使態，而使ΐ:;;ί早，的主動終端器單元成為無效狀單元成為有效狀態。711 /、貝料匯流排控制器之主動終端器流排控制器：：：J 憶單元時」控制器乃使資料匯 π之主動終端器單 ===成為無效狀態、而使記憶單該記憶裝置更包i成為有效狀態。一時脈控制考，田、許多,憶單元，皆；脈：及其中每個記憶單元比勺一對時脈匯流排，含。乍為該對時脈匯流排二:了： f動-合終端電路、用母個記憶單元，或者亦可*置於f動耦合終端電路可併入 a再根據本發明的另外：：個c憶單元的外部。 “怨樣，一記憶裝置係包一時脈控制器， · 許多記憶單元，比發^达互補時脈；及其中每個記憶單元皆【$，f 一對時脈匯流排， ^ —主動終端器電路、用以第10頁 569226 五、發明說明（7) 作為該對時脈匯流排的終端。含：根據本發明的再另一個實施態樣，一記憶裝置係包許多記憶單元，皆經由其遠捲哭I_ -匯流排;Λ 、連接為與線腳而電氣連接至一控制器，係電氣連接至匯流排的一端，於記憶單元的讀出動作及寫入動作，工制關其中連接於控制器與許多記憶單元、腳之間的匯流排，其沿著相對㈣制器的情形是，控制器與許多記憶單元乃？ ^ =中，較佳連結方式相接合。早^乃，者匯流排、以星狀匯流排係為資料匯流排或指令位址匯产轴 ”記憶單元不只藉由匯流排連 ^ ^控制器 ::時脈匯流排。連接於控制器與供二”脈之線腳之間的時脈匯流排，其沿著相對 f接益以及 ^脈匯流排所獲得的阻抗大體上是相等的元再者，控制器與記憶單元、連接式相接合。脈匯流排，其連接方斗、在1冰、，L ^接™ U及線腳之間的時脈匯流排所獲得：阻：大控記憶單元 :與記憶單元乃沿著時脈匯流排、：制根據本發明，記憶裝置更包含·· 569226 五、發明說明（8) 一指令位址器；及一匯流排控以便穿越指令位此例中，匯流排的資料時使其成位址資料欲寫入根據本發明許多記憶單一匯流排控用以控制關於記其中匯流排控制主動終端器其中每個記作為指令位址匯設於記憶模組、制器僅使有資料無效狀態，而使為單元成為有效單元時，控制器成為無效狀態、狀態。此外，本發之記憶單元可被匯流排’用以連接記憶單元至許多連接制器，址匯流控制器為有效狀態的主動終端記憶單元時其乃保持在個實施態樣，一電氣連接至一指的又一元，皆制器，憶單元控制器單元的憶單元流排的且連接被讀出其他記狀態。乃使資而使記係連接至指令位址匯流排的一端，排而與記憶單元進行資料交換。在係包括了一當接收到來自記憶單元器單元，且在指令無效狀態。記憶裝置係包含：令位址匯流排；及係連接的讀出包括了控制器亦包括終端。至連接之記憶憶單元再者，料匯流憶單元到指令位址匯流排的一端、動作及寫入動作，端益早及一用以一主動終，且了一主動在此例中器之記憶單元的主與匯流排當指令位排控制器之主動終終端器單元、用以 ’當接收到來自裝單元的資料時，控動終‘器單元成為控制器之主動終端址資料欲寫入記憶之主動終端器單元端器單元成為有效明可應用於一記憶裝置裝設於每個插槽上。在、其連接至匯流排此例中，可以使資

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料被接收之記憶單元的φ ^^夂#堪留-丄五、發明說明（9) 可以蚀％罢私動知斋早兀成為無效狀態，亦使π置於此纪憶單元之插槽的主效狀態。根據這樣的配置愔疳，者[啼认知m早兀成為無沒射蛀#咕^ α 罝匱形當#號於資料接收侧發生反射時，“號之振幅便可增加。【較佳實施例的詳細說明】根據本發明之第一個實施例，關於其記憶裝置、 1圖1來加以描述。圖！之記憶裝置係依照％几來操作，^ 一控制器11與許多連接器（在此實施例中 12b)係裝設於一主機板上（去圓、·杜抑罢古一杯祕甘^氙板上（未圖不）。連接态12a及1213係設置有一插槽、八上放置有連結終端，且在圖丨中，連接哭 12a及12b的連結終端與控制器〗丨係藉由佈線或印刷於主^機板上之資料匯流排1 3而相接。儘管實際上主機板上係放置有許多匯流排，然為了簡化說明，本範例只顯示一條水平延伸於圖1的資料匯流排1 3。資料匯流排1 3的一端係連接至控制器U，而另一端則係連接至一將於後文描述之終端組1 5。儘管指令位址匯流排與資料匯流排有相同的拓樸，為簡單起見，將只說明資料匯流排。沿著資料匯流排13所顯示的圓柱形與圓形元件則分別代表分散式固定路徑與貫穿孔。工一、圖1的記憶裝置係包括許多DR AS 1 6，其係放置於裝設在基板上之記憶模組的正面與背面、以作為記憶單元。特別的疋’裝设於連接器1 2 a之插槽的記憶模組包括了 d r a 16Π與16rl，而裝設於連接器12b之插槽的記憶模組則包

第13頁 569226 五、發明說明（ίο) 括了 DRAM 16f2與16r2。DRAM 16fl與16rl係藉由貫穿孔作電氣連接，而DRAM 16f2與16r2亦同。記憶模組上之DRAM 16fl與16rl及DRAM 16f2與16r2係通過線腳與垂直延伸於圖1之電阻器RS1與RS2而安裝於連接器1 2 a與1 2 b上。在此範例中，線腳為3 m in及2 0 m m長，而電阻器Rsl與RS2各有20 Ω的電阻值。

吕己憶裝置之資料匯流排1 3可區分成一延伸於控制器1 1 與最接近控制器11之連接器1 2a之間的第一資料匯流排區段、一延伸於連接器12a與12b之間的第二資料匯流排區段、以及一延伸於連接器12b與一終端組或電路15之間的第二資料匯流排區段。在此範例中，第一、第二、及第三資料匯流排區段之長度分別為10〇111111、i〇min、及5_。經由本發明者所完成的研究，可發現有如此架構的記憶裝置，其信號的反射係發生於依照控制器11所發出的讀出指令而由每個DRAM將資料讀出時，而其信號波形則由於控制器11與連接器1 2a之間的阻抗不匹配而失真。因此’在此實施例中，連接至資料匯流排丨3之一端的控制器11係包括一主動終端器單元、亦即僅在由DRAM 16

作資料讀出動作的期間使其成為有效狀態之主動終端器 2^。。又，假設連接器12a與12b之間的線路長度為10mm，則 h號轉移速度為7微微秒/mm，而政形前緣則為〇 · 7奈秒。在這種環境下，亦可發現在資料由DRAM 16讀出的期間所發生的k號的反射及信號波形的失真現象、可藉由將印刷或佈線於控制器丨丨與最接近控制器丨丨之連接器12a之間的

569226 五、發明說明（11) 第一資料匯流排區以抑制。當第一資段大體上可被當作匯流排區段之阻抗來處理。段之線路長度延伸料匯流排區段變長一分散式固定電路亦可被當作分散式至大約1 0 0 m m、而加時’此資料匯流排區來處理，而第一資料固定電路之特性阻抗現當電容值約為7pF的阻抗補償或校正電 C於控制器11與連接器12a之間時’信號波形的失得較佳的抑制。在此實施例中，阻抗補償電容Cc^ 連接在距離控制器1丨有5 5mm之處，亦即距離連接器丨&有 4 5mm 〇 σ

,此意謂第一資料匯流排區段之特性阻抗將小於其他資料匯流排區段之特性阻抗。當控制器丨丨與最接近連接器 1 2 a之間的第一資料匯流排之特性阻抗小於其他區段之特性，抗時，出現在讀出波形之反射現象便減少了。於是，在讀出波形上之波形便帶以改善。

如前面提及’設置於控制器丨丨與最接近連接器丨2a之第一資料匯流排區段的線路長度會增加，而特性阻抗會減夕、。以此架構’可能出現在資料讀出動作期間之反射波的回返現象將會被延遲，故而可歸因於反射波之波形失真將 ^被抑制。因此，在此實施例中，反射防制工具係由控制器11與最接近連接器1 2a之間的線洛所組成，其長度已經過調整且/或已設置有校正電容。 DRAM 16係操作於如1· 8V等、由電源7_所供應之低電源電壓V_。在此例中，電壓7_亦由DRAM 16之電源獲

第15頁 569226 五、發明說明（12) 得、並施加於連接至資料匯流排13之另一端的終端組Η 上二如圖1所示，終端組15之設計係將1〇〇 Ω電阻器以串聯方式連接於電源及地之間，且由串聯電阻器之之電壓0· 9V乃施加於資料匯冷μ m lL 啊點獲付 J她刀及貝村匯机排1 3上。因此，很顯然的終鳊組15係由一中央分接頭終端組所組成。當中央分接頭緣端組被如此使用時，DRAM 16中之記憶元件的電源亦可使、用為終端組15的電源，從而消除了對多餘電源的需求。現在將參考圖1與2來描述控制器丨丨所設置之主态電路20。簡單地說，主動終端器電路僅在由dram 作動作的期間使其成為有效狀態，並作為資料匯流排t3的終端。如圖2所示，主動終端器電路20係連接至一將讀出控制係號RC或寫入控制信號Rcbar輸出至主動終端 =賴之控制單元2()1。另外，控制單元2〇1則輸出寫入負料至貧料資料匯流排13，並由資料匯流排13接收讀出資料。控制單tl201更藉由一條指令位址線2〇2連接至⑽龍 16f 1 1 6rl、1 6f 2以及1 6r2、其並沿著指令位址線202將一寫入或讀出指令輸出（圖。圖2中的主動終端器電路2〇係包括由一p通道M〇s電晶體205 5〇〇Ω的第一電阻器的第二電阻器 a2 ^及N通道MOS電晶體206所組成的一串聯電路。串聯電，係連接在電源vddq之終端與地電位之終端之間。如圖2 所示P通道M0S電晶體2 05的源極係連接至電源終端、而N 通道Mps電晶體206的源極則接地。以串聯方式相接之第一電阻器Ral與第二電阻器Ra2係連接於从〇8電晶體2〇5及2〇6

569226 五、發明說明（13) " --一的汲極之間。P通道M0S電晶體2〇5的閘極係經由一反相器 20 7連接至控制單元2〇1、而N通道電晶體2〇6的閘極連至控制單元201。、以此配置方式，一旦由控制單元2 〇 1接收到一讀出控制信號Rc時，MOS電晶體205及206將處於開啟狀態，而= 動終端器電路20則成為有效狀態、並施加/2的電壓至資料匯流排1 3。於是，資料匯流排1 3乃以主動終端器電路20為終端，且依照讀出指令、將由DRAM 16所讀出的資料傳送至控制單元2〇1。然後，當由控制單元2〇1接收到寫 =控制信號Rebar時，MOS電晶體20 5及20 6將處於關閉狀· 態，而主動終端器電路2 〇則成為無效狀態，亦即被設定為無效狀態，。並釋出資料匯流排13的一端。在此狀態下，接收自控制單元2 0 1之寫入資料將依照寫入指令被輸出至資料匯流排13、並寫入適當的DRΑΜ 1 6中。 &由於控带1器11係包括了在資料寫入動作期間成為無效狀悲、且在資料項出期間、僅當成為有效狀態之終端電阻值被選取時使其成為有效狀態之主動終端器電路2 〇，故可防止在資料讀出期間、資料匯流排丨3與控制器丨丨之間的信號反射現象。根據圖1的範例，由於經由連接器^^及丨2b及線腳相接之資料匯流排13與DRAM 16Π、16rl、16f2以及16r2之間的反射現象亦可被防止，資料便可快速地在沒有反射現象的作用下被讀出。現在將參考圖3來描述包括了時脈匯流排3丨&及3 lb之

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吞己憶裝置。圖3的記憶裝置係使用差動時脈信號，且匯流排31a及31b乃包括了一差動信號線路架構。時脒匯^ 排31a及31b之架構中，兩者係可共同使用 ’μ 的資料匯流排13。特別的是，圖3之記憶裝置包括= 在主機板上的控制器U、及自主機板上之控制了放置時脈匯流賴a及31b。圖3的控制器Μ僅包；：：動終端器電路20與控制單元2〇1，更有一連接至時脈匯济 =3 lb、並輸出互補時脈WCLK及评⑽至時脈匯流排 31a及31b之時脈產生器2〇8。由幹平常的時脈產生器即可用作時脈產生器2〇8、以產生互補時脈WCLK及WCLKB，故將不會對其作進一步說明。且由於互補時脈係傳送至個別記憶模組之記憶單元 (亦即DRAM 16)，時脈信號的前緣及尾緣可準確地'於記憶單元中偵測。〜

在圖3所圖示的範例中，由控制器丨丨沿著時脈匯流排 3、ja輸出之時脈WCLK、係經由一連接器12c及一線腳33&傳送至一分路單元34a，並由分路單元34a給至分別放置於記憶模組之正面與背面的])RAM 16f丨及164。此外，沿著時脈匯流排311)輸出之時脈礼11^係經由一連接器12(1、一線腳3 3b、以及一分路單元34b傳送，並供應至放置於記憶模組之正面與背面的DRAM 16fl及16rl。同樣地，互補時脈WCLK及WCLKB亦經由連接器12e及 12f、線腳33c及33d、及分路單元34c及34d傳送至DRAM 16f2及16r2。應注意的是連接器12〇及12(1乃設置於圖1之

第18頁 569226 五、發明說明（15) 連接器12a所放置的插槽（插槽υ中，而連接器12e及12f 設置於連接器12b所放置的插槽（插槽2)中。σ 、配置情形如圖3之記憶裝置係有一差動耦合終端電路其中日守脈3 1a及31 b —側之兩端係連接至控制琴11、而另一側之兩端則係與阻值為100 Ω之終端電阻器互相連接。當時脈匯流排31 a及31b之兩端以差動耦合終端電路作為終端時，可提供時脈WCLK及WCLKB之差動成分經改善之終端效應。再者，由於此配置方式之終端源，成本便可降低。在此範例中，終端電阻器Rtt與連接器12e或12f之間的距離乃定義為25mm，而在終端電阻器Ru前面的連接器 12c或I2d與連接器I2e或12f之距離則定義為1〇_。另外，控制器11與連接器12c或I2d之距離係定義為1〇〇111111，而在最接近控制裔11之位置則設置有一電容值為7pF、位於距離控制器11有55mm之處的阻抗補償電容Cc。當連接哭12e 或12f與終端電阻器Rtt之距離被延長時，其間之時脈匯流排區&可被當作一分散式固定電路來處理，而在時間、亦即信號變化之碑間點上的信號振幅可被增加。如先前描述般顯然的，當控制器“或肫龍兩者之一操作為接收側時、阻抗補償電容(^將被連接在遠離控制器丨丨或⑽龍的位置上。由於阻抗補償電容Cc距離接收侧很遠，來自接收侧的反射現象便可被降低。圖3之DRAM及連接器係與線腳33a、33b、33c、以及 33d互相連接。在圖3中，這些線腳33a至33d之各自長度為 569226 五、發明說明（16) 23· 5mm，而20 Ω之線腳電阻器RS1、RS1B、Rs2以及RS2B係插入靠近線腳33a至33d之連接器，以作為集中式固定元件。應注意的是，串音雜訊被發現可藉由將圖示之時脈匯流排31 a及3 1 b與其他資料匯流排1 3間作遮蔽保護而降低。經過確認，當終端電阻器r 11與前面之連接器之間的長度 (終端電阻器R11與連接器1 2 e及1 2 f之間的距離）選定在1 〇至25mm的範圍内時，信號轉變時間上之信號振幅可被增加0 再者，一對時脈匯流排31 a及3 lb僅可供給八條資料匯流排1 3，亦即每一個位元組可由配對的時脈匯流排3 1 &及 31 b供應。。在此情況下，比起時脈匯流排供給更多資料匯流排的例子，時序的變異性遂可獲得降低。特別的是，當圖3的時脈匯流排架構與顯示於圖1之八條資料匯流排中的架構相組合時，亦即當時脈匯流排31 a及31b係供給各位元組之線道時，時序邊界乃可獲得相當程度的增加。另外’當時脈匯流排3 la及3 lb與其他資料匯流排間有遮蔽保護時，亦可進一步降低串音雜訊。如上所述，圖1與圖3中之DRAM 1 6f 1及1 6rl與DRAM 1 6 f 2及1 6 r 2係裝設於記憶模組裝設基板上之正面與背面、以作為記憶單元，且這些基板係可拆卸地插入形成於主機板上之插槽。換句話說，圖1或3之記憶裝置包括了許多插槽、以及連接至匯流排之記憶單元乃裝設於插槽中。考慮到這種配置方式，每個插槽可設置兩個受制於終端控制之

第20頁 569226 五、發明說明（17) 4 吕己憶早元’此並可應用於其他實施例中。現在將參考圖4來描述根據本發明之另一個實施例的記憶裝置。在圖4所示之記憶裝置中，一控制器丨丨係包括一主動終端器電路20及一控制單元201、其係分別對應於圖2之主動終端器電路20及控制單元201。記憶裝置係包括如裝設於記憶模組之正面與背面的記憶單元])rAM丨6 f丨及 16rl與DRAM 16f2及16r2。這些記憶模組係插入連接器12a 及12b之插槽（插槽1及插槽2)中。再者，如同圖1，dram 16f 1及1 6rl與DRAM 16f2及1 6r2係分別與連接器12a及12b 之分路單元與線腳作電氣連接。 DRAM 16fl、16rl、16f2、以及16r2與圖1者不同之處在於其係以主動終端器單元161至164為終端。儘管主動終端器單元161至164可併入個別的DRAM中或安裝於其外部，在此實施例中，圖4之主動終端器單元161至164乃假設連接於圖示範例中DRAM 16fl至16r2的輸入緩衝器之前。 :在任何速率下，圖示的主動終端器單元丨61至丨64之架構係於資料寫入DRAM 16Π至16r2時啟動，且在資料讀出時不啟動。當使用這些主動終端器單元161至164時，驅動之電源可與D R A Μ者共用’故比起為主機板上個別的主動終端器單元放置終端器電源的例子，成本可大為降低。如上所述，DRAM 16fl及16rl係經由連接器12a與資料匯流排13連接至控制器11，且同樣地，DRAM 16f2及16r2 係經由連接器1 2b資料匯流排1 3連接至控制器11。DRAM 16f 1至16r2亦經由一用以交換寫入指令與讀出指令的共用

第21頁 569226 五、發明說明（18) 匯^排、一用以交換各種類型之控制信號的控制信號線一，令位址暫存器、及一繼電器電路而連接至控制器U。為簡化圖例，指令匯流排、用以交換各種類型之控制信號的控制信號線、指令位址暫存器、及繼電器電路並未顯示於圖4。在此配置方式中，當資料由DRAM 、16rl、 16{2、以及16『2中之一特定〇{^14(此例中為〇1^1116{1)讀出時，控制器11之控制單元201將穿越指令匯流排（未圖不）而發出一讀出指令至該特定的£){^11 16f i。在此情況下，控制斋11之控制單元2〇1將傳送一穿越控制信號線之終端控制信號，以便使所有連接至連接器12a及12b之卯錢 16fl至16r2的主動終端器單元161至164進入操作狀態、亦 :有^狀態。當接收讀出指令之特定DRAM 1 6 f 1準備要將貝料讀出時，其内部將產生一輸出致能信號。然後，由於特定DRAM 16fl之内部產生了輸出致能信號，主動終端哭、早X161遂進入非操作狀態、亦即成為無效狀態，且當 2由特定DRAM 16fl讀出時，未接收到讀出指令之其他、 =的主動終端器單元162、163、以及164亦保持在操 = DRAM 16f 1讀出之資料係沿著資料匯流排13傳送至 =|斋11。如同圖1，圖5中之控制器丨丨係設置有一主動終、器㈣0，且如參考圖5之說明，若依照接收自控制丨 ίΓΛ11出控制信1 ’則主動終端器電路20將被設定在呆作狀悲、亦即成為有效狀態、以輸出一讀出指令。

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五、發明說明（19) 於是，如同圖1，由DRAM 16Π讀出之資料係輪出制器11 ’而連接器1 2a及資料匯流排1 3並無反射現象產控生0 §負料欲寫入DRAM 16fl時’控制器單元2〇1將輪出穿越指令匯流排之寫入指令至DRAM 16fl，並輸出— 控制信號至連接於資料匯流排13之DRAM 16fl、16Fl Y蠕 16f 2、以及16r2。在此例中，寫入控制信號係傳送至控器11之主動終端器電路2 〇，且使主動終端器電路2 〇成效狀態、並且被釋出。人苟無

當接收到終端控制信號之時，首先，在讀出動作的間，DRAM 16fl至16r2的主動終端器單元161至164係成為有效狀態。再者，當接收到一寫入指令之時，特定 1/fl係設定為寫入致能狀態，並於内部產生一輸出致能信唬。在寫入動作期間，DRAM 16f丨之主動終端器單元係保持在有效狀態，且其他⑽越之主動終端器單元162至164、亦同。在此狀恶下，寫入資料係由控制器丨1之控制單元 2〇1穿越資料匯流排13而寫入DRAM 16fl。此時，dram

16Π係以主動終端器單元161為終端，且只要適當地設定效狀態之終端電阻值，便可防止DRAM 16f丨之反射現時上所述:當資料欲藉由控制器11寫入DRAM 16fl 所右/使Ϊ制器U之主動終端器電路20成為無效狀態，而立於貝料接收侧之])RAM的主動終端器單元丨61至164均成為有效狀態，包括DRAM 16fl。現在將針對讀出與寫入動作作一般性的說明。當讀出

第23頁 569226 五、發明說明（20) 動作開始時，使有資料被讀出之特讀AM _主器電路20成為無效狀態，而其他DRAM 16之主動線端考 Γ°ίϊ二係保持在有效狀態。當寫入動作開始位於資料接收側之其他DRAM 16的主動終端器單\ 1、而 164則係保持在有效狀態。早几161至 (亦即由關於門使狀資1傳送側之主動終端器單元成為無效狀態 (亦即關閉狀悲），且使資料接收側之主動終端有效狀態。亦即開啟狀態），故實現一有較少反象憶裝置是有可能的。再者，肖然上述實施例中，已某有在資料接收侧之DRAM的主動終端器單元於寫入動^期皆處於開啟狀態的假設進行描述，然本發明並未受制於二，架構。比如，僅潰料欲寫入之插槽的DRAM處於關閉狀而其他插槽的DRAM之主動終端器單元則可處於開啟狀癌。在此例中，儘管資料接收侧仍有信號反射的現象，信號仍可輕易地被捕捉、因為信號振幅已經增加。。現在將參考圖5來說明一可用於圖4中DRAM Ufl、 16rl、16f2、以及I6r2的主動終端器電路16ι至164之範例電路。如圖5所示，DRAM之主動終端器電路係包括一終端單元50、一操作於資料寫入期間之接收單元51、一操作於 "k料《買出期間之傳送單元5 2、以及一終端控制電路$ 4。在資料寫入動作的期間，接收單元5丨係將接收自資料匯流排 1 3之寫入資料在DRAM之記憶元件中寫入，且在資料讀出動作的期間’傳送單元5 2係將由記憶元件讀出之資料輸出至

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資料匯流與Η 3。送之=之運作係為回應-與控制信號同時傳接收之時，'终端控制電路54係輸出-同（Η)準位佗號至終端單元50以作線 =出寫入資料R被接收且當輪出致&斤、、控制4旒。當炊破松生丨⑽- 輸出匕诣號^於^龍内產生時， 3 :: 則係輸出一低(L)準位信號至終端控‘單

:此二：一終端控制信號。並且當輸出致能信號即使在接收到_出控制信號R之時皆未能產，在出Η準位㈣。由於終端控制電路54可藉的邏輯電！加以實現，故並未對其作詳細說明。’早、車揾ϊϊΐf50包括了一ρ通道M0S電晶體501、其源極係 :、端以施加—電源電壓;及一N通道M0S電曰曰y 八源極係連接至接地終端。兩個電阻器5 0 3及

5〇t係以串聯方式連接於MOS電晶體501及502之汲極之間，而資料匯流排13則係連接於電阻器5〇3及5〇4之共同接觸點。再者，一終端控制信號係經由一反相器5〇5、並藉由終端控制電路54傳送至p通道M〇s電晶體5〇1之閘極，並亦直接傳送至N通道MOS電晶體50 2之閘極。、、以此配置方式，當Η準位信號係藉由終端控制電路54 傳送以作，一終端控制信號時，M〇s電晶體5〇ι及5〇2乃處 =開啟狀態，於是，終端單元5〇亦成為有效狀態。在此狀悲下’電源電壓VDDQ係藉由電阻器5〇3及504加以分壓，且

第25頁 569226 五、發明說明（22) 資料匯流排13係以一由電阻器503及504之分壓比例所決定之電壓為終端。當電阻器50 3及504有相同電阻值時，資料匯流排13係在DRAM内以一（V_ /2)之電壓為終端。然後，當L準位信號傳送至終端控制電路5 4以作為一終端控制信號時，MOS.電晶體501及502乃處於關閉狀態，且終端單元 50乃成為無效狀悲。依此’當])RAM使用上述之終端單元作為終端時，可參考如圖4所提及之方式以完成操作。在圖6中顯示了適用於圖4中記憶裝置的資料匯流排之時脈匯流排架構。圖6之記憶裝置與圖3之記憶裝置不同之處在於作為記憶單元之DRAM 16fl、16rl、16f2、以及 16r2係設置有差動耦合終端電阻器Rttl&Rtt2。差動麵合終端電阻器Rttl及Rtt2之電阻值為300 Ω，且連接於一對" 時脈匯流排之間、其上有欲傳送至DRAM之互補時脈WCLK及 WCLKB。個別DRAM所設置之圓形及矩形特別代表封裝之引針與引腳。更特別的是，時脈匯流排31a係經由連接器12c及1 2e 連接至線腳3 3 a及3 3 d ’而時脈匯流排31 b則係經由連接器 12d及12f連接至線腳33b及33e。線腳33a係藉由分路單元加以分路、以獲得兩條支路，且這些支路係連接至DRAM 16f 1及16rl。線腳33b則係藉由分路單元加以分路，且這些支路係連接至DRAM 16f 1及16rl。使用此佈置方式意謂時脈匯流排3 la將被分路以獲致兩條連接至兩個裝設二記憶模組正面與背面之DRAM 16fl及16rl的支路，也意謂時脈匯流排3113將與兩個〇{^1«16丨1及161'1作電氣連接。以此

569226 五、發明說明（23) 佈置方式，時脈信號WCLK及WCLKB將傳送至DRAM 16f 1、且至DRAM 16rl 〇

同樣地，時脈匯流排3la係經由線腳33d以及連接至連接器12e之分路單元連接至DRAM 16f2及I6r2，而且時脈匯流排3 lb亦經由線腳33d以及分路單元連接至DRAM 16f 2及 16r2。因此，時脈WCLK及WCLKB係傳送至DRAM 16f2、且至 DRAM 16r2。在圖6的範例中，通往DRAM 16fl及16f2之該對時脈匯流排係以設置於DRAM 16fl及16f 2外部之差動耦合終端電阻器Rttl及Rtt2為終端。另一方面，這些終端電阻器並未設置在裝設於DRAM 16fl及16f2背面的DRAM 16rl 及16r2 ;然而，DRAM 16rl及16r2亦可以終端電阻器為終端。在此範例中，DrAM 16之差動耦合終端電阻器以^及 Rtt2係安裝於外部；然而，這些電阻器亦可併入⑽龍a 之記憶元件中。

如範例所示，終端電阻器Rttl&Rtt2僅設置於裝設在每個記憶模組之正面或背面的])RAM上。當這些終端電阻器 Rttl及Rtt2作選擇性的改變時，便可執行寫入/讀出動作之變更。由於使用差動麵合終端電阻器、終端組並不需要電源，故可降低記憶裝置之成本，且當此配置方式與圖4 之資料匯流排架構一起使用時，所獲得的效果將會增大。以上已參考圖6說明了關於時脈匯流排3丨a及3丨b中最接近DRAM之一端係以差動耦合終端電阻器為終端的配置方式。然而’如圖7所示，時脈匯流排可以—使用廳電晶體之切換.動作來開啟或關閉電阻器之主動終端器單元為終

569226 五、發明說明（24) 端，來代替差動耦合終端電阻器。再者，較佳的情形是，圖7之主動終端器單元被併入咖中。亦如圖？所示般顯缺的，將於後文描id-電⑯值選取信號及互補時脈clk及、 CLKB(例如WCLK及WCLKB)乃被傳送至主動終端器單元。以此配置方式，主動終端器單元之終端電阻器可依選取電路而改變。較佳的情形&，主動終端器單元之終端電阻器係介於當DRAM僅裝設於記憶模組之正面或背面時、以及當肫⑽乃於記憶模組之兩面皆有裝設時、才會變化。此外，較佳的

情形是’主動終端器單元之終端電阻器係依照安裝於插槽或數個插槽中之記憶模組個數而改變。考慮這些情況’在圖7的範例中，一高準位信號或一低準位信號係作為一電阻值選取信號、以藉由記^模組傳送至主動終端器單元之終端控制電路。於是，主動終端器單元之電阻器係依照記憶模組或插槽狀態而改變。當接收到，阻值控制信號之時，終端控制電路將輸出一相對應之邏輯k號『1』或『〇』至一對N通道μ 〇s電晶體η及62之閘極。電阻器Rttl之一端係連接至Ν通道M〇s電晶體“之汲極與源極，而時脈CLK及CLKB則被傳送至另一端。

以此配置方式，當N通道M0S電晶體61及62作選擇性的開啟或關閉時’主動終端器單元之終端電阻器可改變成三種準位之一。因此，圖7之主動終端器單元係可藉由考慮記憶模組之連接情形、以改變終端電阻值，故可使設計自由度之等級獲得提升。

569226 發明說明（25) 圖8顯示了依照本發明之另一個實施例的一記憶模組。如同圖1，此記憶模組包括了一裝設於主機板上之控制器11、一連接至控制器21之資料匯流排13、以及與資料匯流排13作電氣連接之連接器12a及12b。再者，放置於記憶模組上之記憶單元Ι)βΑΜ丨6f丨及丨6rl係經由一線腳丨7a連接至連接器12a，而DRAM 16f2及16r2係經由一線腳17b連 $至連接器1 2b。如圖4之例，dram乃設置有一主動終端器單元’且此主動終端器單元與圖5之電路有相同的配置情形0

控制器11係設置有與圖2相同之主動終端器單元。儘苔’控制裔1 1之控制單元2 〇 1係執行將於後文描述之程序’以完成控制器11之主動終端器電路2〇 &DRAM l6f 1、 16rl、16f2、以及16r2之主動終端器單元的終端控制。

在圖8的記憶裝置中，阻抗乃被調整以使控制器丨丨及連接器1 2a之間的阻抗、與由連接器丨2a朝向DRAM丨6f丨及 16rl的阻抗以及由連接器12b朝向DRAM 16f2 &16r2的阻抗之總和相等。因此，一作為集中式固定電路元件之電阻器 RsO係連接至匯流排13，且電阻器Rsl及Rs2係連接至線腳 17a及17b。在此範例中，電阻器(^〇、Rsl、以及Rs2之電阻值係調整成Z0/3，其中Z0代表資料匯流排13之特性阻抗。於是，連接器1 2a之位置變成一中位點。在此情況下’由中位點看向控制器11之阻抗、看向DRAM 16f丨及 16rl之阻抗、以及看向]16f2及i6r2之阻抗，皆互相相荨。因而’控制器11與])RAM之間的反射情形可被防止。

第29頁此意謂控制器11及DRAM之間的資料匯流排1 3 569226 五、發明說明（26) 也就是說，記憶裝置係設計成控制器11與DRAM 16 f 1、 16rl、16f2、以及16r2乃以星狀連結方式相接合。再者，由於沿著自終端（例如控制器11或各DRAM 1 6 )引出之星狀連結、其各條線之阻抗於資料傳送側皆互相匹配，故可防止資料反射的現象。，、·，„ ^ 逆按器、電阻器、以及線腳皆以下列方式相連接。即，控制器 11及連接至DRAM的資料匯流排13被分路之前的交點、其^ 的阻抗大體上係與由資料匯流排丨3之支路點看向資料匯流 =13之支路點後面的阻抗相匹配。當將圖8之範例一般化 ^ 器11及DRAM係沿著n條有相同特性阻抗z〇的線、並！由電阻值為Z0/n之電阻器而相連接。以此佈置方式，很顯然地可完成阻抗匹配的任務。然而各未接上電阻器Rs〇時，亦可夢由似，μ的疋田路盥t情掇袓& # M > 沿著穿越主機板.之線路…己it松組的特性阻抗、來獲得相同的。如上所述，當保持在节技資料寫入及讀出之終4C.狀㈣’將執行以下控制之下，資料由連接至^接3，：說明在控制器11的出的程序。在此過程期n : a之卯姐I6f 1或16rl讀或如、其主= m側上之插槽的D識接收侧上之控制器疋成為無效狀態，而於資料且篇16f2及16^之的主主^終端器電路成為有效狀態，亦即設定在操作狀態。；端器皁元亦成為有效狀態、當控制器11之主動終雷電路20的控制單元201將資

569226 五、發明說明（27) 料由連接至連接器12b之DRAM 16f2或16r2讀出時，使DRAM l^f2或16^2之主動終端器單元成為無效狀態、亦即設定在 ^喿7 t f、，且連接至連接器12a 2DRAM 16f 1及16rl的主〜^f兀係設定在操作狀態。此時，亦使資料接收侧 9之制器1 1的主動終端器20成為有效狀態。且如參考圖斗述#控制器U之主動終端器20在執行由DRAM讀出資期間、係設定在操作狀態。 ^資料欲寫入連接至連接器12a之DRAM 16fl及16rl

16fhH器U的控制之下，DRAM 16fl及16rl與DRAM 欲寫入i1之主動終端器單元係設定在操作狀態。當資料 11 L w接至連接器121)之卯媚16f2及16r2時，在控制骂 =制之下，购 16flA16rl_RAM 16f2 動終端器簟开目，丨女二凡—丄王上之控制琴11Γ!: 操作狀態。此時，使資料傳送侧釋出。制益11的主動終端器電路20成為無效狀態，亦即被及㈣11 u的主料㈣電路20以加以顯示於圖2及5之電路_ =傳送侧上之主動終端器效使所有資料接收側上之主-勹…、妖狀態、並端作業，將认予1明動、、，；鈿器早兀成為有效狀態的終

认 f、、、口予5兒明。然而，亦可使資斜偟1L :單元選擇性地成為無效狀態，且多資：：動上的主動終端器單元之中，今多貝枓接收側 "，、梅而使其餘的主動終端器單元成為有效 569226

狀態。在此例中，資料接收侧上之DRAM係以其他⑽龍之主動終端器單元作為終端。、此作業方式將進行更具體的說明。當資料欲由連接至連接l§12a之DRAM 16f 1及16rl讀出時，使DRAM 16f 1及 16rl之主動終端器單元成為無效狀態，而使其他肫 16f2及16r2之主動終端器單元成為有效狀態、且控制器u 之主動終端器電路20亦同。當資料欲由連接至連接器12b

Uf2、及16Γ2讀出時，使DRAM 16f2及16r2之主動終端斋單το成為無效狀態，而使其他卯龍之主動終端器單元成為有效狀態、且控制器11之主動終端哭電 ^0亦同。此種使請傳送側上之主動終端器單元選^ if為ί效狀態、且使資料接收側上控制器11之主動終端 =早π成為有效狀態的作業方式，係與上述作業方式相士當資料欲寫入連接至連接器12a之DRAM 16fl及16rl ί料器係使其主動終端器電路2G成為有效狀態，僅使 i狀‘:2之DRAM 16fl及16Γΐ的主動終端器單元成為無二w且使其他DRAM 16f2及16r2之主動終端器單元態。同樣地，當資料欲寫入連接至連接器心主動故端哭i及16r2時，控制器11係使DRAM 16f2或16r2之電路早元成為有效狀態，使控制器11之主動終端器端-、無效狀態，並且使DRAM 16fl及16r!之主動終心H成為有效狀態。此終端控制作業係由控制器η之 "70 01所執行。使用此作業方式，當達到阻抗匹配 569226 五、發明說明（29) 時亦可進行資料的交換在此貫鉍例中，資料接收侧上之⑽龍於 -個主動終端器單元設定在非操作狀態，而其主=只有器單元乃設定在操作狀態。另一方面，資料傳=終端中，可完成阻抗匹配： = : = ”狀態。此方式接收侧上之麵的主動終端器單元被釋出、亦即3 f、亦即成為有效狀態時，亦可達到阻 = 止反射波的產生。 U日f可防 "圖9Λ顯示一記憶裝i，其係包括-適用於圖8中記憶哀置之貝料匯流排架構的時脈匯流排架構。肖圖8之料。匯流排13相同，記憶裝置之時脈匯流排31a及3ib係以星連結方式相接合。也就是說，對時脈匯流排3la而言，制器11與一電阻器Rs0之間的阻抗係設定成與產生於電& URsO之後的同，阻抗相等。因此，電阻係沿著時脈匯流排31a及31b插入，且電阻器Rsl、Rs2、Rs3、以及Rs4 係插入於線腳33a、33b、33c、以及33d之處。在此實施例中丄Rsl、RS2、RS3、以及RS4所設定的電阻值為z〇/3。應注意的是當未接上電阻器Rs〇時，亦可藉由調整沿著主機板上之線路與記憶模組的特性阻抗、來獲得相同的效果。在圖9的記憶裝置中，3〇〇Ω之差動耦合終端電阻器 Rttl 及Rtt2 係連接至DRAM 16Π 及 16rl 與DRAM 16f2 及 1 6 r 2、以作為時脈匯流排3 1 a及31 b的终端。時脈的變異性

第33頁 569226 、發明說明（30) 可藉由連接這些差動耦合終端電阻器Rttl及Rtt2而獲得降且以此配置方式，時脈脈衝的反射及波形的惡化現象皆可防止。時脈匯流排3ia及3lb最接近控制器11之終端亦可以差動耦合終端電阻器作為終端。當此實施例之時脈匯流排拓樸與圖8之資料匯流排J 3 一起使用時，可使資料匯流丨3與時脈匯流排兩者因反射現象所引起的影響同時降低。

、'負料匯流排被使用於圖⑴及”斤示之實施例的大部 :說明中 '然❿，有相同配置情形之指令位址匯流排執行相同的控制操作。更特別的是，為了執行一指令位址匯流排的終端程序，一控制器乃連接至指令其係包括-用以作為匯流排終端之主動終端η 指令位址被傳送至一記憶裝置時，主動-無效或有效狀態。斋早凡將處於 —，I〜/十、执1尸汀提供之記憶梦番社Λ 及許多記憶模組係裝設於主機板上，且每=二二控希置了許多記憶單元；其中控制器及記憶單=、組璧匯流排及/或時脈匯流排相連接；且其中係藉由一1 元之間的反射現象及波形失真皆可獲&抑^制器與記精

569226 圖式簡單說明圖1為一佈線圖，顯示了根據本發明之一個實施例的記憶裝置；圖2為一簡圖，顯示了用於圖1之記憶裝置的控制器之主動終端器單元或主動終端器；圖3為一簡圖，顯示了可應用於圖1之記憶裝置的時脈匯流排拓樸，圖4為一佈線圖，用以說明根據本發明之另一個實施例的記憶裝置；圖5為一電路圖，顯示了用於如圖4所呈現之記憶單元 DRAM的一主動終端器單元；圖6為一佈線圖，用以說明可用於圖4之記憶裝置的一時脈匯流排；圖7為一電路圖，顯示了可用於如圖4所呈現之記憶單元DRAM的一主動終端器單元範例；圖8為一簡圖，係根據本發明之另外一個實施例、顯示了有關記憶裝置之資料匯流排拓樸；及圖9為一簡圖，顯示了可應用於圖8之記憶裝置的時脈匯流排拓樸。【符號說明】 11〜控制器 12a至12f〜連接器 1 3〜資料匯流排 1 5〜終端組

第35頁 569226 圖式簡單說明

16 〜DRAM 161至164〜主動終端器單元 17a及17b〜線腳 20〜主動終端器單元 2 0 1〜控制單元 2 0 2〜指令位址線 20 5〜P通道MOS電晶體 20 6〜N通道MOS電晶體 2 0 7〜反相器 2 08〜時脈產生器 31a及31b〜時脈匯流排 33a至33e〜線腳 34a及34b〜分路單元 5 4〜終端控制單元

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Claims

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許多記憶單元，皆電氣連接至一匯流一控制器，其係連接至匯流排的一端、卩田及該§己憶單元的讀出動作及寫入動作，以控制關於 >其=該控制器係包括一僅於該讀出動作有效狀態之主動終端電路。 ’ 3使/、成為 ’其中該記憶單 ’其中該控制器防制工具，用以、防止反射波的

2·如申請專利範圍第1項的記憶裝置元係經由線腳及連接器連接至該匯流排。 3·如申請專利範圍第2項的記憶裝置與該連接器中最接近者之間係設置有反射於該數個記憶單元執行該讀出動作之期間產生。 4· /如申請專利範圍第3項的記憶裝置，其中該反射防止工具係由一電路所形成、其中該最接近連器之間的特性阻抗、乃小於各記憶單元之連結間：其= 性阻抗。 5·如申請專利範圍第4項的記憶裝置，其中該電路包括了一連接於該最接近連接器與該控制器之間的電容。 6 ·如申請專利範圍第5項的記憶裝置，其中該電路之匯流排連結長度已調整至該最接近連接器與該控制器之間的特性阻抗。 7·如申請專利範圍第1項的記憶裝置，其t匯流排有一端連接至該控制器、且另一端連接至一主動終端器單元’而終端器單元有一對終端電阻器、其係以串聯方式經

第37頁 569226 六、申請專利範圍 =、/、同連接點連接於一預先決定之電源終端以及一參考 1源二端之間’且其中該匯流排之另一端係與兩終端電阻為之共同連接點相接合。其中該匯流排其中該記憶單，其中該匯流其中該記憶 …8·如申請專利範圍第1項的記憶裝置係為一資料匯流排或一指令匯流排。 9.如申請專利範圍第1項的記憶裝置：元係以一主動終端器單元作為終端。 10·如申睛專利範圍第1項的記憶裝置排有遮蔽保護。 11·如申請專利範圍第1項的記憶裝置單元為DRAM。 12· 一種記憶裝置，包含：一時脈控制器，用以傳送互補時脈；以一對脈匯流排，其一端係連接至該時脈控制器傳送该互補時脈；及許多S己憶單元，係電氣連接至該對時脈匯流排，其中该對時脈匯流排之一端係連接至時脈控制哭，對面一端則連接有一終端電阻器，以便使該對時脈=法得以差動耦合方式作為終端。 ® 排 13·如申請專利範圍第12項的記憶裝置，其中誃卞墙早兀係經由一對連接器連接至該對時脈匯流排；且終端電阻器與最接近終端電阻器之該對連接器之間^ ^ 匯流排區段具有一符合要求的長度、使其大體上一八/ 式固定電路。 …、刀欢

569226 六、申請專利範圍長度1 之4·該：Γίί:?圍第13項的記憶裝置…具有該散式固定電路的特性阻抗。 *疋義為該分 1 5 ·如申請專利範圍第丨3項的記憶裝 = 制器的一對連接器之間的時脈 '^、他連接器之間的時脈匯流排區段。 1 6·如申請專利範圍第1 5項的記憶裝置，直ψ m 之電容、係連接於最接近該控制器之該：心的该時脈匯流排區段。彳史按裔 17·如申請專利範圍第1 2項的記憶裝置，更包含· 單元料匯流排，用以經由許多連接器連接該數:記憶一資料匯流排控制器，係連接至該資料匯流排的一端，以便經由該資料匯流排而與該記憶單元進行資料傳 18. 如申請專利範圍第17項的記憶裝置，其中誃次匯流排控制H有一主動終端$單元，當資料欲由該ϋ = 元讀出時係成為有效狀態、且當資料欲寫人該記情^ 乃保持在無效狀態。〜f ^牙 19. 如申請專利範圍第1 8項的記憶裝置，其中一終電阻器電路乃由一對以串聯方式互相連接的電阻器所= 成、且係連接至遠資料匯流排面對連接於匯流排控制器一端的對面另一端；且其中該資料匯流排的另一端係連至一對暫存器之共同連接點、以作為該資料匯流排之另一

569226 六、申請專利範圍端的終端。 2〇·如申請專利範圍第丨9項的記憶裝置，更包含一電容 '其係連接於該資料匯流排與最接近資料匯流排控制器的一連接器之間、以減少反射現象。 21· 一種記憶裝置，包含：許多記憶單元，皆電氣連接至一匯流排；及一資料匯流排控制器，其電氣連接至該資料匯流排的一端，用以控制關於該數個記憶單元的讀出動作及寫入動作，其中資料匯流排控制器包括了一主動終端器單元及一用以控制該主動終端器單元的控制器，且其中該記憶單元各亦包括了一主動終端器單元、作為該資料匯流排的終端。兀用以 22·如申請專利範圍第21項的記憶裝置，i =由連接至連接器、且裝設於記憶模組上的該；心續出時’該控制器僅使讀出資料的記憶單元:己隱早兀皁元成為無效狀態，而使其餘記憶單元之動終端器以及該資料匯流排控制器之主動終端器，終端器單元態。疋成為有效狀 23. 如申請專利範圍第22項的記憶裝 ;斗欲寫入該記憶單元時，該控制器使該資’其中，當資 ^主動終端器單元成為無效狀態，且'匯流排控制器動終端器單元成為有效狀態。 w圮憶單元之該主 24. 如申請專利範圍第22項的記憶裝 _ 、夏’其中資料匯 II 569226 六、申請專利範圍流排上係放置有資料欲寫入安裝使該資料匯流排態、且亦使該特成為無效狀態，持在有效狀態。 2 5. ' 種記一時脈控制一對時脈匯傳送該互許多其中以作為該 26. 耦合終端27· 耦合終端28· 脈匯流排合終端電路之間。補時脈記憶單該記憶對時脈如申請電路係如申請電路係如申請係有連路係連許多插槽、以安於一特定插槽之控制器之該主動定插槽中之該記而其餘記憶單元憶裝置，包含：器，用以傳送互流排，其一端係 ;及裝記憶單元；且其中，當記憶單元時，該控制器將終端器單元成為無效狀憶單元的主動終端器單元之主動終端器單元則仍保補時脈；連接至該時脈控制器以元，係電單元各皆匯流排的專利範圍併入各該專利範圍安裝於各專利範圍接至該記接於各該氣連接包括了終端。第25項記憶單第25項該記憶第25項憶單元記憶單至該對時脈匯流排，一差動耦合終端電路、用的記憶裝置元中。的記憶裝置單元之外部的記憶裝置的支路，且其中該差動輪元之該時脈匯流排的該支其中一差動其中該差動其中該對時 ^9· 一種記憶裝置，包含：二時脈控制器，用以傳送互補時脈；對時脈m其—端係連接至該時脈控制器丨_ 以

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項的記憶裝置，其十該資料器單元’當資料欲由該記憶，且當資料欲寫入該記憶單

傳送該互補時脈；及 ί ，憶單元，係電氣連接至該對時脈匯流排，為今f;日士 rr ί ί憶單元係包括—主動終端11單元、用以作為該對％脈匯流排的終端。卞 3^° _次=申睛專利範圍第2 5項的記憶裝置，更包含：的資枓i料ί二排控制器，用以執行關於該數個記憶單元的貝枓寫入及讀出；及憶單:資料匯淥排，用以連接該資料匯流排控制器與該記 3 1.如申請專利範圍第3 0 匯流排控制器係有一主動終端單元讀出時使其成為有效狀態元時則保持在無效狀態。 ⑽一 32·如申請專利範圍第31的記憶裝置，其中各該記憶，元ί包括一主動終端器單元、於資料讀出時使其成為無效狀〜、並於負料寫入時使其成為肴效狀態，其中該資料匯流排係以該主動終端器單元作為終端。、33·如申請專利範圍第31的記憶裝置，其中沿著—匯流排=多個插槽係設置有記憶單元；其中該主動終端器單 =於資料讀出時使其成為無效狀態；其中包括使資料所欲頊出之一插槽上的一記憶單元之一主動終端器單元成為有效狀態，而使所有其他記憶單元之主動終端器單元成為無效狀態；且其中該主動終端器單元係作為該資料匯流排: 終端。

第42頁 569226 ---—--- 六、申請專利範圍 34· 一種記許多記憶單一匯流排；及一控制器，於該記憶單元的其中連接於阻器以及線腳之該記憶單元之該 3 5· 如申請與該數個記憶單合’以使有相同 ZO/n之電阻器而 3 6. 如申請係為一資料匯流 3 7· 如申請與·記憶單元各有端。 38·如申請器與該記憶單元時脈。 3 9·如申請器與該記憶單元 40·如申請排係為一時脈匯憶裝置，元，皆經係電氣讀出動該控制間的該匯流排專利範元係沿特性阻連接於專利範排或一專利範一主動專利範係經由專利範係經由專利範流排。包含由其連接器與線腳而電氣連接至連接至匯流排的一端，用以控制關作及寫入動作，斋與該數個自己憶單元、連接器、電匯流排，其沿著相對於該控制器與所獲得的阻抗大體上是相等的。圍第3 4的記憶裝置，其中該控制器著該匯流排以星狀連結方式相接抗Z 0的η條線、分別經由電阻值為分路點上’其中η為一正整數。圍第3 4的記憶裝置，其中該匯流排指令位址匯流排。圍第34項的記憶裝置，其中控制器終端器單元、以作為該匯流排之終圍第3 4項的記憶裝置，其中該控制一對時脈匯流排相接、以提供互補圍第34項的記憶裝置，其中該控制一時脈匯流排相接。圍第34項的記憶裝置，其中該匯流

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-齪4么Ϊ申請專利範圍第39項的記憶裝置，其中該控制盗與該§己憶單元係經由該對時脈匯流排相接合、以形成星狀連結。 42.如申請專利範圍第39項的記憶裝置，其中該時脈匯流排係以一連接於記憶單元侧上之終端電阻器作為終端0 、 43· —種記憶裝置，包含：一時脈控制器，用以傳送互補時脈；、以

一對時脈匯流排，其一端係連接至該時脈控制器傳送該互補時脈；及許多记憶單70，係電氣連接至該對時脈匯流排，其中該時脈匯流排之配置情形係如申請專利範圍第34 項所述。时44·如申請專利範圍第43項的記憶裝置，其中該控制器與該數個記憶單元係經由該對時脈匯流排以星狀連結方式相接合。 ” 45、如申請專利範圍第43項的記憶裝置，其中各該記憶單元係包括一差動耦合終端電路，以作為該對時脈匯流排之終端。 46·如申請專利範圍第43項的記憶裝置，更包含：才曰令位址匯流排’用以連接該記憶單元至許多連接器；及一匯流排控制器，係連接至指令位址匯流排的一端以便經由該指令位址匯流排而與該記憶單元進行資料傳

5的226 -- 六、申請專利範圍，包含：電氣連接至係連接到該憶單元的讀包括了一主的控制器，亦包括了一終端。圍第48項的且裝設於記欲讀出資料而使其他記為有效狀態圍第4 8項的憶單元時，器單元成為元*成為有效圍第48項的 ;且其中，圍第46項的記憶裝置，其中該匯流器單元’當資料欲由該記憶單元接且當指令位址資料欲送往該記憶單送 47·如申請專利範排控制器有一主動終端收時係成為有效狀態、元時乃保持在無效狀態 4 8· —種記憶裝置許多記憶單元，皆一匯流排控制器，、、用以控制關於該記其中匯流排控制器控制該主動終端器單元其中各該記憶單元作為指令位址匯流排的 49.如申請專利範料欲由連接至連接器、接收時，該控制器僅使器單元成為無效狀態，器之主動終端器單元成 5 0· 如申請專利範令位址資料欲寫入該記排控制器之該主動終端單元之該主動終端器單 51· 如申請專利範了圮憶單元之數個插槽一指令位址匯流排；及指令位址匯流排的一出動作及寫入動作，動終端器單元及一用以且主動終端器單元、用以 3己憶裝置，其中，當資憶模組上的該記憶單元的記憶單元之主動終端憶單元及該匯流排控制〇吕己憶裝置，其中，當指該控制器使該資料匯流無效狀態，並使該記憶狀態。 · 〜吕己憶裝置，其中有設置當指令位址資料欲傳送 /、'申請專利範圍排控制考夕-’〜心丨思早元時，定插槽；ΐ:主動終端器單元戍ί控制器將使該資料匯流之該乂“…. 4無效狀態，且亦使該特至一特定插槽中之士户口口排控制哭.J之冗憶早元時，定插槽中之吁i 早而…中之該s己憶單元的主動终端…、 _斋單元成為無效狀態而其他記憶單元二動：以 ·如申請專利範圍第疋則仍保持在有效狀態。 _ ^憶單元之數個插槽；且复=的記憶裝置，其中有設置特定插槽中之記憶單元眩’當指令位址資料欲傳送控制器之該主動終端器w =，該控制器將使該資料匯流位址暫存器之主動終^ ^ l成為無效狀態，且亦使指令令位址暫存哭之士二^早元成為無效狀態，而使其他指 53 , Ζ ^動終端器單元保持在有效狀態。體及一分別連接至該MOS電晶體之源極與汲極的電阻器，且該MOS電晶體在有效狀態期間係處於開啟狀態、在無效狀態期間則係處於關閉狀態。 Is人μ · σ甲凊專利範圍第26項的記憶裝置，其中該差動口〜^電路係為一主動終端器單元、包括了一MOS電晶體及一么防▼、虫 α ___ ^ .

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