KR100703728B1 - 전자 기기 - Google Patents

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Abstract

본 발명은 전자 기기에 관한 것으로서, 더욱 상세하게는 소비되는 전력을 감소시킬 수 있는 전자 기기에 관한 것이다.
본 발명의 실시예에 따른 전자 기기는 메모리와, 소정의 동작 클럭에 따라 상기 메모리를 제어하는 제어 신호를 발생하는 메모리 컨트롤러와, 상기 제어 신호가 상기 메모리로 전송되도록 하는 전송 라인을 포함하여 구성되고, 상기 동작 클럭은 상기 제어 신호의 타이밍에 따라 가변되고, 상기 제어 신호의 타이밍은 상기 동작 클럭에 따라 가변된다.
메모리, 타이밍, 오버슛, 언더슛

Description

전자 기기{Electronic equipments}
도 1은 종래의 기술에 따른 전자 기기의 메모리 및 메모리 컨트롤러가 도시된 도면.
도 2은 본 발명의 실시예에 적용되는 전자 기기의 개략적이 구성이 도시된 도면.
도 3은 본 발명의 제 1실시예에 따른 메모리 및 메모리 컨트롤러가 도시된 도면.
도 4는 도 3의 메모리 컨트롤러로부터 발생되는 제어 신호의 파형이 도시된 도면.
도 5는 도 3에서 종단 저항 및 종단 전압이 존재할 경우 메모리 컨트롤러로부터 발생되는 제어 신호의 파형이 도시된 도면.
도 6은 본 발명의 제 2실시예에 따른 메모리 및 메모리 컨트롤러가 도시된 도면.
도 7은 도 6의 메모리 컨트롤러부터 발생되는 제어 신호의 파형이 도시된 도면.
<도면의 주요 부분에 관한 부호의 설명>
110: 메모리 120: 메모리 컨트롤러
130: 입력장치 컨트롤러 140: 입출력 컨트롤러
150: CPU
본 발명은 전자 기기에 관한 것으로서, 더욱 상세하게는 소비되는 전력을 감소시킬 수 있는 전자 기기에 관한 것이다.
신호 레벨(Level)의 저전압화가 촉진되고 있는 컴퓨터 등의 전자 기기에 있어서 각 회로간에는 상호간의 임피던스 부정합에 의해 발생되는 반사파가 존재하게 된다. 이러한 반사파의 영향에 의해 신호 파형이 변형되거나 오버 슛(Over shoot) 또는 언더 슛(Under shoot)이 발생되고, 이로 인해 신호의 왜곡 현상이 발생하게 된다.
따라서, 신호의 전송 라인에 소정의 저항(이하, '종단 저항'이라 함)을 설치하여 각 회로간의 임피던스를 정합시킴으로서 반사파의 발생을 억제하고 있다. 또한, 전자 기기의 메모리에는 종단 저항과 더불어 소정의 전압(이하, '종단 전압'이라 함)이 연결되는데, 이러한 종단 전압은 메모리에서의 신호 레벨을 상승시켜 메모리의 처리 속도를 향상시키게 된다.
도 1은 종래의 기술에 따른 메모리 및 메모리 컨트롤러가 도시된 도면이다.
도시된 바와 같이, 메모리(10) 및 메모리 컨트롤러(20)는 신호의 반사파를 고려한 길이를 가지는 전송 라인(30)을 통해 연결되고, 전송 라인(30)는 메모리 컨 트롤러(20)에서 발생된 제어 신호를 메모리(10)로 전송시키게 된다. 이러한 제어 신호는 소정의 동작 클럭에 따라 발생된다.
또한, 전송 라인(30)은 메모리(10) 및 메모리 컨트롤러(20) 사이에서 전송되는 제어 신호에 대한 반사파를 고려한 길이를 가지게 되고, 이러한 전송 라인(30)의 종단에는 임피던스 정합을 위한 종단 저항(40)과 신호 레벨을 상승시키기 위한 종단 전압(50)이 연결된다.
구체적으로, 메모리(10) 및 메모리 컨트롤러(20) 사이에서 전송되는 제어 신호는 일반적으로 0V 내지 1.8V의 신호 레벨을 가지며 스윙하게 되고, 종단 전압(50)만큼 신호 레벨의 최저치가 상승하게 된다. 예를 들어, 종단 전압(50)이 0.9V를 가지는 경우를 살펴보면, 제어 신호의 신호 레벨은 0V 내지 1.8V에서 0.9V 내지 1.8V 로 최저치가 상승하게 된다.
이와 같이 신호 레벨이 상승하게 되면, 제어 신호가 스윙하는 전압차가 감소되어 제어 신호의 타이밍(Timing)이 빨라지게 되어 처리 속도를 향상시키게 된다.
그러나, 종단 저항(40)과 연결되는 종단 전압(50)은 제어 신호의 신호 레벨을 상승시키기 위해서만 사용되고, 그 이외의 용도로는 사용되고 있지 않다. 따라서, 전자 기기를 통해 작업을 수행하지 않고 대기중인 상태에서도 종단 전압(50)으로 인해 지속적으로 전력을 소비하게 된다. 이때, 지속적으로 소비되는 전력으로 인해 노트북 등과 같이 배터리를 전원으로 사용하는 전자 기기에서는 배터리의 사용량이 증가하게 되고, 이로 인해 배터리의 사용 시간을 감소시키게 된다.
따라서, 메모리(10) 및 메모리 컨트롤러(20) 사이에서 전송되는 제어 신호의 신호 레벨을 상승시키기 위해 사용되는 종단 전압(50)으로 인해 소비되는 전력을 감소시키면서도 전자 기기의 성능 저하을 방지할 수 있는 방안이 요구되고 있다.
한국 공개 특허 2002-0013388은 DRAM메모리와 MC간 데이터 전송에서 메인 라인의 원단을 개방단 혹은 단락단으로 함으로써 전반사를 일으키는 진행파 및 반사파를 사용한 방향성 결합형 데이터 전달시스템을 개시하고 있으나, 이는 DRAM간의 간격을 좁게하여 메모리 시스템의 고밀도 실장을 가능케하고 데이터 라이트시 레이턴시(Latency) 시간을 감소시킬 수 있는 것에 관한 것으로서 제어 신호의 신호 레벨을 상승시키기 위해 사용되는 전압으로 인해 소비되는 전력을 감소시켜 배터리의 사용 시간을 증가시킬 수 있는 방안은 개시되고 있지 않다.
본 발명은 메모리 및 메모리 컨트롤러 사이에서 전송되는 제어 신호의 신호 레벨을 상승시키기 위해 사용되는 종단 전압을 인해 소비되는 전력을 감소시켜 배터리의 사용 시간을 증가시킬 수 있는 전자 기기를 제공하는데 그 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해되어 질 수 있을 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 전자 기기는, 메모리와, 소정의 동작 클럭에 따라 상기 메모리를 제어하는 제어 신호를 발생하는 메모리 컨트롤러와, 상기 제어 신호가 상기 메모리로 전송되도록 하는 전송 라인을 포함하여 구성되고, 상기 메모리 컨트롤러에서 상기 메모리로 상기 제어 신호가 전달되는 시간인 상기 제어 신호의 타이밍은, 상기 동작 클럭의 가변에 의해 조정된다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 전자 기기는, 메모리와, 소정의 동작 클럭에 따라 상기 메모리를 제어하는 제어 신호를 발생하는 메모리 컨트롤러와, 상기 제어 신호가 상기 메모리로 전송되도록 하는 전송 라인을 포함하여 구성되고, 상기 메모리 컨트롤러에서 상기 메모리로 상기 제어 신호가 전달되는 시간인 상기 제어 신호의 타이밍은, 상기 제어 신호가 전송되는 상기 전송 라인의 길이에 의해 조정된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범수를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 적용되는 전자 기기의 개략적인 구성이 도시된 도면이다.
도시된 바와 같이, 본 발명의 실시예에 적용되는 전자 기기는, 프로그램이나 데이터를 기억하는 메모리(110)와, 메모리(110)를 제어하는 메모리 컨트롤러(120)와, 입력 장치인 키보드 및 마우스 등을 제어하는 입력 장치 컨트롤러(130)와, 데이터의 입출력을 제어하는 입출력 컨트롤러(140)와, 전술한 전자 기기의 각 구성 요소(110, 120, 130, 140) 들을 제어하기 위한 커맨드을 발생하는 중앙 연산 처리 장치(CPU)(150) 등을 포함할 수 있다.
본 발명의 실시예에 따른 전자 기기는 각 구성 요소(110, 120, 130, 140, 150)들이 하드웨어적으로 통합되어 구성되거나 선택적으로 통합되어 구성될 수도 있다. 또한, 본 발명의 실시예에서는 메모리(110)로 DDR2(Double Date Rate 2) SDRAM인 경우를 예를 들어 설명하고 있으나, 이에 국한되지 않고 캐쉬, ROM, PROM, EPROM, EEPROM, SRAM 및 DRAM 등과 같은 형태의 장치들이 포함될 수 있다.
도 3은 본 발명의 제 1실시예에 따른 메모리(110) 및 메모리 컨트롤러(120)가 도시된 도면이다.
도시된 바와 같이, 메모리(110)와 메모리 컨트롤러(120)는 메모리(110)를 제어하기 위해 메모리 컨트롤러(120)로부터 발생된 제어 신호가 전송되는 전송 라인(200)으로 연결될 수 있다. 이때, 전송 라인(200)의 길이는 전송되는 제어 신호로 인해 발생되는 반사파의 영향을 최소화시킬 수 있는 길이를 가지도록 설계될 수 있다. 이때, 도 3은 전술한 도 1의 종단 저항 및 종단 전압이 제거된 상태로 이해될 수 있다.
도 4는 도 3의 메모리 컨트롤러(120)에서 발생된 제어 신호의 파형을 도시한 도면이고, 도 5는 전술한 도 1의 메모리 컨트롤러(20)에서 발생된 제어 신호의 파형을 도시한 도면이다.
도시된 바와 같이, 도 4에 도시된 제어 신호의 파형은 도 3의 메모리 컨트롤러(120)에서 발생된 제어 신호로서, 도 5에 도시된 제어 신호의 파형에 비하여 제어 신호의 타이밍이 220ps~320ps 정도 느려지며 노이즈 측면에서도 오버슛 및 언더슛이 각각 0.405V 및 0.377V 정도 증가하고, 링백(Ring Back)도 커지는 현상이 발생하게 된다.
다시 말해서, 본 발명의 제 1실시예에서는 제어 신호의 레벨을 상승시키기 위한 종단 전압이 제거되기 때문에 제어 신호의 신호 레벨이 0.9V 내지 1.8V에서 0V 내지 1.8V로 그 전압차가 더 커지게 되어 스윙폭이 커지고 이로 인해 타이밍이 느려지는 현상이 발생하고, 오버슛 및 언더슛을 억제할 수 있는 종단 저항이 제거되어 오버슛 및 언더슛이 증가하게 된다.
이때, 메모리 컨트롤러(120)에서 발생되는 제어 신호는 소정의 동작 클럭에 따라 발생된다. 따라서, 종단 전압이 제거되어 제어 신호의 타이밍이 느려진 경우 제어 신호가 제대로 메모리(110)에 전달될 수 없는 현상이 발생할 수 있는데, 제어 신호의 타이밍이 느려진만큼 동작 클럭을 늘려주거나 제어 신호의 길이를 짧게 해주는 경우 제어 신호의 타이밍이 느려짐으로 인해 발생될 수 있는 신호의 왜곡 현상 등을 방지할 수 있게 된다.
구체적으로, 제어 신호의 타이밍은 메모리 컨트롤러(120)에서 발생된 제어 신호가 메모리(110)에 전달될때까지의 시간을 의미한다. 전술한 도 1의 종단 전압 이 존재할 경우에는 반사파가 없어지기 때문에 제어 신호가 빠르게 전달되지만 종단 전압이 없는 경우에는 반사파가 발생하여 종단 전압이 존재하는 경우에 비하여 상대적으로 늦게 전달된다. 이때, 타이밍이 늦어진 제어 신호를 아무런 보상없이 사용하게 되는 경우, 초기에 제어 신호를 동작 클럭과 관계를 고려하여 설계하였기 때문에 신호가 왜곡될 수 있는 확률이 증가하게 된다. 따라서, 느려진 타이밍만큼 동작 클럭을 늘려주거나 제어 신호의 길이를 짧게 해주는 것이다.
따라서, 전술한 도 1에서 종단 전압을 제거한 경우, 제어 신호의 스윙폭 증가로 인해 느려지는 타이밍을 메모리 컨트롤러(120)의 동작 클럭을 조정하여 제어 신호의 타이밍 지연으로 인해 발생되는 제어 신호의 왜곡을 방지할 수 있게 된다. 또한, 종단 전압이 제거될 수 있기 때문에 전자 기기를 통해 작업을 수행하거나 대기중인 상태에서 종단 전압으로 인해 지속적으로 전력이 소비되는 것을 방지할 수 있기 때문에 노트북 등과 같이 배터리를 사용하여 동작하는 전자 기기의 경우 배터리의 사용 시간을 증가시켜 효율적인 배터리 사용이 가능하게 된다.
도 6은 본 발명의 제 2실시예에 따른 메모리 및 메모리 컨트롤러가 도시된 도면이다.
도시된 바와 같이, 전술한 도 1에서 종단 저항의 제거로 인해 증가되는 오버슛 및 언더슛은 메모리(110)와 메모리 컨트롤러(120) 사이에 소정의 저항(300)을 설치하여 감소시킬 수 있다. 이때, 설치된 저항(300)은 전술한 도 1에서 종단 저항을 제거함에 따라 전술한 도 4와 같이 오버슛 및 언더슛이 증가된 경우, 증가된 오버슛 및 언더슛을 제거할 수 있게 된다. 이때 발생되는 오버슛 및 언더슛은 메모리 (110)의 동작 자체에는 문제가 되지 않으나 차후에 메모리 칩내부에 영향을 주어 칩이 손상될 수 있는 가능성이 존재할 수 있다. 따라서, 본 발명의 제 2실시예에서는 메모리 칩에 발생될 수 있는 손상의 가능성을 사전에 방지할 수 있다.
구체적으로, 메모리(110) 및 메모리 컨트롤러(120) 사이에 설치된 저항(300)으로 인해 도 7에 도시된 바와 같이, 증가된 오버슛 및 언더슛이 제거된 것을 알 수 있다. 다시 말해서, 도 5에 비하여 도 7에 도시된 제어 신호의 파형은 타이밍적으로 300ps 정도 느려지며 노이즈 측면에서 오버슛 및 언더슛이 각각 0.290V 및 0.277V 더 감소되며 링백도 없어지는 현상이 나타나게 된다.
이상과 같이 본 발명에 따른 전자 기기를 예시된 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명은 한정되지 않으며 그 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 본 발명의 전자 기기에 따르면, 메모리를 제어하기 위해 메모리 컨트롤러로부터 발생되는 제어 신호의 신호 레벨을 상승시키기 위해 사용되는 종단 전압을 제거하여 소비되는 전력을 감소시켜 배터리의 사용 시간을 증가시킬 수 있는 효과가 있다.

Claims (4)

  1. 메모리와, 소정의 동작 클럭에 따라 상기 메모리를 제어하는 제어 신호를 발생하는 메모리 컨트롤러와, 상기 제어 신호가 상기 메모리로 전송되도록 하는 전송 라인을 포함하여 구성되고, 상기 메모리 컨트롤러에서 상기 메모리로 제어신호가 전달되는 시간인 제어 신호의 타이밍은 상기 동작 클럭의 가변에 의하여 조정되는 전자 기기.
  2. 제 1 항에 있어서,
    상기 메모리 및 상기 메모리 컨트롤러 사이에 연결되는 직렬로 연결되는 저항을 더 포함하는 전자 기기.
  3. 메모리와, 소정의 동작 클럭에 따라 상기 메모리를 제어하는 제어 신호를 발생하는 메모리 컨트롤러와, 상기 제어 신호가 상기 메모리로 전송되도록 하는 전송 라인을 포함하여 구성되고, 상기 메모리 컨트롤러에서 상기 메모리로 제어신호가 전달되는 시간인 제어 신호의 타이밍은 상기 전송 라인의 길이에 대응하는 제어 신호의 길이에 의해 조정되는 전자 기기.
  4. 제 3 항에 있어서,
    상기 메모리 및 상기 메모리 컨트롤러 사이에 연결되는 직렬로 연결되는 저항을 더 포함하는 전자 기기.
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