JPH10105306A - 信号伝送システム及び半導体装置 - Google Patents
信号伝送システム及び半導体装置Info
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- JPH10105306A JPH10105306A JP8262126A JP26212696A JPH10105306A JP H10105306 A JPH10105306 A JP H10105306A JP 8262126 A JP8262126 A JP 8262126A JP 26212696 A JP26212696 A JP 26212696A JP H10105306 A JPH10105306 A JP H10105306A
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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Abstract
(57)【要約】
【課題】 本発明は、終端抵抗によるターミネーション
を必要としない、小振幅信号を用いた高速なデータ伝送
システムを提供することを目的とする。 【解決手段】 信号反射防止用抵抗を有さない線路を介
した信号伝送システムは、特性インピーダンスＺ0 を有
する線路と、略Ｚ0 ／２の出力抵抗を有し、ハイレベル
とローレベルの電位差が略１Ｖ以下の信号を線路に出力
する出力回路を含むことを特徴とする。
を必要としない、小振幅信号を用いた高速なデータ伝送
システムを提供することを目的とする。 【解決手段】 信号反射防止用抵抗を有さない線路を介
した信号伝送システムは、特性インピーダンスＺ0 を有
する線路と、略Ｚ0 ／２の出力抵抗を有し、ハイレベル
とローレベルの電位差が略１Ｖ以下の信号を線路に出力
する出力回路を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にバスを用い
たデータ伝送システムに関し、詳しくは小振幅信号でバ
スを駆動するデータ伝送システムに関する。
たデータ伝送システムに関し、詳しくは小振幅信号でバ
スを駆動するデータ伝送システムに関する。
【０００２】
【従来の技術】マイクロプロセッサの高速化に伴って、
ＬＳＩチップ間のデータ転送に於ても、より高い周波数
を用いたより高速なデータ転送が要求される。しかしな
がら従来のＬＳＩの入出力レベルであるＴＴＬレベルや
ＣＭＯＳレベルに於ては、信号周波数が５０ＭＨｚを越
えるあたりから信号の反射の影響やクロストークの影響
が大きくなり、正常なデータ転送が困難になる。
ＬＳＩチップ間のデータ転送に於ても、より高い周波数
を用いたより高速なデータ転送が要求される。しかしな
がら従来のＬＳＩの入出力レベルであるＴＴＬレベルや
ＣＭＯＳレベルに於ては、信号周波数が５０ＭＨｚを越
えるあたりから信号の反射の影響やクロストークの影響
が大きくなり、正常なデータ転送が困難になる。
【０００３】これを解決するために、ＧＴＬ（Gunning
Trasnceiver Logic ）、ＳＳＴＬ（Stub Series Termin
ated Logic）、ＲＡＭＢＵＳ等の入出力インターフェー
スが提案されている。これらの入出力インターフェース
に於ては、終端抵抗を用いてバスをターミネーションす
ることによりバス終端に於ける反射を抑さえると共に、
信号レベルを１Ｖ以下に抑さえた小振幅信号を用いる。
これは一般に、伝送可能な信号の周波数は信号の振幅電
圧に逆比例するために、小振幅の信号を用いればより高
速なデータ伝送が可能になるからである。
Trasnceiver Logic ）、ＳＳＴＬ（Stub Series Termin
ated Logic）、ＲＡＭＢＵＳ等の入出力インターフェー
スが提案されている。これらの入出力インターフェース
に於ては、終端抵抗を用いてバスをターミネーションす
ることによりバス終端に於ける反射を抑さえると共に、
信号レベルを１Ｖ以下に抑さえた小振幅信号を用いる。
これは一般に、伝送可能な信号の周波数は信号の振幅電
圧に逆比例するために、小振幅の信号を用いればより高
速なデータ伝送が可能になるからである。
【０００４】
【発明が解決しようとする課題】しかしながら従来のＧ
ＴＬ、ＳＳＴＬ、ＲＡＭＢＵＳ等の入出力インターフェ
ースに於ては、終端抵抗を介してバスが終端電圧ＶTTに
接続されているために、バス上の電位が安定しないとい
う問題点がある。
ＴＬ、ＳＳＴＬ、ＲＡＭＢＵＳ等の入出力インターフェ
ースに於ては、終端抵抗を介してバスが終端電圧ＶTTに
接続されているために、バス上の電位が安定しないとい
う問題点がある。
【０００５】図１６に例えばＳＳＴＬの場合のシステム
構成を示す。ＳＳＴＬに於ては、図１６に示されるよう
に、出力回路２００がスタブ抵抗ＲS を介してバス２０
１に接続され、バス２０１が終端抵抗ＲTTを介して終端
電圧ＶTTに接続される。ここで終端抵抗ＲTTは、バス２
０１終端に於ける信号反射を抑制するためのものであ
り、スタブ抵抗ＲS はスタブ（バス２０１からの分岐部
分）２０２とバス２０１間における信号反射を低減する
ためのものである。なおＧＴＬは、スタブ抵抗Ｒ S が設
けられていないことを除けば図１６の構成と同様のバス
構成である。
構成を示す。ＳＳＴＬに於ては、図１６に示されるよう
に、出力回路２００がスタブ抵抗ＲS を介してバス２０
１に接続され、バス２０１が終端抵抗ＲTTを介して終端
電圧ＶTTに接続される。ここで終端抵抗ＲTTは、バス２
０１終端に於ける信号反射を抑制するためのものであ
り、スタブ抵抗ＲS はスタブ（バス２０１からの分岐部
分）２０２とバス２０１間における信号反射を低減する
ためのものである。なおＧＴＬは、スタブ抵抗Ｒ S が設
けられていないことを除けば図１６の構成と同様のバス
構成である。
【０００６】図１６のＳＳＴＬのシステムに於て例え
ば、出力回路２００のＰＭＯＳトランジスタ２０５及び
ＮＭＯＳトランジスタ２０６が各々オフ及びオンにな
り、出力回路２００がローレベル信号を出力する場合を
考える。この時出力回路の電源電圧ＶSSは、ＮＭＯＳト
ランジスタ２０６のオン抵抗と、スタブ抵抗ＲS と、終
端抵抗ＲTTを介して終端電圧ＶTTに接続される。即ち、
バス２０１の電位は、直列接続された抵抗列の中間点の
電位として決定されることになる。このためトランジス
タのオン抵抗、スタブ抵抗ＲS 、及び終端抵抗ＲTTのバ
ラツキが、バス２０１の電位を変動させる原因となる。
ば、出力回路２００のＰＭＯＳトランジスタ２０５及び
ＮＭＯＳトランジスタ２０６が各々オフ及びオンにな
り、出力回路２００がローレベル信号を出力する場合を
考える。この時出力回路の電源電圧ＶSSは、ＮＭＯＳト
ランジスタ２０６のオン抵抗と、スタブ抵抗ＲS と、終
端抵抗ＲTTを介して終端電圧ＶTTに接続される。即ち、
バス２０１の電位は、直列接続された抵抗列の中間点の
電位として決定されることになる。このためトランジス
タのオン抵抗、スタブ抵抗ＲS 、及び終端抵抗ＲTTのバ
ラツキが、バス２０１の電位を変動させる原因となる。
【０００７】このようにバス電位が、トランジスタのオ
ン抵抗や終端抵抗ＲTT等のバラツキによって変動するこ
とは、ＧＴＬ或いはＲＡＭＢＵＳ等の入出力インターフ
ェースにおいても同様である。バスの電位に変動がある
場合、システムが動作可能な最小の振幅に実際の動作電
圧を設定することが出来ずに、ある程度のマージンを持
たせた大きな振幅でシステムを動作させる必要がある。
従って、従来のように終端抵抗を用いてバスをターミネ
ーションして更に小振幅信号を用いようとしても、所望
の小振幅で信号を伝送することは困難になる。これを防
ぐために、例えばＲＡＭＢＵＳに於てはバスの電位変動
を抑制する補償回路が設けられるが、この補償回路は全
体の回路構成を複雑にすると共に、技術的に高度な製造
プロセスが必要であるという問題点がある。
ン抵抗や終端抵抗ＲTT等のバラツキによって変動するこ
とは、ＧＴＬ或いはＲＡＭＢＵＳ等の入出力インターフ
ェースにおいても同様である。バスの電位に変動がある
場合、システムが動作可能な最小の振幅に実際の動作電
圧を設定することが出来ずに、ある程度のマージンを持
たせた大きな振幅でシステムを動作させる必要がある。
従って、従来のように終端抵抗を用いてバスをターミネ
ーションして更に小振幅信号を用いようとしても、所望
の小振幅で信号を伝送することは困難になる。これを防
ぐために、例えばＲＡＭＢＵＳに於てはバスの電位変動
を抑制する補償回路が設けられるが、この補償回路は全
体の回路構成を複雑にすると共に、技術的に高度な製造
プロセスが必要であるという問題点がある。
【０００８】またＧＴＬ、ＳＳＴＬ、ＲＡＭＢＵＳ等の
入出力インターフェースに共通の更なる問題点として、
バスを終端抵抗を介して終端電圧に接続するために、バ
スの信号レベルがハイ或いはローいずれかの時にＤＣ電
流が流れてしまうことが挙げられる。このＤＣ電流は無
駄な電力消費を招き、一つの出力ピンあたりの電力消費
量は15ｍＷ程度にもなる。携帯用機器への適用等に於て
消費電力削減が重要視される状況では、このような無駄
な電力消費は好ましくない。
入出力インターフェースに共通の更なる問題点として、
バスを終端抵抗を介して終端電圧に接続するために、バ
スの信号レベルがハイ或いはローいずれかの時にＤＣ電
流が流れてしまうことが挙げられる。このＤＣ電流は無
駄な電力消費を招き、一つの出力ピンあたりの電力消費
量は15ｍＷ程度にもなる。携帯用機器への適用等に於て
消費電力削減が重要視される状況では、このような無駄
な電力消費は好ましくない。
【０００９】従って本発明の目的は、終端抵抗によるタ
ーミネーションを必要としない、小振幅信号を用いた高
速なデータ伝送システムを提供することである。
ーミネーションを必要としない、小振幅信号を用いた高
速なデータ伝送システムを提供することである。
【００１０】
【課題を解決するための手段】請求項１の発明に於て
は、信号反射防止用抵抗を有さない線路を介した信号伝
送システムは、特性インピーダンスＺ0 を有する線路
と、略Ｚ0 ／２の出力抵抗を有し、ハイレベルとローレ
ベルの電位差が略１Ｖ以下の信号を該線路に出力する出
力回路を含むことを特徴とする。
は、信号反射防止用抵抗を有さない線路を介した信号伝
送システムは、特性インピーダンスＺ0 を有する線路
と、略Ｚ0 ／２の出力抵抗を有し、ハイレベルとローレ
ベルの電位差が略１Ｖ以下の信号を該線路に出力する出
力回路を含むことを特徴とする。
【００１１】上記発明に於ては、小振幅信号を線路を介
して伝送すると共に、出力回路と線路との間でインピー
ダンス整合がとれているので、線路終端で反射した信号
は出力回路と線路との間で更に反射することなく吸収さ
れる。従って、小振幅信号を用いた高速なデータ伝送を
実現することが出来る。
して伝送すると共に、出力回路と線路との間でインピー
ダンス整合がとれているので、線路終端で反射した信号
は出力回路と線路との間で更に反射することなく吸収さ
れる。従って、小振幅信号を用いた高速なデータ伝送を
実現することが出来る。
【００１２】請求項２の発明に於ては、請求項１記載の
信号伝送システムに於て、前記出力回路は第１の電位と
該第１の電位より低い第２の電位とを電源電圧として供
給され、該第１の電位と該第２の電位との電位差が略１
Ｖ以下であることを特徴とする。
信号伝送システムに於て、前記出力回路は第１の電位と
該第１の電位より低い第２の電位とを電源電圧として供
給され、該第１の電位と該第２の電位との電位差が略１
Ｖ以下であることを特徴とする。
【００１３】上記発明に於ては、略１Ｖ以下の電源電圧
を用いて小振幅信号を出力することが出来る。請求項３
の発明に於ては、請求項２記載の信号伝送システムに於
て、前記ハイレベルは前記第１の電位であり、前記ロー
レベルは前記第２の電位であることを特徴とする。
を用いて小振幅信号を出力することが出来る。請求項３
の発明に於ては、請求項２記載の信号伝送システムに於
て、前記ハイレベルは前記第１の電位であり、前記ロー
レベルは前記第２の電位であることを特徴とする。
【００１４】上記発明に於ては、略１Ｖ以下の電源電圧
を用いて、この電源電圧の電圧差に等しい小振幅信号を
出力することが出来る。請求項４の発明に於ては、請求
項１記載の信号伝送システムに於て、前記線路はトライ
ステートのバスであり、前記出力回路の非出力時の出力
インピーダンスは無限大であることを特徴とする。
を用いて、この電源電圧の電圧差に等しい小振幅信号を
出力することが出来る。請求項４の発明に於ては、請求
項１記載の信号伝送システムに於て、前記線路はトライ
ステートのバスであり、前記出力回路の非出力時の出力
インピーダンスは無限大であることを特徴とする。
【００１５】上記発明に於ては、トライステートのバス
を介して、高速なデータ伝送を実現することが出来る。
請求項５の発明に於ては、請求項１記載の信号伝送シス
テムに於て、前記出力回路は、各ゲートを入力とする直
列に接続された２つのドライバトランジスタを含み、該
２つのドライバトランジスタの間の接続点が前記線路に
接続され、該２つのドライバトランジスタの一方をオン
することにより前記信号を出力することを特徴とする。
を介して、高速なデータ伝送を実現することが出来る。
請求項５の発明に於ては、請求項１記載の信号伝送シス
テムに於て、前記出力回路は、各ゲートを入力とする直
列に接続された２つのドライバトランジスタを含み、該
２つのドライバトランジスタの間の接続点が前記線路に
接続され、該２つのドライバトランジスタの一方をオン
することにより前記信号を出力することを特徴とする。
【００１６】上記発明に於ては、直列接続された２つの
ドライバトランジスタを用いて、出力回路を構成するこ
とが出来る。請求項６の発明に於ては、請求項５記載の
信号伝送システムに於て、前記２つのドライバトランジ
スタの各々のオン抵抗が略Ｚ0 ／２であることを特徴と
する。
ドライバトランジスタを用いて、出力回路を構成するこ
とが出来る。請求項６の発明に於ては、請求項５記載の
信号伝送システムに於て、前記２つのドライバトランジ
スタの各々のオン抵抗が略Ｚ0 ／２であることを特徴と
する。
【００１７】上記発明に於ては、ドライバトランジスタ
のオン抵抗を線路とインピーダンス整合させることによ
って、信号反射の影響を軽減することが出来る。請求項
７の発明に於ては、請求項５記載の信号伝送システムに
於て、前記出力回路は、前記接続点と前記線路との間に
挿入された挿入抵抗を更に含み、前記２つのドライバト
ランジスタの任意の一方のオン抵抗と該挿入抵抗との和
が略Ｚ0／２であることを特徴とする。
のオン抵抗を線路とインピーダンス整合させることによ
って、信号反射の影響を軽減することが出来る。請求項
７の発明に於ては、請求項５記載の信号伝送システムに
於て、前記出力回路は、前記接続点と前記線路との間に
挿入された挿入抵抗を更に含み、前記２つのドライバト
ランジスタの任意の一方のオン抵抗と該挿入抵抗との和
が略Ｚ0／２であることを特徴とする。
【００１８】上記発明に於ては、ドライバトランジスタ
のオン抵抗と挿入抵抗との和が線路とインピーダンス整
合するように構成することによって、ドライバトランジ
スタのオン抵抗を所望の値に製造しなくても、挿入抵抗
の値を調整することによって信号反射の影響を軽減する
ことが出来る。
のオン抵抗と挿入抵抗との和が線路とインピーダンス整
合するように構成することによって、ドライバトランジ
スタのオン抵抗を所望の値に製造しなくても、挿入抵抗
の値を調整することによって信号反射の影響を軽減する
ことが出来る。
【００１９】請求項８の発明に於ては、請求項１記載の
信号伝送システムに於て、前記出力回路は前記信号を出
力するドライバトランジスタを含み、該ドライバトラン
ジスタのオン抵抗が前記出力抵抗であることを特徴とす
る。上記発明に於ては、ドライバトランジスタのオン抵
抗と線路とをインピーダンス整合させることによって、
信号反射の影響を軽減することが出来る。
信号伝送システムに於て、前記出力回路は前記信号を出
力するドライバトランジスタを含み、該ドライバトラン
ジスタのオン抵抗が前記出力抵抗であることを特徴とす
る。上記発明に於ては、ドライバトランジスタのオン抵
抗と線路とをインピーダンス整合させることによって、
信号反射の影響を軽減することが出来る。
【００２０】請求項９の発明に於ては、請求項８記載の
信号伝送システムに於て、前記ドライバトランジスタの
ゲートに制御電圧を供給する駆動回路を更に含み、該駆
動回路は該制御電圧を調整することによって前記オン抵
抗を制御することを特徴とする。
信号伝送システムに於て、前記ドライバトランジスタの
ゲートに制御電圧を供給する駆動回路を更に含み、該駆
動回路は該制御電圧を調整することによって前記オン抵
抗を制御することを特徴とする。
【００２１】上記発明に於ては、ドライバトランジスタ
のゲート入力電圧を調整することによって、所望のオン
抵抗を実現することが出来る。請求項１０の発明に於て
は、請求項１記載の信号伝送システムに於て、前記出力
回路は前記信号を出力する並列に接続された複数のドラ
イバトランジスタを含み、該複数のドライバトランジス
タの並列オン抵抗が前記出力抵抗であることを特徴とす
る。
のゲート入力電圧を調整することによって、所望のオン
抵抗を実現することが出来る。請求項１０の発明に於て
は、請求項１記載の信号伝送システムに於て、前記出力
回路は前記信号を出力する並列に接続された複数のドラ
イバトランジスタを含み、該複数のドライバトランジス
タの並列オン抵抗が前記出力抵抗であることを特徴とす
る。
【００２２】上記発明に於ては、並列接続されたドライ
バトランジスタの並列オン抵抗を線路とインピーダンス
整合させることによって、信号反射の影響を軽減するこ
とが出来る。請求項１１の発明に於ては、請求項１０記
載の信号伝送システムに於て、前記複数のドライバトラ
ンジスタのゲートに電圧を供給する駆動回路を更に含
み、該駆動回路は該複数のドライバトランジスタの駆動
数を調整することによって前記オン抵抗を制御すること
を特徴とする。
バトランジスタの並列オン抵抗を線路とインピーダンス
整合させることによって、信号反射の影響を軽減するこ
とが出来る。請求項１１の発明に於ては、請求項１０記
載の信号伝送システムに於て、前記複数のドライバトラ
ンジスタのゲートに電圧を供給する駆動回路を更に含
み、該駆動回路は該複数のドライバトランジスタの駆動
数を調整することによって前記オン抵抗を制御すること
を特徴とする。
【００２３】上記発明に於ては、駆動するドライバトラ
ンジスタの数を調整することによって、実効的にゲート
幅を調整することが可能となり、インピーダンス整合を
達成することが出来る。請求項１２の発明に於ては、請
求項２記載の信号伝送システムに於て、前記出力回路を
介して前記信号を前記線路に出力する内部回路を更に含
み、該内部回路には前記第１の電位より高い第３の電位
と、前記第２の電位より低い第４の電位とが電源電圧と
して供給されることを特徴とする。
ンジスタの数を調整することによって、実効的にゲート
幅を調整することが可能となり、インピーダンス整合を
達成することが出来る。請求項１２の発明に於ては、請
求項２記載の信号伝送システムに於て、前記出力回路を
介して前記信号を前記線路に出力する内部回路を更に含
み、該内部回路には前記第１の電位より高い第３の電位
と、前記第２の電位より低い第４の電位とが電源電圧と
して供給されることを特徴とする。
【００２４】上記発明に於ては、内部回路は高い電源電
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。請求項
１３の発明に於ては、請求項１２記載の信号伝送システ
ムに於て、前記第１の電位と前記第２の電位との電位差
は、前記第３の電位と前記第４の電位との電位差の略１
／３以下であることを特徴とする。
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。請求項
１３の発明に於ては、請求項１２記載の信号伝送システ
ムに於て、前記第１の電位と前記第２の電位との電位差
は、前記第３の電位と前記第４の電位との電位差の略１
／３以下であることを特徴とする。
【００２５】上記発明に於ては、内部回路は高い電源電
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。請求項
１４の発明に於ては、請求項１記載の信号伝送システム
に於て、前記出力回路は前記線路の総延長の略中心点に
接続されることを特徴とする。
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。請求項
１４の発明に於ては、請求項１記載の信号伝送システム
に於て、前記出力回路は前記線路の総延長の略中心点に
接続されることを特徴とする。
【００２６】上記発明に於ては、出力回路が線路の中心
点付近に位置されるので、線路の両終端から反射された
信号が出力回路に略同時に戻ってくることになり、反射
信号の影響を最小限に抑圧することが出来る。請求項１
５の発明に於ては、請求項１４記載の信号伝送システム
に於て、前記線路に接続され前記信号を受信する複数の
受信回路を更に含み、該複数の受信回路は、前記出力回
路の前記線路への接続点を中心として、該線路上の実質
的に対称な位置に配置されることを特徴とする。
点付近に位置されるので、線路の両終端から反射された
信号が出力回路に略同時に戻ってくることになり、反射
信号の影響を最小限に抑圧することが出来る。請求項１
５の発明に於ては、請求項１４記載の信号伝送システム
に於て、前記線路に接続され前記信号を受信する複数の
受信回路を更に含み、該複数の受信回路は、前記出力回
路の前記線路への接続点を中心として、該線路上の実質
的に対称な位置に配置されることを特徴とする。
【００２７】上記発明に於ては、複数の受信回路が出力
回路を中心として対称に配置されるので、線路から受信
回路への分岐点で反射された信号が、対称の位置にある
分岐点から略同時に出力回路に戻ってくる。従って、分
岐点からの反射信号の影響を最小限に抑圧することが出
来る。
回路を中心として対称に配置されるので、線路から受信
回路への分岐点で反射された信号が、対称の位置にある
分岐点から略同時に出力回路に戻ってくる。従って、分
岐点からの反射信号の影響を最小限に抑圧することが出
来る。
【００２８】請求項１６の発明に於ては、請求項１５記
載の信号伝送システムに於て、前記複数の受信回路及び
前記出力回路は前記線路上で実質的に等間隔に配置され
ることを特徴とする。上記発明に於ては、複数の受信回
路及び出力回路が等間隔で配置されるので、線路から受
信回路への分岐点で反射された信号が、対称の位置にあ
る分岐点から略同時に出力回路に戻ってくる。従って、
分岐点からの反射信号の影響を最小限に抑圧することが
出来る。
載の信号伝送システムに於て、前記複数の受信回路及び
前記出力回路は前記線路上で実質的に等間隔に配置され
ることを特徴とする。上記発明に於ては、複数の受信回
路及び出力回路が等間隔で配置されるので、線路から受
信回路への分岐点で反射された信号が、対称の位置にあ
る分岐点から略同時に出力回路に戻ってくる。従って、
分岐点からの反射信号の影響を最小限に抑圧することが
出来る。
【００２９】請求項１７の発明に於ては、請求項１５記
載の信号伝送システムに於て、前記線路は２つに折り返
され、前記出力回路は該線路の折り返し点に接続される
ことを特徴とする。上記発明に於ては、出力回路を備え
た装置が物理的に大きなサイズであっても、受信回路と
の距離を短くすることが出来るので、線路の総延長を短
縮することが可能となり、受信端における信号スキュー
を軽減することが出来る。
載の信号伝送システムに於て、前記線路は２つに折り返
され、前記出力回路は該線路の折り返し点に接続される
ことを特徴とする。上記発明に於ては、出力回路を備え
た装置が物理的に大きなサイズであっても、受信回路と
の距離を短くすることが出来るので、線路の総延長を短
縮することが可能となり、受信端における信号スキュー
を軽減することが出来る。
【００３０】請求項１８の発明に於ては、請求項１記載
の信号伝送システムに於て、前記線路はループ状である
ことを特徴とする。上記発明に於ては、線路がループ上
に構成されているため線路終端に於ける反射がなく、更
にループを周回して出力回路に信号が戻ってきても、必
ず同一のタイミングで左周回の信号と右周回の信号とが
戻ってくるので、出力回路と線路とのインピーダンス整
合によって周回信号を吸収することが出来る。
の信号伝送システムに於て、前記線路はループ状である
ことを特徴とする。上記発明に於ては、線路がループ上
に構成されているため線路終端に於ける反射がなく、更
にループを周回して出力回路に信号が戻ってきても、必
ず同一のタイミングで左周回の信号と右周回の信号とが
戻ってくるので、出力回路と線路とのインピーダンス整
合によって周回信号を吸収することが出来る。
【００３１】請求項１９の発明に於ては、請求項１８記
載の信号伝送システムに於て、前記線路に接続され前記
信号を受信する複数の受信回路を更に含み、該複数の受
信回路及び前記出力回路は該線路上で実質的に等間隔に
配置されることを特徴とする。
載の信号伝送システムに於て、前記線路に接続され前記
信号を受信する複数の受信回路を更に含み、該複数の受
信回路及び前記出力回路は該線路上で実質的に等間隔に
配置されることを特徴とする。
【００３２】上記発明に於ては、複数の受信回路及び出
力回路が等間隔で配置されるので、線路から受信回路へ
の分岐点で反射された信号が、対称の位置にある分岐点
から略同時に出力回路に戻ってくる。従って、分岐点か
らの反射信号の影響を最小限に抑圧することが出来る。
力回路が等間隔で配置されるので、線路から受信回路へ
の分岐点で反射された信号が、対称の位置にある分岐点
から略同時に出力回路に戻ってくる。従って、分岐点か
らの反射信号の影響を最小限に抑圧することが出来る。
【００３３】請求項２０の発明に於ては、信号反射防止
用抵抗を有さない特性インピーダンスＺ0 の線路に信号
を出力する半導体装置は、略Ｚ0 ／２の出力抵抗を有
し、ハイレベルとローレベルの電位差が略１Ｖ以下の信
号を該線路に出力する出力回路と、該出力回路に該信号
を出力させる内部回路を含むことを特徴とする。
用抵抗を有さない特性インピーダンスＺ0 の線路に信号
を出力する半導体装置は、略Ｚ0 ／２の出力抵抗を有
し、ハイレベルとローレベルの電位差が略１Ｖ以下の信
号を該線路に出力する出力回路と、該出力回路に該信号
を出力させる内部回路を含むことを特徴とする。
【００３４】上記発明に於ては、小振幅信号を線路を介
して伝送すると共に、出力回路と線路との間でインピー
ダンス整合がとれているので、線路終端で反射した信号
は出力回路と線路との間で更に反射することなく吸収さ
れる。従って、小振幅信号を用いた高速なデータ伝送を
実現することが出来る。
して伝送すると共に、出力回路と線路との間でインピー
ダンス整合がとれているので、線路終端で反射した信号
は出力回路と線路との間で更に反射することなく吸収さ
れる。従って、小振幅信号を用いた高速なデータ伝送を
実現することが出来る。
【００３５】請求項２１の発明に於ては、請求項２０記
載の半導体装置に於て、前記出力回路は第１の電位と該
第１の電位より低い第２の電位とを電源電圧として供給
され、該第１の電位と該第２の電位との電位差が略１Ｖ
以下であることを特徴とする。
載の半導体装置に於て、前記出力回路は第１の電位と該
第１の電位より低い第２の電位とを電源電圧として供給
され、該第１の電位と該第２の電位との電位差が略１Ｖ
以下であることを特徴とする。
【００３６】上記発明に於ては、略１Ｖ以下の電源電圧
を用いて小振幅信号を出力することが出来る。請求項２
２の発明に於ては、請求項２１記載の半導体装置に於
て、前記ハイレベルは前記第１の電位であり、前記ロー
レベルは前記第２の電位であることを特徴とする。
を用いて小振幅信号を出力することが出来る。請求項２
２の発明に於ては、請求項２１記載の半導体装置に於
て、前記ハイレベルは前記第１の電位であり、前記ロー
レベルは前記第２の電位であることを特徴とする。
【００３７】上記発明に於ては、略１Ｖ以下の電源電圧
を用いて、この電源電圧の電圧差に等しい小振幅信号を
出力することが出来る。請求項２３の発明に於ては、請
求項２０記載の半導体装置に於て、前記出力回路の非出
力時の出力インピーダンスは無限大であることを特徴と
する。
を用いて、この電源電圧の電圧差に等しい小振幅信号を
出力することが出来る。請求項２３の発明に於ては、請
求項２０記載の半導体装置に於て、前記出力回路の非出
力時の出力インピーダンスは無限大であることを特徴と
する。
【００３８】上記発明に於ては、トライステートのバス
を介して、高速なデータ伝送を実現することが出来る。
請求項２４の発明に於ては、請求項２０記載の半導体装
置に於て、前記出力回路は、各ゲートを入力とする直列
に接続された２つのドライバトランジスタを含み、該２
つのドライバトランジスタの間の接続点が前記線路に接
続され、該２つのドライバトランジスタの一方をオンす
ることにより前記信号を出力することを特徴とする。
を介して、高速なデータ伝送を実現することが出来る。
請求項２４の発明に於ては、請求項２０記載の半導体装
置に於て、前記出力回路は、各ゲートを入力とする直列
に接続された２つのドライバトランジスタを含み、該２
つのドライバトランジスタの間の接続点が前記線路に接
続され、該２つのドライバトランジスタの一方をオンす
ることにより前記信号を出力することを特徴とする。
【００３９】上記発明に於ては、直列接続された２つの
ドライバトランジスタを用いて、出力回路を構成するこ
とが出来る。請求項２５の発明に於ては、請求項２４記
載の半導体装置に於て、前記２つのドライバトランジス
タの各々のオン抵抗が、略Ｚ0 ／２であることを特徴と
する。
ドライバトランジスタを用いて、出力回路を構成するこ
とが出来る。請求項２５の発明に於ては、請求項２４記
載の半導体装置に於て、前記２つのドライバトランジス
タの各々のオン抵抗が、略Ｚ0 ／２であることを特徴と
する。
【００４０】上記発明に於ては、ドライバトランジスタ
のオン抵抗を線路とインピーダンス整合させることによ
って、信号反射の影響を軽減することが出来る。請求項
２６の発明に於ては、請求項２４記載の半導体装置に於
て、前記出力回路は、前記接続点と前記線路との間に挿
入された挿入抵抗を更に含み、前記２つのドライバトラ
ンジスタの任意の一方のオン抵抗と該挿入抵抗との和が
略Ｚ0 ／２であることを特徴とする。
のオン抵抗を線路とインピーダンス整合させることによ
って、信号反射の影響を軽減することが出来る。請求項
２６の発明に於ては、請求項２４記載の半導体装置に於
て、前記出力回路は、前記接続点と前記線路との間に挿
入された挿入抵抗を更に含み、前記２つのドライバトラ
ンジスタの任意の一方のオン抵抗と該挿入抵抗との和が
略Ｚ0 ／２であることを特徴とする。
【００４１】上記発明に於ては、ドライバトランジスタ
のオン抵抗と挿入抵抗との和が線路とインピーダンス整
合するように構成することによって、ドライバトランジ
スタのオン抵抗を所望の値に製造しなくても、挿入抵抗
の値を調整することによって信号反射の影響を軽減する
ことが出来る。
のオン抵抗と挿入抵抗との和が線路とインピーダンス整
合するように構成することによって、ドライバトランジ
スタのオン抵抗を所望の値に製造しなくても、挿入抵抗
の値を調整することによって信号反射の影響を軽減する
ことが出来る。
【００４２】請求項２７の発明に於ては、請求項２０記
載の半導体装置に於て、前記出力回路は前記信号を出力
するドライバトランジスタを含み、該ドライバトランジ
スタのオン抵抗が前記出力抵抗であることを特徴とす
る。上記発明に於ては、ドライバトランジスタのオン抵
抗と線路とをインピーダンス整合させることによって、
信号反射の影響を軽減することが出来る。
載の半導体装置に於て、前記出力回路は前記信号を出力
するドライバトランジスタを含み、該ドライバトランジ
スタのオン抵抗が前記出力抵抗であることを特徴とす
る。上記発明に於ては、ドライバトランジスタのオン抵
抗と線路とをインピーダンス整合させることによって、
信号反射の影響を軽減することが出来る。
【００４３】請求項２８の発明に於ては、請求項２７記
載の半導体装置に於て、前記ドライバトランジスタのゲ
ートに制御電圧を供給する駆動回路を更に含み、該駆動
回路は該制御電圧を調整することによって前記オン抵抗
を制御することを特徴とする。
載の半導体装置に於て、前記ドライバトランジスタのゲ
ートに制御電圧を供給する駆動回路を更に含み、該駆動
回路は該制御電圧を調整することによって前記オン抵抗
を制御することを特徴とする。
【００４４】上記発明に於ては、ドライバトランジスタ
のゲート入力電圧を調整することによって、所望のオン
抵抗を実現することが出来る。請求項２９の発明に於て
は、請求項２０記載の半導体装置に於て、前記出力回路
は前記信号を出力する並列に接続された複数のドライバ
トランジスタを含み、該複数のドライバトランジスタの
並列オン抵抗が前記出力抵抗であることを特徴とする。
のゲート入力電圧を調整することによって、所望のオン
抵抗を実現することが出来る。請求項２９の発明に於て
は、請求項２０記載の半導体装置に於て、前記出力回路
は前記信号を出力する並列に接続された複数のドライバ
トランジスタを含み、該複数のドライバトランジスタの
並列オン抵抗が前記出力抵抗であることを特徴とする。
【００４５】上記発明に於ては、並列接続されたドライ
バトランジスタの並列オン抵抗を線路とインピーダンス
整合させることによって、信号反射の影響を軽減するこ
とが出来る。請求項３０の発明に於ては、請求項２９記
載の半導体装置に於て、前記複数のドライバトランジス
タのゲートに電圧を供給する駆動回路を更に含み、該駆
動回路は該複数のドライバトランジスタの駆動数を調整
することによって前記オン抵抗を制御することを特徴と
する。
バトランジスタの並列オン抵抗を線路とインピーダンス
整合させることによって、信号反射の影響を軽減するこ
とが出来る。請求項３０の発明に於ては、請求項２９記
載の半導体装置に於て、前記複数のドライバトランジス
タのゲートに電圧を供給する駆動回路を更に含み、該駆
動回路は該複数のドライバトランジスタの駆動数を調整
することによって前記オン抵抗を制御することを特徴と
する。
【００４６】上記発明に於ては、駆動するドライバトラ
ンジスタの数を調整することによって、実効的にゲート
幅を調整することが可能となり、インピーダンス整合を
達成することが出来る。請求項３１の発明に於ては、請
求項２１記載の半導体装置に於て、前記内部回路には前
記第１の電位より高い第３の電位と、前記第２の電位よ
り低い第４の電位とが電源電圧として供給されることを
特徴とする。
ンジスタの数を調整することによって、実効的にゲート
幅を調整することが可能となり、インピーダンス整合を
達成することが出来る。請求項３１の発明に於ては、請
求項２１記載の半導体装置に於て、前記内部回路には前
記第１の電位より高い第３の電位と、前記第２の電位よ
り低い第４の電位とが電源電圧として供給されることを
特徴とする。
【００４７】上記発明に於ては、内部回路は高い電源電
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。請求項
３２の発明に於ては、請求項３１記載の半導体装置に於
て、前記第１の電位と前記第２の電位との電位差は、前
記第３の電位と前記第４の電位との電位差の略１／３以
下であることを特徴とする。
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。請求項
３２の発明に於ては、請求項３１記載の半導体装置に於
て、前記第１の電位と前記第２の電位との電位差は、前
記第３の電位と前記第４の電位との電位差の略１／３以
下であることを特徴とする。
【００４８】上記発明に於ては、内部回路は高い電源電
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。請求項
３３の発明に於ては、信号反射防止用抵抗を有さない線
路を介した信号伝送システムは、特性インピーダンスＺ
0 を有する線路と、略Ｚ0 ／２の出力抵抗を有し、第１
の電位と該第１の電位より低い第２の電位のいずれかで
ある信号を該線路に出力する出力回路と、該第１の電位
より高い第３の電位と該第２の電位より低い第４の電位
とを電源電圧とし、該出力回路を介して該信号を該線路
に出力する内部回路を含むことを特徴とする。
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。請求項
３３の発明に於ては、信号反射防止用抵抗を有さない線
路を介した信号伝送システムは、特性インピーダンスＺ
0 を有する線路と、略Ｚ0 ／２の出力抵抗を有し、第１
の電位と該第１の電位より低い第２の電位のいずれかで
ある信号を該線路に出力する出力回路と、該第１の電位
より高い第３の電位と該第２の電位より低い第４の電位
とを電源電圧とし、該出力回路を介して該信号を該線路
に出力する内部回路を含むことを特徴とする。
【００４９】上記発明に於ては、小振幅信号を線路を介
して伝送すると共に、出力回路と線路との間でインピー
ダンス整合がとれているので、線路終端で反射した信号
は出力回路と線路との間で更に反射することなく吸収さ
れる。従って、小振幅信号を用いた高速なデータ伝送を
実現することが出来る。
して伝送すると共に、出力回路と線路との間でインピー
ダンス整合がとれているので、線路終端で反射した信号
は出力回路と線路との間で更に反射することなく吸収さ
れる。従って、小振幅信号を用いた高速なデータ伝送を
実現することが出来る。
【００５０】請求項３４の発明に於ては、信号反射防止
用抵抗を有さない特性インピーダンスＺ0 の線路に信号
を出力する半導体装置は、略Ｚ0 ／２の出力抵抗を有
し、第１の電位と該第１の電位より低い第２の電位のい
ずれかである信号を該線路に出力する出力回路と、該第
１の電位より高い第３の電位と該第２の電位より低い第
４の電位とを電源電圧とし、該出力回路を介して該信号
を該線路に出力する内部回路を含むことを特徴とする。
用抵抗を有さない特性インピーダンスＺ0 の線路に信号
を出力する半導体装置は、略Ｚ0 ／２の出力抵抗を有
し、第１の電位と該第１の電位より低い第２の電位のい
ずれかである信号を該線路に出力する出力回路と、該第
１の電位より高い第３の電位と該第２の電位より低い第
４の電位とを電源電圧とし、該出力回路を介して該信号
を該線路に出力する内部回路を含むことを特徴とする。
【００５１】上記発明に於ては、小振幅信号を線路を介
して伝送すると共に、出力回路と線路との間でインピー
ダンス整合がとれているので、線路終端で反射した信号
は出力回路と線路との間で更に反射することなく吸収さ
れる。従って、小振幅信号を用いた高速なデータ伝送を
実現することが出来る。
して伝送すると共に、出力回路と線路との間でインピー
ダンス整合がとれているので、線路終端で反射した信号
は出力回路と線路との間で更に反射することなく吸収さ
れる。従って、小振幅信号を用いた高速なデータ伝送を
実現することが出来る。
【００５２】
【発明の実施の形態】以下に本発明の原理と実施例を添
付の図面を用いて説明する。図１は本発明の原理による
データ伝送システムの一例を示す図である。図１のデー
タ伝送システムは、特性インピーダンスＺ0 のバス１
０、ドライバデバイス１１、及びバス１０に接続される
複数（図では４個）のレシーバデバイス２０−１乃至２
０−４を含む。ドライバデバイス１１は例えばメモリコ
ントローラ等を想定すればよく、レシーバデバイス２０
−１乃至２０−４は例えばメモリ等を想定すればよい。
付の図面を用いて説明する。図１は本発明の原理による
データ伝送システムの一例を示す図である。図１のデー
タ伝送システムは、特性インピーダンスＺ0 のバス１
０、ドライバデバイス１１、及びバス１０に接続される
複数（図では４個）のレシーバデバイス２０−１乃至２
０−４を含む。ドライバデバイス１１は例えばメモリコ
ントローラ等を想定すればよく、レシーバデバイス２０
−１乃至２０−４は例えばメモリ等を想定すればよい。
【００５３】ドライバデバイス１１は、出力回路１２、
出力駆動回路１３、入力回路１４、及びコア回路（内部
回路）１５を含む。コア回路１５は、例えばメモリコン
トローラであればメモリ制御用の回路である。出力回路
１２は、ドライバトランジスタ１６及び１７を含む。出
力回路１２のドライバトランジスタは、図１に示される
ようにＮＭＯＳとＮＭＯＳの対でもよいが、ＰＭＯＳと
ＮＭＯＳの対、或いはＰＭＯＳとＰＭＯＳの対であって
もよい。但し、出力回路１２のドライバトランジスタ１
６及び１７は、各々ＲONのオン抵抗（出力抵抗）を有す
る。また出力回路１２を駆動する電源電圧ＶDDQ 及びＶ
SSQ は約１Ｖ以下の電位差を有する。従って出力回路１
２が送出する信号は振幅が約１Ｖ以下の小振幅信号であ
り、バス１０を介しての高速なデータ伝送が可能にな
る。
出力駆動回路１３、入力回路１４、及びコア回路（内部
回路）１５を含む。コア回路１５は、例えばメモリコン
トローラであればメモリ制御用の回路である。出力回路
１２は、ドライバトランジスタ１６及び１７を含む。出
力回路１２のドライバトランジスタは、図１に示される
ようにＮＭＯＳとＮＭＯＳの対でもよいが、ＰＭＯＳと
ＮＭＯＳの対、或いはＰＭＯＳとＰＭＯＳの対であって
もよい。但し、出力回路１２のドライバトランジスタ１
６及び１７は、各々ＲONのオン抵抗（出力抵抗）を有す
る。また出力回路１２を駆動する電源電圧ＶDDQ 及びＶ
SSQ は約１Ｖ以下の電位差を有する。従って出力回路１
２が送出する信号は振幅が約１Ｖ以下の小振幅信号であ
り、バス１０を介しての高速なデータ伝送が可能にな
る。
【００５４】ここでドライバトランジスタ１６及び１７
のオン抵抗ＲONは、ＲON≒Ｚ0 ／２であるように設定さ
れる。このようにオン抵抗ＲONを設定すれば、ドライバ
デバイス１１からバス１０に送出される信号のノードＮ
０に於ける反射を防ぐことが出来る。何故ならば、バス
１０の特性インピーダンスはＺ0 であるので、ドライバ
デバイス１１から見た場合にノードＮ０の両方向に延在
するバス１０の特性インピーダンスはＺ0 ／２となり、
ドライバデバイス１１とバス１０との間でインピーダン
ス整合がとられるからである。
のオン抵抗ＲONは、ＲON≒Ｚ0 ／２であるように設定さ
れる。このようにオン抵抗ＲONを設定すれば、ドライバ
デバイス１１からバス１０に送出される信号のノードＮ
０に於ける反射を防ぐことが出来る。何故ならば、バス
１０の特性インピーダンスはＺ0 であるので、ドライバ
デバイス１１から見た場合にノードＮ０の両方向に延在
するバス１０の特性インピーダンスはＺ0 ／２となり、
ドライバデバイス１１とバス１０との間でインピーダン
ス整合がとられるからである。
【００５５】なおオン抵抗ＲONは略Ｚ0 ／２であればよ
いが、その取りうる範囲は比較的広く、略Ｚ0 ／４から
Ｚ0 の範囲内であれば、所望の反射防止効果を得ること
が出来る。図１のデータ伝送システムに於ては、ドライ
バデバイス１１は、バス１０の総延長の中間点付近に配
置されることが好ましい。この場合、ドライバデバイス
１１がバス１０に信号を送出すると、バス１０の終端Ｔ
１及びＴ２で反射された信号が略同時にノードＮ０に返
ってくる。従って実効的に、特性インピーダンスＺ 0 ／
２の線路から抵抗ＲONの線路に信号が伝播することにな
り、インピーダンス整合によってノードＮ０に於ける反
射が抑さえられる。この場合、終端Ｔ１及びＴ２で反射
された信号は、ノードＮ０の点で吸収されて消滅するこ
とになる。
いが、その取りうる範囲は比較的広く、略Ｚ0 ／４から
Ｚ0 の範囲内であれば、所望の反射防止効果を得ること
が出来る。図１のデータ伝送システムに於ては、ドライ
バデバイス１１は、バス１０の総延長の中間点付近に配
置されることが好ましい。この場合、ドライバデバイス
１１がバス１０に信号を送出すると、バス１０の終端Ｔ
１及びＴ２で反射された信号が略同時にノードＮ０に返
ってくる。従って実効的に、特性インピーダンスＺ 0 ／
２の線路から抵抗ＲONの線路に信号が伝播することにな
り、インピーダンス整合によってノードＮ０に於ける反
射が抑さえられる。この場合、終端Ｔ１及びＴ２で反射
された信号は、ノードＮ０の点で吸収されて消滅するこ
とになる。
【００５６】ドライバデバイス１１の位置が、バス１０
の総延長の中間点から遠ざかるに従って、バス１０の終
端Ｔ１及びＴ２で反射された信号がノードＮ０に到達す
る時間に差が生じることになる。ここで全く異なるタイ
ミングで、両反射信号がノードＮ０に到達するとする。
この場合、例えば終端Ｔ１で反射した信号にとっては、
ノードＮ０は、ドライバデバイス１１への線路と図面右
側に延在するバス１０との分岐点となる。即ち、抵抗Ｒ
ONの線路と特性インピーダンスＺ0 の線路が先に延びる
分岐点に到達することになり、この反射信号に対しては
インピーダンス整合がとれていないことになる。従っ
て、ドライバデバイス１１の位置がバス１０の総延長の
中間点から遠ざかるに従って、終端Ｔ１及びＴ２で反射
された信号が更にノードＮ０で反射される割合が大きく
なる。
の総延長の中間点から遠ざかるに従って、バス１０の終
端Ｔ１及びＴ２で反射された信号がノードＮ０に到達す
る時間に差が生じることになる。ここで全く異なるタイ
ミングで、両反射信号がノードＮ０に到達するとする。
この場合、例えば終端Ｔ１で反射した信号にとっては、
ノードＮ０は、ドライバデバイス１１への線路と図面右
側に延在するバス１０との分岐点となる。即ち、抵抗Ｒ
ONの線路と特性インピーダンスＺ0 の線路が先に延びる
分岐点に到達することになり、この反射信号に対しては
インピーダンス整合がとれていないことになる。従っ
て、ドライバデバイス１１の位置がバス１０の総延長の
中間点から遠ざかるに従って、終端Ｔ１及びＴ２で反射
された信号が更にノードＮ０で反射される割合が大きく
なる。
【００５７】また図１のデータ伝送システムに於ては、
ドライバデバイス１０への分岐点であるノードＮ０を中
心として、各レシーバデバイス２０−１乃至２０−４へ
の分岐点であるノードＮ１乃至Ｎ４が、対称的に配置さ
れていることが望ましい。これは、ノードＮ１乃至Ｎ４
に於ても信号の反射が起こるからである。ノードＮ１乃
至Ｎ４がノードＮ０を中心として対称的に配置されてい
れば、ノードＮ２及びＮ３での反射信号は同時にノード
Ｎ０に到達し、またノードＮ１及びＮ４での反射信号は
同時にノードＮ０に到達することになる。従って、ノー
ドＮ１乃至Ｎ４に於て信号が反射されても、インピーダ
ンス整合によりノードＮ０に於ける更なる反射が抑さえ
られる。結果として、ノードＮ１乃至Ｎ４からの反射信
号はノードＮ０に於て吸収される。
ドライバデバイス１０への分岐点であるノードＮ０を中
心として、各レシーバデバイス２０−１乃至２０−４へ
の分岐点であるノードＮ１乃至Ｎ４が、対称的に配置さ
れていることが望ましい。これは、ノードＮ１乃至Ｎ４
に於ても信号の反射が起こるからである。ノードＮ１乃
至Ｎ４がノードＮ０を中心として対称的に配置されてい
れば、ノードＮ２及びＮ３での反射信号は同時にノード
Ｎ０に到達し、またノードＮ１及びＮ４での反射信号は
同時にノードＮ０に到達することになる。従って、ノー
ドＮ１乃至Ｎ４に於て信号が反射されても、インピーダ
ンス整合によりノードＮ０に於ける更なる反射が抑さえ
られる。結果として、ノードＮ１乃至Ｎ４からの反射信
号はノードＮ０に於て吸収される。
【００５８】出力駆動回路１３は、コア回路１５からの
信号に基づいて、出力回路１２のドライバトランジスタ
１６及び１７のゲート入力に制御電圧を供給し、出力回
路１２に信号を出力させる。図１に示されるようにドラ
イバトランジスタ１６及び１７が共にＮＭＯＳトランジ
スタである場合、ＮＭＯＳトランジスタ１６と１７のゲ
ート入力は、信号出力時に一方がハイレベルなら他方が
ローレベルである相補信号である。出力駆動回路１３
は、例えばインバータを用いてコア回路１５からの信号
の反転信号をつくり、コア回路１５からの信号とその反
転信号とを出力回路１２に供給すればよい。この出力駆
動回路１３の構成については、容易であり公知の技術の
範囲内であるので説明を省略する。なおトライステート
の信号伝送に於て出力インピーダンスを無限大にする際
には、ＮＭＯＳトランジスタ１６と１７のゲート入力は
両方ローに設定される。
信号に基づいて、出力回路１２のドライバトランジスタ
１６及び１７のゲート入力に制御電圧を供給し、出力回
路１２に信号を出力させる。図１に示されるようにドラ
イバトランジスタ１６及び１７が共にＮＭＯＳトランジ
スタである場合、ＮＭＯＳトランジスタ１６と１７のゲ
ート入力は、信号出力時に一方がハイレベルなら他方が
ローレベルである相補信号である。出力駆動回路１３
は、例えばインバータを用いてコア回路１５からの信号
の反転信号をつくり、コア回路１５からの信号とその反
転信号とを出力回路１２に供給すればよい。この出力駆
動回路１３の構成については、容易であり公知の技術の
範囲内であるので説明を省略する。なおトライステート
の信号伝送に於て出力インピーダンスを無限大にする際
には、ＮＭＯＳトランジスタ１６と１７のゲート入力は
両方ローに設定される。
【００５９】ドライバデバイス１１の入力回路１４は、
参照基準電圧ＶREF と入力信号とを比較して増幅する入
力回路１４によって入力信号を検出し、それをコア回路
１５に供給する。入力回路１４は、一般の差動型増幅回
路を用いればよく、公知の技術の範囲内であるので説明
を省略する。
参照基準電圧ＶREF と入力信号とを比較して増幅する入
力回路１４によって入力信号を検出し、それをコア回路
１５に供給する。入力回路１４は、一般の差動型増幅回
路を用いればよく、公知の技術の範囲内であるので説明
を省略する。
【００６０】図１の出力駆動回路１３及びコア回路１５
は、信号出力用の電源電圧ＶDDQ 及びＶSSQ とは別個の
内部電源電圧ＶDD及びＶSSを用いて駆動されてよい。即
ち、本発明に於ては出力信号のみを小振幅信号とする
が、内部回路に於ては従来と同様の電源電圧レベルで駆
動することが出来る。また出力電源電圧ＶDDQ 及びＶSS
Q よりも電圧差の大きい内部電源電圧ＶDD及びＶSSを用
いれば、ドライバトランジスタ１６及び１７のオン抵抗
ＲONを調整しやすいという利点がある。
は、信号出力用の電源電圧ＶDDQ 及びＶSSQ とは別個の
内部電源電圧ＶDD及びＶSSを用いて駆動されてよい。即
ち、本発明に於ては出力信号のみを小振幅信号とする
が、内部回路に於ては従来と同様の電源電圧レベルで駆
動することが出来る。また出力電源電圧ＶDDQ 及びＶSS
Q よりも電圧差の大きい内部電源電圧ＶDD及びＶSSを用
いれば、ドライバトランジスタ１６及び１７のオン抵抗
ＲONを調整しやすいという利点がある。
【００６１】一般にバス１０の特性インピーダンスは25
Ω程度であるので、オン抵抗ＲONは12.5Ω程度に設定さ
れる必要がある。オン抵抗ＲONを調整するためには、ゲ
ート入力に印加される電圧を調整するか、或いはドライ
バトランジスタ１６及び１７のゲート幅を調整すること
が考えられる。仮にゲート入力電圧を出力電源電圧Ｖ
DDQ 及びＶSSQ であるとすると、要求されるオン抵抗Ｒ
ONを実現するためにはドライバトランジスタ１６及び１
７のゲート幅をかなり大きく製造する必要があり、チッ
プ内の面積等を考えると好ましくない。しかしゲート入
力電圧としてより電位差の大きい内部電源電圧ＶDD及び
ＶSSを用いれば、ドライバトランジスタ１６及び１７の
オン抵抗ＲONを小さくすることが出来る。
Ω程度であるので、オン抵抗ＲONは12.5Ω程度に設定さ
れる必要がある。オン抵抗ＲONを調整するためには、ゲ
ート入力に印加される電圧を調整するか、或いはドライ
バトランジスタ１６及び１７のゲート幅を調整すること
が考えられる。仮にゲート入力電圧を出力電源電圧Ｖ
DDQ 及びＶSSQ であるとすると、要求されるオン抵抗Ｒ
ONを実現するためにはドライバトランジスタ１６及び１
７のゲート幅をかなり大きく製造する必要があり、チッ
プ内の面積等を考えると好ましくない。しかしゲート入
力電圧としてより電位差の大きい内部電源電圧ＶDD及び
ＶSSを用いれば、ドライバトランジスタ１６及び１７の
オン抵抗ＲONを小さくすることが出来る。
【００６２】例えば、内部電源電圧（ＶDD、ＶSS）が
（３Ｖ、０Ｖ）であるとし、出力電源電圧（ＶDDQ 、Ｖ
SSQ ）が（１Ｖ、０Ｖ）であるとする。この時、出力信
号をローレベルにするためにはＮＭＯＳトランジスタ１
６のゲート入力に０Ｖが印加され、ＮＭＯＳトランジス
タ１７のゲート入力には３Ｖが印加される。従ってＮＭ
ＯＳトランジスタ１７のゲート・ソース間電圧は３Ｖと
なり、充分に低いオン抵抗ＲONを提供することが出来
る。仮にＮＭＯＳトランジスタ１７のゲート入力を１Ｖ
とすると、上述のように、ゲート幅の広いＮＭＯＳトラ
ンジスタ１７を用いる必要性が生じるので好ましくな
い。なお出力信号をハイレベルにする際も同様である。
（３Ｖ、０Ｖ）であるとし、出力電源電圧（ＶDDQ 、Ｖ
SSQ ）が（１Ｖ、０Ｖ）であるとする。この時、出力信
号をローレベルにするためにはＮＭＯＳトランジスタ１
６のゲート入力に０Ｖが印加され、ＮＭＯＳトランジス
タ１７のゲート入力には３Ｖが印加される。従ってＮＭ
ＯＳトランジスタ１７のゲート・ソース間電圧は３Ｖと
なり、充分に低いオン抵抗ＲONを提供することが出来
る。仮にＮＭＯＳトランジスタ１７のゲート入力を１Ｖ
とすると、上述のように、ゲート幅の広いＮＭＯＳトラ
ンジスタ１７を用いる必要性が生じるので好ましくな
い。なお出力信号をハイレベルにする際も同様である。
【００６３】図２（Ａ）及び（Ｂ）は各々、ドライバト
ランジスタ１６及び１７としてＰＭＯＳ及びＮＭＯＳを
用いた場合、及びＰＭＯＳ及びＰＭＯＳを用いた場合を
示す図である。図２（Ａ）のようにドライバトランジス
タ１６及び１７としてＰＭＯＳ及びＮＭＯＳを用いた場
合には、出力駆動回路１３Ａは相補信号ではなく同一の
信号を、ドライバトランジスタ１６及び１７のゲート入
力として信号出力時に供給することになる。また図２
（Ｂ）のようにドライバトランジスタ１６及び１７とし
てＰＭＯＳ及びＰＭＯＳを用いた場合には、出力駆動回
路１３Ｂは図１の場合と逆相の相補信号を、ドライバト
ランジスタ１６及び１７のゲート入力として信号出力時
に供給することになる。
ランジスタ１６及び１７としてＰＭＯＳ及びＮＭＯＳを
用いた場合、及びＰＭＯＳ及びＰＭＯＳを用いた場合を
示す図である。図２（Ａ）のようにドライバトランジス
タ１６及び１７としてＰＭＯＳ及びＮＭＯＳを用いた場
合には、出力駆動回路１３Ａは相補信号ではなく同一の
信号を、ドライバトランジスタ１６及び１７のゲート入
力として信号出力時に供給することになる。また図２
（Ｂ）のようにドライバトランジスタ１６及び１７とし
てＰＭＯＳ及びＰＭＯＳを用いた場合には、出力駆動回
路１３Ｂは図１の場合と逆相の相補信号を、ドライバト
ランジスタ１６及び１７のゲート入力として信号出力時
に供給することになる。
【００６４】図３は、ドライバトランジスタ１６及び１
７としてＮＭＯＳ及びＮＭＯＳを用いた場合、ＰＭＯＳ
及びＮＭＯＳを用いた場合、及びＰＭＯＳ及びＰＭＯＳ
を用いた場合の出力電源電圧ＶDDQ 及びＶSSQ と内部電
源電圧ＶDD及びＶSSとの関係を示す図である。
７としてＮＭＯＳ及びＮＭＯＳを用いた場合、ＰＭＯＳ
及びＮＭＯＳを用いた場合、及びＰＭＯＳ及びＰＭＯＳ
を用いた場合の出力電源電圧ＶDDQ 及びＶSSQ と内部電
源電圧ＶDD及びＶSSとの関係を示す図である。
【００６５】ＮＭＯＳ及びＮＭＯＳを用いた場合には、
前述の説明から分かるように、オン抵抗ＲONを小さく設
定するために、出力電源電圧ＶDDQ 及びＶSSQ よりもな
るべく高い電圧をドライバトランジスタ１６及び１７を
導通するためのゲート入力として印加する必要がある。
従って図３に示されるように、出力電源電圧（ＶDDQ、
ＶSSQ ）の範囲は、内部電源電圧（ＶDD、ＶSS）の範囲
の中でなるべく低い電位の方に設定されることが望まし
い。例えば、内部電源電圧（ＶDD、ＶSS）が（３Ｖ、０
Ｖ）の場合、出力電源電圧（ＶDDQ 、ＶSSQ ）はなるべ
く０Ｖに近い電位であり例えば（１Ｖ、０Ｖ）程度に設
定されることが望ましい。
前述の説明から分かるように、オン抵抗ＲONを小さく設
定するために、出力電源電圧ＶDDQ 及びＶSSQ よりもな
るべく高い電圧をドライバトランジスタ１６及び１７を
導通するためのゲート入力として印加する必要がある。
従って図３に示されるように、出力電源電圧（ＶDDQ、
ＶSSQ ）の範囲は、内部電源電圧（ＶDD、ＶSS）の範囲
の中でなるべく低い電位の方に設定されることが望まし
い。例えば、内部電源電圧（ＶDD、ＶSS）が（３Ｖ、０
Ｖ）の場合、出力電源電圧（ＶDDQ 、ＶSSQ ）はなるべ
く０Ｖに近い電位であり例えば（１Ｖ、０Ｖ）程度に設
定されることが望ましい。
【００６６】ＰＭＯＳ及びＮＭＯＳを用いた場合には、
オン抵抗ＲONを小さく設定するために、出力電源電圧Ｖ
DDQ 及びＶSSQ よりもなるべく高い電圧をＮＭＯＳを導
通するためのゲート入力として印加し、また出力電源電
圧ＶDDQ 及びＶSSQ よりもなるべく低い電圧をＰＭＯＳ
を導通させるためのゲート入力として印加必要がある。
従って図３に示されるように、出力電源電圧（ＶDDQ 、
ＶSSQ ）の範囲は、内部電源電圧（ＶDD、ＶSS）の範囲
の中で中間点付近の電位に設定されることが望ましい。
例えば、内部電源電圧（ＶDD、ＶSS）が（３Ｖ、０Ｖ）
の場合、出力電源電圧（ＶDDQ 、ＶSSQ ）は例えば（２
Ｖ、１Ｖ）程度に設定されることが望ましい。
オン抵抗ＲONを小さく設定するために、出力電源電圧Ｖ
DDQ 及びＶSSQ よりもなるべく高い電圧をＮＭＯＳを導
通するためのゲート入力として印加し、また出力電源電
圧ＶDDQ 及びＶSSQ よりもなるべく低い電圧をＰＭＯＳ
を導通させるためのゲート入力として印加必要がある。
従って図３に示されるように、出力電源電圧（ＶDDQ 、
ＶSSQ ）の範囲は、内部電源電圧（ＶDD、ＶSS）の範囲
の中で中間点付近の電位に設定されることが望ましい。
例えば、内部電源電圧（ＶDD、ＶSS）が（３Ｖ、０Ｖ）
の場合、出力電源電圧（ＶDDQ 、ＶSSQ ）は例えば（２
Ｖ、１Ｖ）程度に設定されることが望ましい。
【００６７】ＰＭＯＳ及びＰＭＯＳを用いた場合には、
オン抵抗ＲONを小さく設定するために、出力電源電圧Ｖ
DDQ 及びＶSSQ よりもなるべく低い電圧をドライバトラ
ンジスタ１６及び１７を導通するためのゲート入力とし
て印加する必要がある。従って図３に示されるように、
出力電源電圧（ＶDDQ 、ＶSSQ ）の範囲は、内部電源電
圧（ＶDD、ＶSS）の範囲の中でなるべく高い電位の方に
設定されることが望ましい。例えば、内部電源電圧（Ｖ
DD、ＶSS）が（３Ｖ、０Ｖ）の場合、出力電源電圧（Ｖ
DDQ 、ＶSSQ ）はなるべく３Ｖに近い電位であり例えば
（３Ｖ、２Ｖ）程度に設定されることが望ましい。
オン抵抗ＲONを小さく設定するために、出力電源電圧Ｖ
DDQ 及びＶSSQ よりもなるべく低い電圧をドライバトラ
ンジスタ１６及び１７を導通するためのゲート入力とし
て印加する必要がある。従って図３に示されるように、
出力電源電圧（ＶDDQ 、ＶSSQ ）の範囲は、内部電源電
圧（ＶDD、ＶSS）の範囲の中でなるべく高い電位の方に
設定されることが望ましい。例えば、内部電源電圧（Ｖ
DD、ＶSS）が（３Ｖ、０Ｖ）の場合、出力電源電圧（Ｖ
DDQ 、ＶSSQ ）はなるべく３Ｖに近い電位であり例えば
（３Ｖ、２Ｖ）程度に設定されることが望ましい。
【００６８】充分に低いオン抵抗ＲONを実現するために
は、ドライバトランジスタ１６及び１７のいずれの組合
せにおいても、出力電源電圧（ＶDDQ 、ＶSSQ ）の範囲
は、内部電源電圧（ＶDD、ＶSS）の範囲の約１／３以下
であることが望ましい。また適切な値にオン抵抗ＲONを
調整するために、出力駆動回路１３、１３Ａ、或いは１
３Ｂは、内部電源電圧ＶDD及びＶSSを基にしてドライバ
トランジスタ１６及び１７にゲート電圧を供給する際
に、このゲート電圧を調整可能であることが望ましい。
は、ドライバトランジスタ１６及び１７のいずれの組合
せにおいても、出力電源電圧（ＶDDQ 、ＶSSQ ）の範囲
は、内部電源電圧（ＶDD、ＶSS）の範囲の約１／３以下
であることが望ましい。また適切な値にオン抵抗ＲONを
調整するために、出力駆動回路１３、１３Ａ、或いは１
３Ｂは、内部電源電圧ＶDD及びＶSSを基にしてドライバ
トランジスタ１６及び１７にゲート電圧を供給する際
に、このゲート電圧を調整可能であることが望ましい。
【００６９】図１に於ては、前述のようにドライバデバ
イス１１は、バス１０の総延長の中間点付近に配置され
ることが好ましい。しかしバス１０に接続されたレシー
バデバイス２０−１乃至２０−４も状況によっては信号
を出力するドライバデバイスとして動作するので、この
ような制限は好ましくない。そこでこの制限を無くすた
めの構成として、バス１０をループ状にすることが考え
られる。
イス１１は、バス１０の総延長の中間点付近に配置され
ることが好ましい。しかしバス１０に接続されたレシー
バデバイス２０−１乃至２０−４も状況によっては信号
を出力するドライバデバイスとして動作するので、この
ような制限は好ましくない。そこでこの制限を無くすた
めの構成として、バス１０をループ状にすることが考え
られる。
【００７０】図４は、バスをループ状にした場合の本発
明の原理によるデータ伝送システムの一例を示す図であ
る。図４に於ては、特性インピーダンスＺ0 を有するバ
ス１０Ａがループ状に構成され、このバス１０Ａにドラ
イバデバイス１１及びレシーバデバイス２０−１乃至２
０−９が接続されている。またバス１０Ａからドライバ
デバイス１１及びレシーバデバイス２０−１乃至２０−
９への分岐点であるノードＮは、各ノード間の距離ｌが
等しいように配置される。
明の原理によるデータ伝送システムの一例を示す図であ
る。図４に於ては、特性インピーダンスＺ0 を有するバ
ス１０Ａがループ状に構成され、このバス１０Ａにドラ
イバデバイス１１及びレシーバデバイス２０−１乃至２
０−９が接続されている。またバス１０Ａからドライバ
デバイス１１及びレシーバデバイス２０−１乃至２０−
９への分岐点であるノードＮは、各ノード間の距離ｌが
等しいように配置される。
【００７１】このようにバス１０Ａがループ状に構成さ
れているので、バス終端に於ける信号の反射は存在しな
い。しかしながらドライバデバイス１１から送出された
信号は、バス１０Ａに入った時点で２方向に分れて伝播
し、バス１０Ａを右回りに一周してドライバデバイス１
１に戻ってくると共に、バスを左回りに一周してドライ
バデバイス１１に戻ってくる。この右回りに戻る信号と
左回りに戻る信号は、ドライバデバイス１１のノードＮ
に同時に到達するので、図１の場合と同様にインピーダ
ンス整合により反射が抑さえられ吸収される。
れているので、バス終端に於ける信号の反射は存在しな
い。しかしながらドライバデバイス１１から送出された
信号は、バス１０Ａに入った時点で２方向に分れて伝播
し、バス１０Ａを右回りに一周してドライバデバイス１
１に戻ってくると共に、バスを左回りに一周してドライ
バデバイス１１に戻ってくる。この右回りに戻る信号と
左回りに戻る信号は、ドライバデバイス１１のノードＮ
に同時に到達するので、図１の場合と同様にインピーダ
ンス整合により反射が抑さえられ吸収される。
【００７２】バス１０Ａがループ状に構成されているの
で、ドライバデバイス１１がバス１０Ａ上のどの位置に
配置されても、戻ってきた信号はインピーダンス整合に
より無反射吸収される。またノードＮが等間隔で配置さ
れているので、ドライバデバイス１１がバス１０Ａ上の
どの位置に配置されても、任意のノードＮで反射された
信号は、バス１０Ａ上の逆方向にある対応する位置のノ
ードＮからの反射信号と、ドライバデバイス１１のノー
ドＮに同時に到達する。従って各ノードＮで反射された
信号はインピーダンス整合により無反射吸収される。
で、ドライバデバイス１１がバス１０Ａ上のどの位置に
配置されても、戻ってきた信号はインピーダンス整合に
より無反射吸収される。またノードＮが等間隔で配置さ
れているので、ドライバデバイス１１がバス１０Ａ上の
どの位置に配置されても、任意のノードＮで反射された
信号は、バス１０Ａ上の逆方向にある対応する位置のノ
ードＮからの反射信号と、ドライバデバイス１１のノー
ドＮに同時に到達する。従って各ノードＮで反射された
信号はインピーダンス整合により無反射吸収される。
【００７３】図５乃至図８は、一定周期でハイレベルと
ローレベルを繰り返す信号を出力したシミュレーション
に於けるシミュレーション条件及びシミュレーション結
果を示す。図５（Ａ）は、バス総延長の中心に位置され
たドライバから、レシーバが等間隔で配置されたバスに
信号を出力した場合のシミュレーション条件を示す。出
力信号は５ｎｓ周期でハイレベルとローレベルを繰り返
す２００ＭＨｚの信号であり、８つのレシーバが１０ｍ
ｍ間隔で配置された５ｍｍ長のスタブに接続される。信
号波形観測点はスタブ終端であるＳ１乃至Ｓ５である。
この場合の各観測点におけるシミュレーション波形を図
６に示す。
ローレベルを繰り返す信号を出力したシミュレーション
に於けるシミュレーション条件及びシミュレーション結
果を示す。図５（Ａ）は、バス総延長の中心に位置され
たドライバから、レシーバが等間隔で配置されたバスに
信号を出力した場合のシミュレーション条件を示す。出
力信号は５ｎｓ周期でハイレベルとローレベルを繰り返
す２００ＭＨｚの信号であり、８つのレシーバが１０ｍ
ｍ間隔で配置された５ｍｍ長のスタブに接続される。信
号波形観測点はスタブ終端であるＳ１乃至Ｓ５である。
この場合の各観測点におけるシミュレーション波形を図
６に示す。
【００７４】図５（Ｂ）は、バス総延長の中心に位置さ
れたドライバから、レシーバがランダムな間隔で配置さ
れたバスに信号を出力した場合のシミュレーション条件
を示す。出力信号は５ｎｓ周期でハイレベルとローレベ
ルを繰り返す２００ＭＨｚの信号であり、８つのレシー
バがランダムな間隔で配置された５ｍｍ長のスタブに接
続される。信号波形観測点はスタブ終端であるＳ１乃至
Ｓ９である。この場合の各観測点におけるシミュレーシ
ョン波形を図７に示す。
れたドライバから、レシーバがランダムな間隔で配置さ
れたバスに信号を出力した場合のシミュレーション条件
を示す。出力信号は５ｎｓ周期でハイレベルとローレベ
ルを繰り返す２００ＭＨｚの信号であり、８つのレシー
バがランダムな間隔で配置された５ｍｍ長のスタブに接
続される。信号波形観測点はスタブ終端であるＳ１乃至
Ｓ９である。この場合の各観測点におけるシミュレーシ
ョン波形を図７に示す。
【００７５】図５（Ｃ）は、バス終端に位置されたドラ
イバから、レシーバが等間隔で配置されたバスに信号を
出力した場合のシミュレーション条件を示す。出力信号
は５ｎｓ周期でハイレベルとローレベルを繰り返す２０
０ＭＨｚの信号であり、８つのレシーバが１０ｍｍ間隔
で配置された５ｍｍ長のスタブに接続される。信号波形
観測点はスタブ終端であるＳ１乃至Ｓ４である。この場
合の各観測点におけるシミュレーション波形を図８に示
す。
イバから、レシーバが等間隔で配置されたバスに信号を
出力した場合のシミュレーション条件を示す。出力信号
は５ｎｓ周期でハイレベルとローレベルを繰り返す２０
０ＭＨｚの信号であり、８つのレシーバが１０ｍｍ間隔
で配置された５ｍｍ長のスタブに接続される。信号波形
観測点はスタブ終端であるＳ１乃至Ｓ４である。この場
合の各観測点におけるシミュレーション波形を図８に示
す。
【００７６】図６及び図７を比較すれば分かるように、
レシーバのスタブ間隔が一定である場合のほうが、ラン
ダムな間隔の場合よりも波形の歪みが小さいことが分か
る。特に図７に示されるように、ランダム間隔の場合に
は、波形の最大電圧及び最小電圧に大きな変動が見られ
る。
レシーバのスタブ間隔が一定である場合のほうが、ラン
ダムな間隔の場合よりも波形の歪みが小さいことが分か
る。特に図７に示されるように、ランダム間隔の場合に
は、波形の最大電圧及び最小電圧に大きな変動が見られ
る。
【００７７】また図６及び図８を比較すれば分かるよう
に、ドライバ位置がバス総延長の中心点にある場合のほ
うが、バス終端に位置される場合よりも波形の歪みが小
さいことが分かる。以上のシミュレーション結果から
も、本発明に於ては、バス１０の総延長の中心点付近に
ドライバデバイス１１を位置させること、及びバス１０
上のノードＮ１乃至Ｎ４をドライバデバイス１１に対し
て対称に配置（等間隔は対称配置の特別な場合である）
することが、バス１０の終端及びノードＮ１乃至Ｎ４に
於ける信号反射の影響を抑圧するうえで効果的なことが
分かる。なおバスを図４のバス１０Ａのようにループ状
の構成とすれば、信号波形に歪みの少ない図６と同一の
結果が得られる。
に、ドライバ位置がバス総延長の中心点にある場合のほ
うが、バス終端に位置される場合よりも波形の歪みが小
さいことが分かる。以上のシミュレーション結果から
も、本発明に於ては、バス１０の総延長の中心点付近に
ドライバデバイス１１を位置させること、及びバス１０
上のノードＮ１乃至Ｎ４をドライバデバイス１１に対し
て対称に配置（等間隔は対称配置の特別な場合である）
することが、バス１０の終端及びノードＮ１乃至Ｎ４に
於ける信号反射の影響を抑圧するうえで効果的なことが
分かる。なおバスを図４のバス１０Ａのようにループ状
の構成とすれば、信号波形に歪みの少ない図６と同一の
結果が得られる。
【００７８】以下に本発明の実施例を添付の図面を用い
て説明する。図９は、本発明によるデータ伝送システム
の第１の実施例を示す。図９のデータ伝送システムは、
メモリコントローラ３０、複数のメモリ３１−１乃至３
１−８、バス３３を含む。メモリコントローラ３０は、
入出力回路６１及びコア回路６２を含む。またメモリ３
１−１乃至３１−８の各々は、入出力回路６３及びコア
回路６４を含む。メモリコントローラ３０の入出力回路
６１及びメモリ３１−１乃至３１−８の入出力回路６３
は、図１或いは図２（Ａ）或いは（Ｂ）に示されるよう
な出力回路を含み、出力回路のドライバトランジスタの
オン抵抗はバス３３とインピーダンス整合がとられてい
る。
て説明する。図９は、本発明によるデータ伝送システム
の第１の実施例を示す。図９のデータ伝送システムは、
メモリコントローラ３０、複数のメモリ３１−１乃至３
１−８、バス３３を含む。メモリコントローラ３０は、
入出力回路６１及びコア回路６２を含む。またメモリ３
１−１乃至３１−８の各々は、入出力回路６３及びコア
回路６４を含む。メモリコントローラ３０の入出力回路
６１及びメモリ３１−１乃至３１−８の入出力回路６３
は、図１或いは図２（Ａ）或いは（Ｂ）に示されるよう
な出力回路を含み、出力回路のドライバトランジスタの
オン抵抗はバス３３とインピーダンス整合がとられてい
る。
【００７９】バス３３上に於て、メモリ３１−１乃至３
１−４は１ｃｍ間隔で配置され、またメモリ３１−５乃
至メモリ３１−８も１ｃｍ間隔で配置される。メモリコ
ントローラ３０及びメモリ３１−４のバス３３上の間隔
は４ｃｍであり、またメモリコントローラ３０及びメモ
リ３１−５のバス３３上の間隔も４ｃｍである。これ
は、メモリコントローラ３０の物理的サイズがメモリ３
１−１乃至３１−８と比較すると大きいために、メモリ
コントローラ３０とメモリ３１−４或いは３１−５の間
隔をメモリ間の間隔１ｃｍと同程度にはとれないためで
ある。
１−４は１ｃｍ間隔で配置され、またメモリ３１−５乃
至メモリ３１−８も１ｃｍ間隔で配置される。メモリコ
ントローラ３０及びメモリ３１−４のバス３３上の間隔
は４ｃｍであり、またメモリコントローラ３０及びメモ
リ３１−５のバス３３上の間隔も４ｃｍである。これ
は、メモリコントローラ３０の物理的サイズがメモリ３
１−１乃至３１−８と比較すると大きいために、メモリ
コントローラ３０とメモリ３１−４或いは３１−５の間
隔をメモリ間の間隔１ｃｍと同程度にはとれないためで
ある。
【００８０】図９に於ては、メモリコントローラ３０は
バス３３の総延長の中心点に配置され、各メモリ３１−
１乃至３１−８が等間隔でバス３３に接続されている。
従って、メモリコントローラ３０から信号を出力した場
合に、バス３３の終端に於ける信号反射及び各メモリへ
の分岐点に於ける信号反射の影響が最小限に抑さえられ
る。
バス３３の総延長の中心点に配置され、各メモリ３１−
１乃至３１−８が等間隔でバス３３に接続されている。
従って、メモリコントローラ３０から信号を出力した場
合に、バス３３の終端に於ける信号反射及び各メモリへ
の分岐点に於ける信号反射の影響が最小限に抑さえられ
る。
【００８１】図１０は、本発明によるデータ伝送システ
ムの第２の実施例を示す。図１０に於て図９と同一の構
成要素は同一の符号で参照され、その説明は省略され
る。図１０のデータ伝送システムは、メモリコントロー
ラ４０、複数のメモリ３１−１乃至３１−８、ループ状
のバス３４及び３５を含む。メモリコントローラ４０
は、入出力回路６１及びコア回路６２のペアを含む。
ムの第２の実施例を示す。図１０に於て図９と同一の構
成要素は同一の符号で参照され、その説明は省略され
る。図１０のデータ伝送システムは、メモリコントロー
ラ４０、複数のメモリ３１−１乃至３１−８、ループ状
のバス３４及び３５を含む。メモリコントローラ４０
は、入出力回路６１及びコア回路６２のペアを含む。
【００８２】バス３４上に於て、メモリ３１−１乃至３
１−４は１ｃｍ間隔で配置され、またバス３５上に於て
は、メモリ３１−５乃至メモリ３１−８が１ｃｍ間隔で
配置される。バス３４の折り返し点付近をメモリコント
ローラ４０に接続するよう配置すれば、メモリコントロ
ーラ４０の物理的なサイズが大きくても、図１０に示さ
れるようにバス３４上のメモリ３１−１乃至３１−４は
１ｃｍの等間隔で配置することが出来る。同様に、バス
３５の折り返し点付近をメモリコントローラ４０に接続
するよう配置すれば、バス３５上のメモリ３１−５乃至
３１−８は１ｃｍの等間隔で配置することが出来る。
１−４は１ｃｍ間隔で配置され、またバス３５上に於て
は、メモリ３１−５乃至メモリ３１−８が１ｃｍ間隔で
配置される。バス３４の折り返し点付近をメモリコント
ローラ４０に接続するよう配置すれば、メモリコントロ
ーラ４０の物理的なサイズが大きくても、図１０に示さ
れるようにバス３４上のメモリ３１−１乃至３１−４は
１ｃｍの等間隔で配置することが出来る。同様に、バス
３５の折り返し点付近をメモリコントローラ４０に接続
するよう配置すれば、バス３５上のメモリ３１−５乃至
３１−８は１ｃｍの等間隔で配置することが出来る。
【００８３】また図１０のようにバスをバス３４及び３
５の２つのループに分割してデータ伝送システムを構成
すると、メモリ３１−１乃至３１−８に於て受信される
信号のスキュー（受信タイミングのずれ）を小さくする
ことが出来る。仮に分割せずに長いバスループを構成す
ると、メモリコントローラ４０から出力された信号がバ
スを左回りに回ってあるメモリに到達する時間と、バス
を右回りに回ってそのメモリに到達する時間とに大きな
差が生じて、受信波形の歪みが大きくなる。図１０のよ
うにバス３４及び３５の各ループに分割すれば、この受
信信号の時間差が小さくなり、スキューを小さくするこ
とが出来る。
５の２つのループに分割してデータ伝送システムを構成
すると、メモリ３１−１乃至３１−８に於て受信される
信号のスキュー（受信タイミングのずれ）を小さくする
ことが出来る。仮に分割せずに長いバスループを構成す
ると、メモリコントローラ４０から出力された信号がバ
スを左回りに回ってあるメモリに到達する時間と、バス
を右回りに回ってそのメモリに到達する時間とに大きな
差が生じて、受信波形の歪みが大きくなる。図１０のよ
うにバス３４及び３５の各ループに分割すれば、この受
信信号の時間差が小さくなり、スキューを小さくするこ
とが出来る。
【００８４】以上のように図１０に於ては、バス３４及
びバス３５はループ状に構成され、各メモリ３１−１乃
至３１−８が等間隔でバス３４及び３５上に接続されて
いる。従って、メモリコントローラ４０から信号を出力
した場合に、信号反射の影響が最小限に抑さえられる。
びバス３５はループ状に構成され、各メモリ３１−１乃
至３１−８が等間隔でバス３４及び３５上に接続されて
いる。従って、メモリコントローラ４０から信号を出力
した場合に、信号反射の影響が最小限に抑さえられる。
【００８５】図１１は、本発明によるデータ伝送システ
ムの第３の実施例を示す。図１１に於て図１０と同一の
構成要素は同一の符号で参照され、その説明は省略され
る。図１１のデータ伝送システムは、図１０のデータ伝
送システムに於てメモリ３１−１乃至３１−８が、メモ
リモジュール４１−１乃至４１−８で置き換えられてい
ること以外は同一である。
ムの第３の実施例を示す。図１１に於て図１０と同一の
構成要素は同一の符号で参照され、その説明は省略され
る。図１１のデータ伝送システムは、図１０のデータ伝
送システムに於てメモリ３１−１乃至３１−８が、メモ
リモジュール４１−１乃至４１−８で置き換えられてい
ること以外は同一である。
【００８６】メモリモジュール４１−１乃至４１−８
は、ｎ個のメモリ４２−１乃至４２−ｎと、データ転送
バッファ４３と、データ転送用コア回路４４と、データ
転送バッファ４５と、内部バス４６を含む。バス３４或
いは３５とメモリ４２−１乃至４２−ｎとの間のデータ
転送は、データ転送バッファ４３、データ転送用コア回
路４４、データ転送バッファ４５、及び内部バス４６を
介して行われる。メモリモジュール４１−１乃至４１−
８は、データ転送バッファ４５が図１或いは図２に示さ
れる様な出力回路を含む以外は商業的に入手可能なもの
と同一であるので、その詳細な説明を省略する。
は、ｎ個のメモリ４２−１乃至４２−ｎと、データ転送
バッファ４３と、データ転送用コア回路４４と、データ
転送バッファ４５と、内部バス４６を含む。バス３４或
いは３５とメモリ４２−１乃至４２−ｎとの間のデータ
転送は、データ転送バッファ４３、データ転送用コア回
路４４、データ転送バッファ４５、及び内部バス４６を
介して行われる。メモリモジュール４１−１乃至４１−
８は、データ転送バッファ４５が図１或いは図２に示さ
れる様な出力回路を含む以外は商業的に入手可能なもの
と同一であるので、その詳細な説明を省略する。
【００８７】図１１に示されるように、本発明によるデ
ータ伝送システムは、メモリモジュール４１−１乃至４
１−８等を用いたモジュール構成にも適用可能なもので
あり、階層的なメモリシステムの一部として使用するこ
とが出来る。図１２は、本発明によるデータ伝送システ
ムの第４の実施例を示す。図１２に於て図１１と同一の
構成要素は同一の符号で参照され、その説明は省略され
る。図１２のデータ伝送システムは、図１１のデータ伝
送システムに於てメモリモジュール４１−１乃至４１−
８が、メモリモジュール５１−１乃至５１−８で置き換
えられていること以外は同一である。
ータ伝送システムは、メモリモジュール４１−１乃至４
１−８等を用いたモジュール構成にも適用可能なもので
あり、階層的なメモリシステムの一部として使用するこ
とが出来る。図１２は、本発明によるデータ伝送システ
ムの第４の実施例を示す。図１２に於て図１１と同一の
構成要素は同一の符号で参照され、その説明は省略され
る。図１２のデータ伝送システムは、図１１のデータ伝
送システムに於てメモリモジュール４１−１乃至４１−
８が、メモリモジュール５１−１乃至５１−８で置き換
えられていること以外は同一である。
【００８８】メモリモジュール５１−１乃至５１−８
は、ｎ個のメモリ５２−１乃至５２−ｎと、データ転送
バッファ５３と、データ転送用コア回路５４と、データ
転送バッファ５５と、ループ状の内部バス５６を含む。
バス３４或いは３５とメモリ５２−１乃至５２−ｎとの
間のデータ転送は、データ転送バッファ５３、データ転
送用コア回路５４、データ転送バッファ５５、及び内部
バス５６を介して行われる。メモリモジュール５１−１
乃至５１−８は、内部バス構造をループ状にして、デー
タ転送バッファ５３及び５５に本発明の出力回路を用い
た以外は、商業的に入手可能なものと同一である。従っ
て、その詳細な説明は省略する。
は、ｎ個のメモリ５２−１乃至５２−ｎと、データ転送
バッファ５３と、データ転送用コア回路５４と、データ
転送バッファ５５と、ループ状の内部バス５６を含む。
バス３４或いは３５とメモリ５２−１乃至５２−ｎとの
間のデータ転送は、データ転送バッファ５３、データ転
送用コア回路５４、データ転送バッファ５５、及び内部
バス５６を介して行われる。メモリモジュール５１−１
乃至５１−８は、内部バス構造をループ状にして、デー
タ転送バッファ５３及び５５に本発明の出力回路を用い
た以外は、商業的に入手可能なものと同一である。従っ
て、その詳細な説明は省略する。
【００８９】図１２に示されるように、本発明によるル
ープ状のバス構造を備えたデータ伝送システムは、メモ
リモジュール５１−１乃至５１−８の内部バス５６にも
適用可能である。これにより、本発明によるデータ伝送
システムを全面的に用いた階層的なメモリシステムを構
築することが出来る。
ープ状のバス構造を備えたデータ伝送システムは、メモ
リモジュール５１−１乃至５１−８の内部バス５６にも
適用可能である。これにより、本発明によるデータ伝送
システムを全面的に用いた階層的なメモリシステムを構
築することが出来る。
【００９０】図１３（Ａ）及び（Ｂ）は、図９に示され
た第１の実施例の変形例を示す。前述のように図９の第
１の実施例に於ては、メモリコントローラ３０の物理的
サイズが大きいために、メモリコントローラ３０に最も
近いメモリ３１−４及び３１−５とメモリコントローラ
３０とのバス３３上の距離を比較的大きく（４ｃｍ）し
なければならなかった。
た第１の実施例の変形例を示す。前述のように図９の第
１の実施例に於ては、メモリコントローラ３０の物理的
サイズが大きいために、メモリコントローラ３０に最も
近いメモリ３１−４及び３１−５とメモリコントローラ
３０とのバス３３上の距離を比較的大きく（４ｃｍ）し
なければならなかった。
【００９１】図１３（Ａ）に於ては、バス３３を２つに
折り返して、折り返し点にメモリコントローラ３０を接
続するように構成する。このような構成とすれば、メモ
リコントローラ３０の物理的サイズに影響されずに、各
メモリ３１−１乃至３１−８の間隔を例えば１ｃｍとす
ることができる。
折り返して、折り返し点にメモリコントローラ３０を接
続するように構成する。このような構成とすれば、メモ
リコントローラ３０の物理的サイズに影響されずに、各
メモリ３１−１乃至３１−８の間隔を例えば１ｃｍとす
ることができる。
【００９２】また図１３（Ｂ）に於ては、バス３３を２
つのバス３３Ａ及び３３Ｂに分割し、更にバス３３Ａ及
び３３Ｂの各々を２つに折り返して、折り返し点に２つ
の入出力端子を有するメモリコントローラ３０Ａを接続
するように構成する。このような構成とすれば、メモリ
コントローラ３０の物理的サイズに影響されずに、各メ
モリ３１−１乃至３１−８の間隔を例えば１ｃｍとする
ことができる。更に、バス３３をバス３３Ａ及び３３Ｂ
に分割して各バスの長さを短くしているので、バス終端
からの反射信号の影響による受信端のスキューを小さく
することが出来る。これは図１０の第２の実施例でルー
プ状のバスを分割することによってスキューを小さくし
たのと同一の効果である。即ち、バスの形状が線状であ
っても或いはループ状であっても、バスを分割して長さ
を短くすれば受信端に於けるスキューを軽減することが
出来るので好ましい。
つのバス３３Ａ及び３３Ｂに分割し、更にバス３３Ａ及
び３３Ｂの各々を２つに折り返して、折り返し点に２つ
の入出力端子を有するメモリコントローラ３０Ａを接続
するように構成する。このような構成とすれば、メモリ
コントローラ３０の物理的サイズに影響されずに、各メ
モリ３１−１乃至３１−８の間隔を例えば１ｃｍとする
ことができる。更に、バス３３をバス３３Ａ及び３３Ｂ
に分割して各バスの長さを短くしているので、バス終端
からの反射信号の影響による受信端のスキューを小さく
することが出来る。これは図１０の第２の実施例でルー
プ状のバスを分割することによってスキューを小さくし
たのと同一の効果である。即ち、バスの形状が線状であ
っても或いはループ状であっても、バスを分割して長さ
を短くすれば受信端に於けるスキューを軽減することが
出来るので好ましい。
【００９３】図１４は、図１に示された出力回路１２及
び出力駆動回路１３の変形例を示す。図１の出力駆動回
路１３は、ドライバトランジスタ１６及び１７のゲート
入力に適当な電圧の信号を供給することによって、所定
のオン抵抗ＲONを実現するものであるが、図１４の構成
に於ては、並列接続されたドライバトランジスタの駆動
数を制御することによって、所望のオン抵抗ＲONを実現
する。
び出力駆動回路１３の変形例を示す。図１の出力駆動回
路１３は、ドライバトランジスタ１６及び１７のゲート
入力に適当な電圧の信号を供給することによって、所定
のオン抵抗ＲONを実現するものであるが、図１４の構成
に於ては、並列接続されたドライバトランジスタの駆動
数を制御することによって、所望のオン抵抗ＲONを実現
する。
【００９４】図１４に示されるように、出力回路１２Ａ
は、ＮＭＯＳトランジスタであるドライバトランジスタ
１６−１及び１７−１、１６−２及び１７−２、・・
・、１６−ｎ及び１７−ｎを含む。ドライバトランジス
タ１６−１及び１７−１のペア、１６−２及び１７−２
のペア、・・・、１６−ｎ及び１７−ｎのペアは、出力
が並列接続される。各ドライバトランジスタのゲート入
力には、出力駆動回路１３Ｃからの信号が供給される。
は、ＮＭＯＳトランジスタであるドライバトランジスタ
１６−１及び１７−１、１６−２及び１７−２、・・
・、１６−ｎ及び１７−ｎを含む。ドライバトランジス
タ１６−１及び１７−１のペア、１６−２及び１７−２
のペア、・・・、１６−ｎ及び１７−ｎのペアは、出力
が並列接続される。各ドライバトランジスタのゲート入
力には、出力駆動回路１３Ｃからの信号が供給される。
【００９５】出力駆動回路１３Ｃは、コア回路からの信
号を受け取り、これに応じて出力回路１２Ａに出力信号
を出力させる。また出力駆動回路１３Ｃは、制御信号を
受け取り、これに応じて駆動するドライバトランジスタ
の数を調整する。即ち、出力回路１２Ａのオン抵抗を小
さくしたいのであれば、駆動するドライバトランジスタ
の数を増やし、出力回路１２Ａのオン抵抗を大きくした
いのであれば、駆動するドライバトランジスタの数を減
らす。このように並列接続されたドライバトランジスタ
の駆動数を調整することによって、実効的にドライバト
ランジスタのゲート幅を調整することが可能となり、望
ましいオン抵抗値を実現することが出来る。
号を受け取り、これに応じて出力回路１２Ａに出力信号
を出力させる。また出力駆動回路１３Ｃは、制御信号を
受け取り、これに応じて駆動するドライバトランジスタ
の数を調整する。即ち、出力回路１２Ａのオン抵抗を小
さくしたいのであれば、駆動するドライバトランジスタ
の数を増やし、出力回路１２Ａのオン抵抗を大きくした
いのであれば、駆動するドライバトランジスタの数を減
らす。このように並列接続されたドライバトランジスタ
の駆動数を調整することによって、実効的にドライバト
ランジスタのゲート幅を調整することが可能となり、望
ましいオン抵抗値を実現することが出来る。
【００９６】出力駆動回路１３Ｃは、アンド回路、オア
回路、及びインバータ等を用いて、コア回路からの信号
と制御信号との論理演算を行い、駆動するドライバトラ
ンジスタにゲート入力を供給すればよい。これは公知の
技術の範囲内であって単純な論理回路で実現できるの
で、出力駆動回路１３Ｃの詳細な回路構成については省
略する。
回路、及びインバータ等を用いて、コア回路からの信号
と制御信号との論理演算を行い、駆動するドライバトラ
ンジスタにゲート入力を供給すればよい。これは公知の
技術の範囲内であって単純な論理回路で実現できるの
で、出力駆動回路１３Ｃの詳細な回路構成については省
略する。
【００９７】図１５は、図１の出力回路１２の変形例を
示す。図１の出力回路１２に於ては、ドライバトランジ
スタ１６及び１７が、Ｚ0 ／２に略等しいオン抵抗ＲON
を有するとしたが、出力部分に抵抗を挿入してインピー
ダンス整合を実現してもよい。
示す。図１の出力回路１２に於ては、ドライバトランジ
スタ１６及び１７が、Ｚ0 ／２に略等しいオン抵抗ＲON
を有するとしたが、出力部分に抵抗を挿入してインピー
ダンス整合を実現してもよい。
【００９８】図１５の出力回路１２Ｂは、ドライバトラ
ンジスタ１６Ａ及び１７Ａと、出力部分に挿入された抵
抗ＲINSERTを含む。ドライバトランジスタ１６Ａ及び１
７Ａはオン抵抗ＲON- を有する。ここで（ＲINSERT＋Ｒ
ON- ）が略Ｚ0 ／２になるように、抵抗ＲINSERTの抵抗
値が選択される。このような構成としても、図１の構成
と同様に、出力回路１２Ｂとバス１０との間でインピー
ダンス整合がとられるので、出力回路１２Ｂとバス１０
との間での信号反射を抑圧することが出来る。
ンジスタ１６Ａ及び１７Ａと、出力部分に挿入された抵
抗ＲINSERTを含む。ドライバトランジスタ１６Ａ及び１
７Ａはオン抵抗ＲON- を有する。ここで（ＲINSERT＋Ｒ
ON- ）が略Ｚ0 ／２になるように、抵抗ＲINSERTの抵抗
値が選択される。このような構成としても、図１の構成
と同様に、出力回路１２Ｂとバス１０との間でインピー
ダンス整合がとられるので、出力回路１２Ｂとバス１０
との間での信号反射を抑圧することが出来る。
【００９９】このようなインピーダンス整合用の抵抗を
挿入することは、図１の構成だけでなく、前述の全ての
構成例に対して適用出来ることは言うまでもない。本発
明は特定の例に基づいて説明されたが、それらの例に限
定されることなく、特許請求の範囲内で様々な変更及び
修正を行うことが可能である。
挿入することは、図１の構成だけでなく、前述の全ての
構成例に対して適用出来ることは言うまでもない。本発
明は特定の例に基づいて説明されたが、それらの例に限
定されることなく、特許請求の範囲内で様々な変更及び
修正を行うことが可能である。
【０１００】
【発明の効果】請求項１の発明に於ては、小振幅信号を
線路を介して伝送すると共に、出力回路と線路との間で
インピーダンス整合がとれているので、線路終端で反射
した信号は出力回路と線路との間で更に反射することな
く吸収される。従って、小振幅信号を用いた高速なデー
タ伝送を実現することが出来る。
線路を介して伝送すると共に、出力回路と線路との間で
インピーダンス整合がとれているので、線路終端で反射
した信号は出力回路と線路との間で更に反射することな
く吸収される。従って、小振幅信号を用いた高速なデー
タ伝送を実現することが出来る。
【０１０１】請求項２の発明に於ては、略１Ｖ以下の電
源電圧を用いて小振幅信号を出力することが出来る。請
求項３の発明に於ては、略１Ｖ以下の電源電圧を用い
て、この電源電圧の電圧差に等しい小振幅信号を出力す
ることが出来る。
源電圧を用いて小振幅信号を出力することが出来る。請
求項３の発明に於ては、略１Ｖ以下の電源電圧を用い
て、この電源電圧の電圧差に等しい小振幅信号を出力す
ることが出来る。
【０１０２】請求項４の発明に於ては、トライステート
のバスを介して、高速なデータ伝送を実現することが出
来る。請求項５の発明に於ては、直列接続された２つの
ドライバトランジスタを用いて、出力回路を構成するこ
とが出来る。
のバスを介して、高速なデータ伝送を実現することが出
来る。請求項５の発明に於ては、直列接続された２つの
ドライバトランジスタを用いて、出力回路を構成するこ
とが出来る。
【０１０３】請求項６の発明に於ては、ドライバトラン
ジスタのオン抵抗を線路とインピーダンス整合させるこ
とによって、信号反射の影響を軽減することが出来る。
請求項７の発明に於ては、ドライバトランジスタのオン
抵抗と挿入抵抗との和が線路とインピーダンス整合する
ように構成することによって、ドライバトランジスタの
オン抵抗を所望の値に製造しなくても、挿入抵抗の値を
調整することによって信号反射の影響を軽減することが
出来る。
ジスタのオン抵抗を線路とインピーダンス整合させるこ
とによって、信号反射の影響を軽減することが出来る。
請求項７の発明に於ては、ドライバトランジスタのオン
抵抗と挿入抵抗との和が線路とインピーダンス整合する
ように構成することによって、ドライバトランジスタの
オン抵抗を所望の値に製造しなくても、挿入抵抗の値を
調整することによって信号反射の影響を軽減することが
出来る。
【０１０４】請求項８の発明に於ては、ドライバトラン
ジスタのオン抵抗と線路とをインピーダンス整合させる
ことによって、信号反射の影響を軽減することが出来
る。請求項９の発明に於ては、ドライバトランジスタの
ゲート入力電圧を調整することによって、所望のオン抵
抗を実現することが出来る。
ジスタのオン抵抗と線路とをインピーダンス整合させる
ことによって、信号反射の影響を軽減することが出来
る。請求項９の発明に於ては、ドライバトランジスタの
ゲート入力電圧を調整することによって、所望のオン抵
抗を実現することが出来る。
【０１０５】請求項１０の発明に於ては、並列接続され
たドライバトランジスタの並列オン抵抗を線路とインピ
ーダンス整合させることによって、信号反射の影響を軽
減することが出来る。請求項１１の発明に於ては、駆動
するドライバトランジスタの数を調整することによっ
て、実効的にゲート幅を調整することが可能となり、イ
ンピーダンス整合を達成することが出来る。
たドライバトランジスタの並列オン抵抗を線路とインピ
ーダンス整合させることによって、信号反射の影響を軽
減することが出来る。請求項１１の発明に於ては、駆動
するドライバトランジスタの数を調整することによっ
て、実効的にゲート幅を調整することが可能となり、イ
ンピーダンス整合を達成することが出来る。
【０１０６】請求項１２の発明に於ては、内部回路は高
い電源電圧で駆動しながら出力回路を小振幅信号出力用
の電源電圧で駆動することによって、従来の内部回路を
使用しながら高速なデータ伝送を実現することが出来
る。請求項１３の発明に於ては、内部回路は高い電源電
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。
い電源電圧で駆動しながら出力回路を小振幅信号出力用
の電源電圧で駆動することによって、従来の内部回路を
使用しながら高速なデータ伝送を実現することが出来
る。請求項１３の発明に於ては、内部回路は高い電源電
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。
【０１０７】請求項１４の発明に於ては、出力回路が線
路の中心点付近に位置されるので、線路の両終端から反
射された信号が出力回路に略同時に戻ってくることにな
り、反射信号の影響を最小限に抑圧することが出来る。
請求項１５の発明に於ては、複数の受信回路が出力回路
を中心として対称に配置されるので、線路から受信回路
への分岐点で反射された信号が、対称の位置にある分岐
点から略同時に出力回路に戻ってくる。従って、分岐点
からの反射信号の影響を最小限に抑圧することが出来
る。
路の中心点付近に位置されるので、線路の両終端から反
射された信号が出力回路に略同時に戻ってくることにな
り、反射信号の影響を最小限に抑圧することが出来る。
請求項１５の発明に於ては、複数の受信回路が出力回路
を中心として対称に配置されるので、線路から受信回路
への分岐点で反射された信号が、対称の位置にある分岐
点から略同時に出力回路に戻ってくる。従って、分岐点
からの反射信号の影響を最小限に抑圧することが出来
る。
【０１０８】請求項１６の発明に於ては、複数の受信回
路及び出力回路が等間隔で配置されるので、線路から受
信回路への分岐点で反射された信号が、対称の位置にあ
る分岐点から略同時に出力回路に戻ってくる。従って、
分岐点からの反射信号の影響を最小限に抑圧することが
出来る。
路及び出力回路が等間隔で配置されるので、線路から受
信回路への分岐点で反射された信号が、対称の位置にあ
る分岐点から略同時に出力回路に戻ってくる。従って、
分岐点からの反射信号の影響を最小限に抑圧することが
出来る。
【０１０９】請求項１７の発明に於ては、出力回路を備
えた装置が物理的に大きなサイズであっても、受信回路
との距離を短くすることが出来るので、線路の総延長を
短縮することが可能となり、受信端における信号スキュ
ーを軽減することが出来る。請求項１８の発明に於て
は、線路がループ上に構成されているため線路終端に於
ける反射がなく、更にループを周回して出力回路に信号
が戻ってきても、必ず同一のタイミングで左周回の信号
と右周回の信号とが戻ってくるので、出力回路と線路と
のインピーダンス整合によって周回信号を吸収すること
が出来る。
えた装置が物理的に大きなサイズであっても、受信回路
との距離を短くすることが出来るので、線路の総延長を
短縮することが可能となり、受信端における信号スキュ
ーを軽減することが出来る。請求項１８の発明に於て
は、線路がループ上に構成されているため線路終端に於
ける反射がなく、更にループを周回して出力回路に信号
が戻ってきても、必ず同一のタイミングで左周回の信号
と右周回の信号とが戻ってくるので、出力回路と線路と
のインピーダンス整合によって周回信号を吸収すること
が出来る。
【０１１０】請求項１９の発明に於ては、複数の受信回
路及び出力回路が等間隔で配置されるので、線路から受
信回路への分岐点で反射された信号が、対称の位置にあ
る分岐点から略同時に出力回路に戻ってくる。従って、
分岐点からの反射信号の影響を最小限に抑圧することが
出来る。
路及び出力回路が等間隔で配置されるので、線路から受
信回路への分岐点で反射された信号が、対称の位置にあ
る分岐点から略同時に出力回路に戻ってくる。従って、
分岐点からの反射信号の影響を最小限に抑圧することが
出来る。
【０１１１】請求項２０の発明に於ては、小振幅信号を
線路を介して伝送すると共に、出力回路と線路との間で
インピーダンス整合がとれているので、線路終端で反射
した信号は出力回路と線路との間で更に反射することな
く吸収される。従って、小振幅信号を用いた高速なデー
タ伝送を実現することが出来る。
線路を介して伝送すると共に、出力回路と線路との間で
インピーダンス整合がとれているので、線路終端で反射
した信号は出力回路と線路との間で更に反射することな
く吸収される。従って、小振幅信号を用いた高速なデー
タ伝送を実現することが出来る。
【０１１２】請求項２１の発明に於ては、略１Ｖ以下の
電源電圧を用いて小振幅信号を出力することが出来る。
請求項２２の発明に於ては、略１Ｖ以下の電源電圧を用
いて、この電源電圧の電圧差に等しい小振幅信号を出力
することが出来る。
電源電圧を用いて小振幅信号を出力することが出来る。
請求項２２の発明に於ては、略１Ｖ以下の電源電圧を用
いて、この電源電圧の電圧差に等しい小振幅信号を出力
することが出来る。
【０１１３】請求項２３の発明に於ては、トライステー
トのバスを介して、高速なデータ伝送を実現することが
出来る。請求項２４の発明に於ては、直列接続された２
つのドライバトランジスタを用いて、出力回路を構成す
ることが出来る。
トのバスを介して、高速なデータ伝送を実現することが
出来る。請求項２４の発明に於ては、直列接続された２
つのドライバトランジスタを用いて、出力回路を構成す
ることが出来る。
【０１１４】請求項２５の発明に於ては、ドライバトラ
ンジスタのオン抵抗を線路とインピーダンス整合させる
ことによって、信号反射の影響を軽減することが出来
る。請求項２６の発明に於ては、ドライバトランジスタ
のオン抵抗と挿入抵抗との和が線路とインピーダンス整
合するように構成することによって、ドライバトランジ
スタのオン抵抗を所望の値に製造しなくても、挿入抵抗
の値を調整することによって信号反射の影響を軽減する
ことが出来る。
ンジスタのオン抵抗を線路とインピーダンス整合させる
ことによって、信号反射の影響を軽減することが出来
る。請求項２６の発明に於ては、ドライバトランジスタ
のオン抵抗と挿入抵抗との和が線路とインピーダンス整
合するように構成することによって、ドライバトランジ
スタのオン抵抗を所望の値に製造しなくても、挿入抵抗
の値を調整することによって信号反射の影響を軽減する
ことが出来る。
【０１１５】請求項２７の発明に於ては、ドライバトラ
ンジスタのオン抵抗と線路とをインピーダンス整合させ
ることによって、信号反射の影響を軽減することが出来
る。請求項２８の発明に於ては、ドライバトランジスタ
のゲート入力電圧を調整することによって、所望のオン
抵抗を実現することが出来る。
ンジスタのオン抵抗と線路とをインピーダンス整合させ
ることによって、信号反射の影響を軽減することが出来
る。請求項２８の発明に於ては、ドライバトランジスタ
のゲート入力電圧を調整することによって、所望のオン
抵抗を実現することが出来る。
【０１１６】請求項２９の発明に於ては、並列接続され
たドライバトランジスタの並列オン抵抗を線路とインピ
ーダンス整合させることによって、信号反射の影響を軽
減することが出来る。請求項３０の発明に於ては、駆動
するドライバトランジスタの数を調整することによっ
て、実効的にゲート幅を調整することが可能となり、イ
ンピーダンス整合を達成することが出来る。
たドライバトランジスタの並列オン抵抗を線路とインピ
ーダンス整合させることによって、信号反射の影響を軽
減することが出来る。請求項３０の発明に於ては、駆動
するドライバトランジスタの数を調整することによっ
て、実効的にゲート幅を調整することが可能となり、イ
ンピーダンス整合を達成することが出来る。
【０１１７】請求項３１の発明に於ては、内部回路は高
い電源電圧で駆動しながら出力回路を小振幅信号出力用
の電源電圧で駆動することによって、従来の内部回路を
使用しながら高速なデータ伝送を実現することが出来
る。請求項３２の発明に於ては、内部回路は高い電源電
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。
い電源電圧で駆動しながら出力回路を小振幅信号出力用
の電源電圧で駆動することによって、従来の内部回路を
使用しながら高速なデータ伝送を実現することが出来
る。請求項３２の発明に於ては、内部回路は高い電源電
圧で駆動しながら出力回路を小振幅信号出力用の電源電
圧で駆動することによって、従来の内部回路を使用しな
がら高速なデータ伝送を実現することが出来る。
【０１１８】請求項３３及び請求項３４の発明に於て
は、小振幅信号を線路を介して伝送すると共に、出力回
路と線路との間でインピーダンス整合がとれているの
で、線路終端で反射した信号は出力回路と線路との間で
更に反射することなく吸収される。従って、小振幅信号
を用いた高速なデータ伝送を実現することが出来る。
は、小振幅信号を線路を介して伝送すると共に、出力回
路と線路との間でインピーダンス整合がとれているの
で、線路終端で反射した信号は出力回路と線路との間で
更に反射することなく吸収される。従って、小振幅信号
を用いた高速なデータ伝送を実現することが出来る。
【図１】本発明の原理によるデータ伝送システムの構成
を示す図である。
を示す図である。
【図２】図１の出力回路の他の構成例を示す図である。
【図３】出力回路の電源電圧と駆動回路の電源電圧との
関係を示す図である。
関係を示す図である。
【図４】本発明の原理によるデータ伝送システムに於て
バスがループ状に構成された例を示す図である。
バスがループ状に構成された例を示す図である。
【図５】本発明のデータ伝送システムに於ける信号伝播
シミュレーションのシミュレーション条件を示す図であ
る。
シミュレーションのシミュレーション条件を示す図であ
る。
【図６】本発明のデータ伝送システムに於ける信号伝播
シミュレーションの結果を示す図である。
シミュレーションの結果を示す図である。
【図７】本発明のデータ伝送システムに於ける信号伝播
シミュレーションの結果を示す図である。
シミュレーションの結果を示す図である。
【図８】本発明のデータ伝送システムに於ける信号伝播
シミュレーションの結果を示す図である。
シミュレーションの結果を示す図である。
【図９】本発明のデータ伝送システムの第１の実施例を
示す図である。
示す図である。
【図１０】本発明のデータ伝送システムの第２の実施例
を示す図である。
を示す図である。
【図１１】本発明のデータ伝送システムの第３の実施例
を示す図である。
を示す図である。
【図１２】本発明のデータ伝送システムの第４の実施例
を示す図である。
を示す図である。
【図１３】本発明のデータ伝送システムの第１の実施例
の変形例を示す図である。
の変形例を示す図である。
【図１４】図１の出力回路及び出力駆動回路の変形例を
示す図である。
示す図である。
【図１５】図１の出力回路の変形例を示す図である。
【図１６】従来のデータ伝送システムの一例を示す図で
ある。
ある。
１０、１０Ａ バス １１ ドライバデバイス １２、１２Ａ、１２Ｂ 出力回路 １３、１３Ａ、１３Ｂ、１３Ｃ 出力駆動回路 １４ 入力回路 １５ コア回路 １６、１６Ａ ドライバトランジスタ １７、１７Ａ ドライバトランジスタ ２０−１、２０−２、２０−３、２０−４、２０−５、
２０−６、２０−７、２０−８、２０−９ レシーバデ
バイス ３０、３０Ａ メモリコントローラ ３１−１、３１−２、３１−３、３１−４、３１−５、
３１−６、３１−７、３１−８ メモリ ３３、３３Ａ、３３Ｂ、３４、３５ バス ４０ メモリコントローラ ４１−１、４１−２、４１−３、４１−４、４１−５、
４１−６、４１−７、４１−８ メモリモジュール ４３ データ転送バッファ ４４ データ転送用コア回路 ４５ データ転送バッファ ５１−１、５１−２、５１−３、５１−４、５１−５、
５１−６、５１−７、５１−８ メモリモジュール ５３ データ転送バッファ ５４ データ転送用コア回路 ５５ データ転送バッファ ６１、６３ 出力回路 ６２、６４ コア回路 ２００ 出力回路 ２０１ バス ２０２ スタブ
２０−６、２０−７、２０−８、２０−９ レシーバデ
バイス ３０、３０Ａ メモリコントローラ ３１−１、３１−２、３１−３、３１−４、３１−５、
３１−６、３１−７、３１−８ メモリ ３３、３３Ａ、３３Ｂ、３４、３５ バス ４０ メモリコントローラ ４１−１、４１−２、４１−３、４１−４、４１−５、
４１−６、４１−７、４１−８ メモリモジュール ４３ データ転送バッファ ４４ データ転送用コア回路 ４５ データ転送バッファ ５１−１、５１−２、５１−３、５１−４、５１−５、
５１−６、５１−７、５１−８ メモリモジュール ５３ データ転送バッファ ５４ データ転送用コア回路 ５５ データ転送バッファ ６１、６３ 出力回路 ６２、６４ コア回路 ２００ 出力回路 ２０１ バス ２０２ スタブ
Claims (34)
- 【請求項１】 信号反射防止用抵抗を有さない線路を介
した信号伝送システムであって、 特性インピーダンスＺ0 を有する線路と、 略Ｚ0 ／２の出力抵抗を有し、ハイレベルとローレベル
の電位差が略１Ｖ以下の信号を該線路に出力する出力回
路を含むことを特徴とする信号伝送システム。 - 【請求項２】 前記出力回路は第１の電位と該第１の電
位より低い第２の電位とを電源電圧として供給され、該
第１の電位と該第２の電位との電位差が略１Ｖ以下であ
ることを特徴とする請求項１記載の信号伝送システム。 - 【請求項３】 前記ハイレベルは前記第１の電位であ
り、前記ローレベルは前記第２の電位であることを特徴
とする請求項２記載の信号伝送システム。 - 【請求項４】 前記線路はトライステートのバスであ
り、前記出力回路の非出力時の出力インピーダンスは無
限大であることを特徴とする請求項１記載の信号伝送シ
ステム。 - 【請求項５】 前記出力回路は、各ゲートを入力とする
直列に接続された２つのドライバトランジスタを含み、
該２つのドライバトランジスタの間の接続点が前記線路
に接続され、該２つのドライバトランジスタの一方をオ
ンすることにより前記信号を出力することを特徴とする
請求項１記載の信号伝送システム。 - 【請求項６】 前記２つのドライバトランジスタの各々
のオン抵抗が略Ｚ0／２であることを特徴とする請求項
５記載の信号伝送システム。 - 【請求項７】 前記出力回路は、前記接続点と前記線路
との間に挿入された挿入抵抗を更に含み、前記２つのド
ライバトランジスタの任意の一方のオン抵抗と該挿入抵
抗との和が略Ｚ0 ／２であることを特徴とする請求項５
記載の信号伝送システム。 - 【請求項８】 前記出力回路は前記信号を出力するドラ
イバトランジスタを含み、該ドライバトランジスタのオ
ン抵抗が前記出力抵抗であることを特徴とする請求項１
記載の信号伝送システム。 - 【請求項９】 前記ドライバトランジスタのゲートに制
御電圧を供給する駆動回路を更に含み、該駆動回路は該
制御電圧を調整することによって前記オン抵抗を制御す
ることを特徴とする請求項８記載の信号伝送システム。 - 【請求項１０】 前記出力回路は前記信号を出力する並
列に接続された複数のドライバトランジスタを含み、該
複数のドライバトランジスタの並列オン抵抗が前記出力
抵抗であることを特徴とする請求項１記載の信号伝送シ
ステム。 - 【請求項１１】 前記複数のドライバトランジスタのゲ
ートに電圧を供給する駆動回路を更に含み、該駆動回路
は該複数のドライバトランジスタの駆動数を調整するこ
とによって前記オン抵抗を制御することを特徴とする請
求項１０記載の信号伝送システム。 - 【請求項１２】 前記出力回路を介して前記信号を前記
線路に出力する内部回路を更に含み、該内部回路には前
記第１の電位より高い第３の電位と、前記第２の電位よ
り低い第４の電位とが電源電圧として供給されることを
特徴とする請求項２記載の信号伝送システム。 - 【請求項１３】 前記第１の電位と前記第２の電位との
電位差は、前記第３の電位と前記第４の電位との電位差
の略１／３以下であることを特徴とする請求項１２記載
の信号伝送システム。 - 【請求項１４】 前記出力回路は前記線路の総延長の略
中心点に接続されることを特徴とする請求項１記載の信
号伝送システム。 - 【請求項１５】 前記線路に接続され前記信号を受信す
る複数の受信回路を更に含み、該複数の受信回路は、前
記出力回路の前記線路への接続点を中心として、該線路
上の実質的に対称な位置に配置されることを特徴とする
請求項１４記載の信号伝送システム。 - 【請求項１６】 前記複数の受信回路及び前記出力回路
は前記線路上で実質的に等間隔に配置されることを特徴
とする請求項１５記載の信号伝送システム。 - 【請求項１７】 前記線路は２つに折り返され、前記出
力回路は該線路の折り返し点に接続されることを特徴と
する請求項１５記載の信号伝送システム。 - 【請求項１８】 前記線路はループ状であることを特徴
とする請求項１記載の信号伝送システム。 - 【請求項１９】 前記線路に接続され前記信号を受信す
る複数の受信回路を更に含み、該複数の受信回路及び前
記出力回路は該線路上で実質的に等間隔に配置されるこ
とを特徴とする請求項１８記載の信号伝送システム。 - 【請求項２０】 信号反射防止用抵抗を有さない特性イ
ンピーダンスＺ0 の線路に信号を出力する半導体装置で
あって、 略Ｚ0 ／２の出力抵抗を有し、ハイレベルとローレベル
の電位差が略１Ｖ以下の信号を該線路に出力する出力回
路と該出力回路に該信号を出力させる内部回路を含むこ
とを特徴とする半導体装置。 - 【請求項２１】 前記出力回路は第１の電位と該第１の
電位より低い第２の電位とを電源電圧として供給され、
該第１の電位と該第２の電位との電位差が略１Ｖ以下で
あることを特徴とする請求項２０記載の半導体装置。 - 【請求項２２】 前記ハイレベルは前記第１の電位であ
り、前記ローレベルは前記第２の電位であることを特徴
とする請求項２１記載の半導体装置。 - 【請求項２３】 前記出力回路の非出力時の出力インピ
ーダンスは無限大であることを特徴とする請求項２０記
載の半導体装置。 - 【請求項２４】 前記出力回路は、各ゲートを入力とす
る直列に接続された２つのドライバトランジスタを含
み、該２つのドライバトランジスタの間の接続点が前記
線路に接続され、該２つのドライバトランジスタの一方
をオンすることにより前記信号を出力することを特徴と
する請求項２０記載の半導体装置。 - 【請求項２５】 前記２つのドライバトランジスタの各
々のオン抵抗が略Ｚ 0 ／２であることを特徴とする請求
項２４記載の半導体装置。 - 【請求項２６】 前記出力回路は、前記接続点と前記線
路との間に挿入された挿入抵抗を更に含み、前記２つの
ドライバトランジスタの任意の一方のオン抵抗と該挿入
抵抗との和が略Ｚ0 ／２であることを特徴とする請求項
２４記載の半導体装置。 - 【請求項２７】 前記出力回路は前記信号を出力するド
ライバトランジスタを含み、該ドライバトランジスタの
オン抵抗が前記出力抵抗であることを特徴とする請求項
２０記載の半導体装置。 - 【請求項２８】 前記ドライバトランジスタのゲートに
制御電圧を供給する駆動回路を更に含み、該駆動回路は
該制御電圧を調整することによって前記オン抵抗を制御
することを特徴とする請求項２７記載の半導体装置。 - 【請求項２９】 前記出力回路は前記信号を出力する並
列に接続された複数のドライバトランジスタを含み、該
複数のドライバトランジスタの並列オン抵抗が前記出力
抵抗であることを特徴とする請求項２０記載の半導体装
置。 - 【請求項３０】 前記複数のドライバトランジスタのゲ
ートに電圧を供給する駆動回路を更に含み、該駆動回路
は該複数のドライバトランジスタの駆動数を調整するこ
とによって前記オン抵抗を制御することを特徴とする請
求項２９記載の半導体装置。 - 【請求項３１】 前記内部回路には前記第１の電位より
高い第３の電位と、前記第２の電位より低い第４の電位
とが電源電圧として供給されることを特徴とする請求項
２１記載の半導体装置。 - 【請求項３２】 前記第１の電位と前記第２の電位との
電位差は、前記第３の電位と前記第４の電位との電位差
の略１／３以下であることを特徴とする請求項３１記載
の半導体装置。 - 【請求項３３】 信号反射防止用抵抗を有さない線路を
介した信号伝送システムであって、 特性インピーダンスＺ0 を有する線路と、 略Ｚ0 ／２の出力抵抗を有し、第１の電位と該第１の電
位より低い第２の電位のいずれかである信号を該線路に
出力する出力回路と、 該第１の電位より高い第３の電位と該第２の電位より低
い第４の電位とを電源電圧とし、該出力回路を介して該
信号を該線路に出力する内部回路を含むことを特徴とす
る信号伝送システム。 - 【請求項３４】 信号反射防止用抵抗を有さない特性イ
ンピーダンスＺ0 の線路に信号を出力する半導体装置で
あって、 略Ｚ0 ／２の出力抵抗を有し、第１の電位と該第１の電
位より低い第２の電位のいずれかである信号を該線路に
出力する出力回路と、 該第１の電位より高い第３の電位と該第２の電位より低
い第４の電位とを電源電圧とし、該出力回路を介して該
信号を該線路に出力する内部回路を含むことを特徴とす
る半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26212696A JP3712476B2 (ja) | 1996-10-02 | 1996-10-02 | 信号伝送システム及び半導体装置 |
| DE69736651T DE69736651T2 (de) | 1996-10-02 | 1997-03-19 | Signalübertragungssystem und Halbleitervorrichtung für Hochgeschwindigkeitsdatenübertragung |
| EP97301864A EP0834814B1 (en) | 1996-10-02 | 1997-03-19 | Signal-transfer system and semiconductor device for high speed data transfer |
| US08/823,014 US6097208A (en) | 1996-10-02 | 1997-03-21 | Signal-transfer system and semiconductor device for high-speed data transfer |
| KR1019970010791A KR100250559B1 (ko) | 1996-10-02 | 1997-03-27 | 신호전송 시스템 및 반도체장치 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26212696A JP3712476B2 (ja) | 1996-10-02 | 1996-10-02 | 信号伝送システム及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10105306A true JPH10105306A (ja) | 1998-04-24 |
| JP3712476B2 JP3712476B2 (ja) | 2005-11-02 |
Family
ID=17371420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26212696A Expired - Lifetime JP3712476B2 (ja) | 1996-10-02 | 1996-10-02 | 信号伝送システム及び半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6097208A (ja) |
| EP (1) | EP0834814B1 (ja) |
| JP (1) | JP3712476B2 (ja) |
| KR (1) | KR100250559B1 (ja) |
| DE (1) | DE69736651T2 (ja) |
| TW (1) | TW343306B (ja) |
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| US8002374B2 (en) | 2003-11-06 | 2011-08-23 | Canon Kabushiki Kaisha | Printhead driving method, printhead substrate, printhead, head cartridge, and printing apparatus |
| WO2014132858A1 (ja) * | 2013-02-26 | 2014-09-04 | ピーエスフォー ルクスコ エスエイアールエル | メモリモジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69736651T2 (de) | 2007-02-15 |
| KR100250559B1 (ko) | 2000-04-01 |
| US6097208A (en) | 2000-08-01 |
| EP0834814A3 (en) | 2000-12-20 |
| TW343306B (en) | 1998-10-21 |
| EP0834814A2 (en) | 1998-04-08 |
| DE69736651D1 (de) | 2006-10-26 |
| KR19980032071A (ko) | 1998-07-25 |
| EP0834814B1 (en) | 2006-09-13 |
| JP3712476B2 (ja) | 2005-11-02 |
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Legal Events
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| A977 | Report on retrieval |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R371 | Transfer withdrawn |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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