JP3433707B2 - 差動入力回路 - Google Patents
差動入力回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は差動入力回路に関
し、特にカード（回路パッケージ）間の信号伝送等に使
用される差動入力回路に関する。
し、特にカード（回路パッケージ）間の信号伝送等に使
用される差動入力回路に関する。
【０００２】
【従来の技術】図３を参照して従来の差動入力回路につ
いて説明する。同図に示されているように、従来の差動
入力回路は、正相及び逆相入力端子を有する差動回路Ｇ
２１を含んで構成されている。この差動回路Ｇ２１は正
相入力端子、逆相入力端子を有しており、これらの端子
に差動信号Ｓ１１、Ｓ１２が印加される。差動回路Ｇ２
１は、差動信号Ｓ１１、Ｓ１２を図示せぬ後段回路に伝
達する動作を行う。
いて説明する。同図に示されているように、従来の差動
入力回路は、正相及び逆相入力端子を有する差動回路Ｇ
２１を含んで構成されている。この差動回路Ｇ２１は正
相入力端子、逆相入力端子を有しており、これらの端子
に差動信号Ｓ１１、Ｓ１２が印加される。差動回路Ｇ２
１は、差動信号Ｓ１１、Ｓ１２を図示せぬ後段回路に伝
達する動作を行う。
【０００３】また、差動信号Ｓ１１を終端するために、
それを伝達する信号線には、一端が電圧Ｖに接続された
抵抗Ｒ２１と、一端がグランドに接続された抵抗Ｒ２２
とが接続されている。同様に、差動信号Ｓ１２を終端す
るために、それを伝達する信号線には、一端が電圧Ｖに
接続された抵抗Ｒ２３と、一端がグランドに接続された
抵抗Ｒ２４とが接続されている。つまり、抵抗Ｒ２１及
び抵抗Ｒ２２は信号Ｓ１１の終端回路を構成し、抵抗Ｒ
２３及び抵抗Ｒ２４は信号Ｓ１２の終端回路を構成する
ことになる。
それを伝達する信号線には、一端が電圧Ｖに接続された
抵抗Ｒ２１と、一端がグランドに接続された抵抗Ｒ２２
とが接続されている。同様に、差動信号Ｓ１２を終端す
るために、それを伝達する信号線には、一端が電圧Ｖに
接続された抵抗Ｒ２３と、一端がグランドに接続された
抵抗Ｒ２４とが接続されている。つまり、抵抗Ｒ２１及
び抵抗Ｒ２２は信号Ｓ１１の終端回路を構成し、抵抗Ｒ
２３及び抵抗Ｒ２４は信号Ｓ１２の終端回路を構成する
ことになる。
【０００４】
【発明が解決しようとする課題】ところで、同図に示さ
れている従来の差動入力回路において、２つの差動信号
Ｓ１１、Ｓ１２の終端電位を等しく設定した場合を考え
る。この場合、図示せぬ送信側ＬＳＩ（Large Scale In
tegrated Circuit）が入力側に接続されていないと、２
つの差動信号が等電位となり差動回路Ｇ２１の出力が不
安定となるという問題が発生する。
れている従来の差動入力回路において、２つの差動信号
Ｓ１１、Ｓ１２の終端電位を等しく設定した場合を考え
る。この場合、図示せぬ送信側ＬＳＩ（Large Scale In
tegrated Circuit）が入力側に接続されていないと、２
つの差動信号が等電位となり差動回路Ｇ２１の出力が不
安定となるという問題が発生する。
【０００５】すなわち、図４に示されているように、別
々のスロットに挿入される回路パッケージにＬＳＩ１、
ＬＳＩ２がそれぞれ搭載されている場合において、受信
側ＬＳＩ１の差動入力回路の入力側に送信側ＬＳＩ２が
接続されている状態であれば問題ない。しかし、回路パ
ッケージがスロットに挿入されていない場合等、送信側
ＬＳＩ２が接続されていない場合には２つの差動信号が
等電位となり、受信側ＬＳＩ１の差動入力回路の出力が
不安定となる。この動作が不安定となる場合について図
５及び図６を参照して説明する。
々のスロットに挿入される回路パッケージにＬＳＩ１、
ＬＳＩ２がそれぞれ搭載されている場合において、受信
側ＬＳＩ１の差動入力回路の入力側に送信側ＬＳＩ２が
接続されている状態であれば問題ない。しかし、回路パ
ッケージがスロットに挿入されていない場合等、送信側
ＬＳＩ２が接続されていない場合には２つの差動信号が
等電位となり、受信側ＬＳＩ１の差動入力回路の出力が
不安定となる。この動作が不安定となる場合について図
５及び図６を参照して説明する。
【０００６】終端回路において抵抗Ｒ２１と抵抗Ｒ２２
とで設定される終端電位（ＶＴとする）と、抵抗Ｒ２３
と抵抗Ｒ２４とで設定される終端電位（同様にＶＴ）と
が等しい場合は、図５に示されているように、２つの差
動入力信号はどちらも終端電位ＶＴを中心に動作するこ
ととなる。しかし、送信側ＬＳＩが未接続の場合には、
２つの差動信号が等電位（ＶＴ）となるため、差動回路
（Ｇ２１）の出力が不安定となるという問題が発生す
る。
とで設定される終端電位（ＶＴとする）と、抵抗Ｒ２３
と抵抗Ｒ２４とで設定される終端電位（同様にＶＴ）と
が等しい場合は、図５に示されているように、２つの差
動入力信号はどちらも終端電位ＶＴを中心に動作するこ
ととなる。しかし、送信側ＬＳＩが未接続の場合には、
２つの差動信号が等電位（ＶＴ）となるため、差動回路
（Ｇ２１）の出力が不安定となるという問題が発生す
る。
【０００７】この問題を解決するため、２つの差動信号
Ｓ１１、Ｓ１２に対する終端電位を異なるものに設定す
る対策が考えられる。つまり、終端電位を変えることに
よって、送信側ＬＳＩが未接続の場合に、２つの差動信
号の終端電位に電位差が生じるように設定するのであ
る。２つの差動信号の終端電位に電位差が生じるように
電圧レベルを互いに異なる値ＶＴ１及びＶＴ２に設定す
ることによって、動作の不安定を解消するのである。
Ｓ１１、Ｓ１２に対する終端電位を異なるものに設定す
る対策が考えられる。つまり、終端電位を変えることに
よって、送信側ＬＳＩが未接続の場合に、２つの差動信
号の終端電位に電位差が生じるように設定するのであ
る。２つの差動信号の終端電位に電位差が生じるように
電圧レベルを互いに異なる値ＶＴ１及びＶＴ２に設定す
ることによって、動作の不安定を解消するのである。
【０００８】しかし、上述したように終端電位を異なる
ものに設定する場合、２つの差動信号の終端電位に電位
差があるため、図６に示されているように、信号レベル
が異なることによるパルス幅の変化、ノイズマージンの
減少等が生じる。このようなパルス幅の変化やノイズマ
ージンの減少は、高速波形においては大きな問題とな
り、許容できなくなるという欠点がある。
ものに設定する場合、２つの差動信号の終端電位に電位
差があるため、図６に示されているように、信号レベル
が異なることによるパルス幅の変化、ノイズマージンの
減少等が生じる。このようなパルス幅の変化やノイズマ
ージンの減少は、高速波形においては大きな問題とな
り、許容できなくなるという欠点がある。
【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は送信側ＬＳＩ
が未接続の場合においても、他の問題が生じることな
く、出力を安定にすることのできる差動入力回路を提供
することである。
るためになされたものであり、その目的は送信側ＬＳＩ
が未接続の場合においても、他の問題が生じることな
く、出力を安定にすることのできる差動入力回路を提供
することである。
【００１０】
【課題を解決するための手段】本発明による差動入力回
路は、差動信号を構成する正相信号及び逆相信号の一方
の信号線に一端が接続され電源電圧に他端が接続された
第１の抵抗と、第１のスイッチング素子と、前記第１の
抵抗の一端に一端が接続され他端が前記第１のスイッチ
ング素子を介して接地された第２の抵抗とを有する第１
の終端回路と、前記正相信号及び逆相信号の他方の信号
線に一端が接続され他端が接地された第３の抵抗と、第
２のスイッチング素子と、前記第３の抵抗の一端に一端
が接続され他端が前記第２のスイッチング素子を介して
電源電圧に接続された第４の抵抗とを有し、前記第２の
スイッチング素子がオン状態であるときに前記第３及び
第４の抵抗により設定される終端電位が前記第１のスイ
ッチング素子がオン状態であるときに前記第１及び第２
の抵抗により設定される前記第１の終端回路の終端電位
と等しい第２の終端回路と、前記差動信号を送信する送
信側回路が自回路の入力側に接続されていないとき前記
第１及び第２のスイッチング素子をオフせしめる制御回
路とを含むことを特徴とする。前記制御回路は、前記正
相信号及び逆相信号の他方の信号レベルと、この信号レ
ベルのローレベルに対応する値と零ボルトとの間の値に
設定された所定基準レベルとを比較して前記送信側回路
の接続状態を検出する検出回路を含み、この接続状態検
出結果に応じて前記第１及び第２のスイッチング素子を
オンオフ制御するようにしたことを特徴とする。なお、
前記第１及び第２のスイッチング素子には、前記検出回
路の出力がゲート端子に印加されるＭＯＳトランジスタ
等を用いれば良い。
路は、差動信号を構成する正相信号及び逆相信号の一方
の信号線に一端が接続され電源電圧に他端が接続された
第１の抵抗と、第１のスイッチング素子と、前記第１の
抵抗の一端に一端が接続され他端が前記第１のスイッチ
ング素子を介して接地された第２の抵抗とを有する第１
の終端回路と、前記正相信号及び逆相信号の他方の信号
線に一端が接続され他端が接地された第３の抵抗と、第
２のスイッチング素子と、前記第３の抵抗の一端に一端
が接続され他端が前記第２のスイッチング素子を介して
電源電圧に接続された第４の抵抗とを有し、前記第２の
スイッチング素子がオン状態であるときに前記第３及び
第４の抵抗により設定される終端電位が前記第１のスイ
ッチング素子がオン状態であるときに前記第１及び第２
の抵抗により設定される前記第１の終端回路の終端電位
と等しい第２の終端回路と、前記差動信号を送信する送
信側回路が自回路の入力側に接続されていないとき前記
第１及び第２のスイッチング素子をオフせしめる制御回
路とを含むことを特徴とする。前記制御回路は、前記正
相信号及び逆相信号の他方の信号レベルと、この信号レ
ベルのローレベルに対応する値と零ボルトとの間の値に
設定された所定基準レベルとを比較して前記送信側回路
の接続状態を検出する検出回路を含み、この接続状態検
出結果に応じて前記第１及び第２のスイッチング素子を
オンオフ制御するようにしたことを特徴とする。なお、
前記第１及び第２のスイッチング素子には、前記検出回
路の出力がゲート端子に印加されるＭＯＳトランジスタ
等を用いれば良い。
【００１１】また、前記第１及び第２のスイッチング素
子はそれぞれＮチャネルＭＯＳトランジスタ及びＰチャ
ネルＭＯＳトランジスタであり、前記検出回路は前記信
号レベルと前記基準レベルとの比較結果に対応する正相
信号及び逆相信号を出力し、前記検出回路からの前記正
相信号によって前記ＮチャネルＭＯＳトランジスタをオ
ンオフ制御し、前記検出回路からの前記逆相信号によっ
て前記ＰチャネルＭＯＳトランジスタをオンオフ制御す
るようにしたことを特徴とする。また、前記第１及び第
２のスイッチング素子はＰチャネルＭＯＳトランジスタ
であり、前記検出回路は前記信号レベルと前記基準レベ
ルとの比較結果に対応する逆相信号を出力し、この逆相
信号によって前記ＰチャネルＭＯＳトランジスタをオン
オフ制御するようにしても良い。
子はそれぞれＮチャネルＭＯＳトランジスタ及びＰチャ
ネルＭＯＳトランジスタであり、前記検出回路は前記信
号レベルと前記基準レベルとの比較結果に対応する正相
信号及び逆相信号を出力し、前記検出回路からの前記正
相信号によって前記ＮチャネルＭＯＳトランジスタをオ
ンオフ制御し、前記検出回路からの前記逆相信号によっ
て前記ＰチャネルＭＯＳトランジスタをオンオフ制御す
るようにしたことを特徴とする。また、前記第１及び第
２のスイッチング素子はＰチャネルＭＯＳトランジスタ
であり、前記検出回路は前記信号レベルと前記基準レベ
ルとの比較結果に対応する逆相信号を出力し、この逆相
信号によって前記ＰチャネルＭＯＳトランジスタをオン
オフ制御するようにしても良い。
【００１２】要するに本回路は、送信側ＬＳＩの接続状
態に応じて終端抵抗の接続状態を変更することにより、
送信側ＬＳＩが未接続の場合においても、出力が安定す
るのである。
態に応じて終端抵抗の接続状態を変更することにより、
送信側ＬＳＩが未接続の場合においても、出力が安定す
るのである。
【００１３】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。
【００１４】図１は本発明による差動入力回路の実施の
一形態を示すブロック図である。同図において、信号Ｓ
１１及び信号Ｓ１２は差動入力回路に入力される差動信
号である。抵抗Ｒ１１、抵抗Ｒ１２及びＮチャネルＭＯ
Ｓ（Metal Oxide Semiconductor ）トランジスタ（以
下、Ｎチャネルトランジスタと略す）Ｔ１１は信号Ｓ１
１の終端回路を構成し、抵抗Ｒ１３、抵抗Ｒ１４及びＰ
チャネルＭＯＳトランジスタ（以下、Ｐチャネルトラン
ジスタと略す）Ｔ１２は信号Ｓ１２の終端回路を構成し
ている。
一形態を示すブロック図である。同図において、信号Ｓ
１１及び信号Ｓ１２は差動入力回路に入力される差動信
号である。抵抗Ｒ１１、抵抗Ｒ１２及びＮチャネルＭＯ
Ｓ（Metal Oxide Semiconductor ）トランジスタ（以
下、Ｎチャネルトランジスタと略す）Ｔ１１は信号Ｓ１
１の終端回路を構成し、抵抗Ｒ１３、抵抗Ｒ１４及びＰ
チャネルＭＯＳトランジスタ（以下、Ｐチャネルトラン
ジスタと略す）Ｔ１２は信号Ｓ１２の終端回路を構成し
ている。
【００１５】ゲートＧ１１は、信号Ｓ１１及び信号Ｓ１
２を入力とする差動回路である。ゲートＧ１２は、信号
Ｓ１２と基準電圧Ｖｒｅｆとを比較し、Ｎチャネルトラ
ンジスタＴ１１及びＰチャネルトランジスタＴ１２をＯ
Ｎ又はＯＦＦする制御回路として機能する。つまり、こ
のゲートＧ１２は、入力信号レベルと所定基準レベルと
を比較して送信側ＬＳＩの接続状態を検出する検出回路
であり、この接続状態検出結果に応じてスイッチング素
子であるトランジスタをオンオフ制御するのである。
２を入力とする差動回路である。ゲートＧ１２は、信号
Ｓ１２と基準電圧Ｖｒｅｆとを比較し、Ｎチャネルトラ
ンジスタＴ１１及びＰチャネルトランジスタＴ１２をＯ
Ｎ又はＯＦＦする制御回路として機能する。つまり、こ
のゲートＧ１２は、入力信号レベルと所定基準レベルと
を比較して送信側ＬＳＩの接続状態を検出する検出回路
であり、この接続状態検出結果に応じてスイッチング素
子であるトランジスタをオンオフ制御するのである。
【００１６】このように構成された本差動入力回路にお
いては、２つの差動信号を等電位（ＶＴ）に終端でき
る。また、送信側ＬＳＩが未接続の場合においても、２
つの差動信号間に電位差を生じさせることができるので
ある。これにより、先述した従来技術の欠点を解決する
ことができるのである。
いては、２つの差動信号を等電位（ＶＴ）に終端でき
る。また、送信側ＬＳＩが未接続の場合においても、２
つの差動信号間に電位差を生じさせることができるので
ある。これにより、先述した従来技術の欠点を解決する
ことができるのである。
【００１７】つまり、終端回路において抵抗Ｒ１１と抵
抗Ｒ１２とで設定される終端電位（ＶＴとする）と、抵
抗Ｒ１３と抵抗Ｒ１４とで設定される終端電位（同様に
ＶＴ）とを等しくすることにより、図５に示されている
ように２つの差動入力信号はどちらも終端電位ＶＴを中
心に動作することとなる。また、送信側ＬＳＩが未接続
の場合において発生する２つの差動信号が等電位（Ｖ
Ｔ）となるため、差動回路であるゲートＧ１１の出力が
不安定となるという問題は解決できる。
抗Ｒ１２とで設定される終端電位（ＶＴとする）と、抵
抗Ｒ１３と抵抗Ｒ１４とで設定される終端電位（同様に
ＶＴ）とを等しくすることにより、図５に示されている
ように２つの差動入力信号はどちらも終端電位ＶＴを中
心に動作することとなる。また、送信側ＬＳＩが未接続
の場合において発生する２つの差動信号が等電位（Ｖ
Ｔ）となるため、差動回路であるゲートＧ１１の出力が
不安定となるという問題は解決できる。
【００１８】ここで、信号Ｓ２１及び信号Ｓ２２は高速
伝送に採用されるＬＶＰＥＣＬ（Ｌｏｗ Ｖｏｌｔａｇ
ｅ Ｐｏｓｉｔｉｖｅ Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅ
ｄＬｏｇｉｃ）信号とする。ＬＶＰＥＣＬは、終端電位
は約１．３Ｖに設定し、終端回路によりＨＩＧＨレベル
は約２．４Ｖ、ＬＯＷレベルは約１．６Ｖとなる信号レ
ベルである。
伝送に採用されるＬＶＰＥＣＬ（Ｌｏｗ Ｖｏｌｔａｇ
ｅ Ｐｏｓｉｔｉｖｅ Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅ
ｄＬｏｇｉｃ）信号とする。ＬＶＰＥＣＬは、終端電位
は約１．３Ｖに設定し、終端回路によりＨＩＧＨレベル
は約２．４Ｖ、ＬＯＷレベルは約１．６Ｖとなる信号レ
ベルである。
【００１９】送信側ＬＳＩが接続されていない場合、信
号Ｓ１２は、抵抗Ｒ１４により０Ｖとなる。このため、
基準電位Ｖｒｅｆを０．５Ｖに設定すると、制御回路で
あるゲートＧ１２によりＮチャネルトランジスタＴ１１
及びＰチャネルトランジスタＴ１２はＯＦＦ状態のまま
となる。すると、信号Ｓ１２は０Ｖ、信号Ｓ１１は電源
電圧Ｖとなり、２つの差動信号間に電位差が生じるた
め、差動回路であるＧ１１の出力は安定となる。
号Ｓ１２は、抵抗Ｒ１４により０Ｖとなる。このため、
基準電位Ｖｒｅｆを０．５Ｖに設定すると、制御回路で
あるゲートＧ１２によりＮチャネルトランジスタＴ１１
及びＰチャネルトランジスタＴ１２はＯＦＦ状態のまま
となる。すると、信号Ｓ１２は０Ｖ、信号Ｓ１１は電源
電圧Ｖとなり、２つの差動信号間に電位差が生じるた
め、差動回路であるＧ１１の出力は安定となる。
【００２０】一方、送信側ＬＳＩが接続されている場
合、信号Ｓ１２は、抵抗Ｒ１４により基準電位Ｖｒｅｆ
である０．５Ｖより高くなる。ただし、この場合は、０
Ｖに抵抗Ｒ１４で終端されることとなるので、上記のＬ
ＯＷレベルである１．６Ｖより下がる可能性があるもの
の、０．５Ｖに対しては十分に高くなる。このように、
基準電位Ｖｒｅｆは、入力信号レベルのＬＯＷレベルに
対応する値と零ボルトとの間の値に設定されるのであ
る。
合、信号Ｓ１２は、抵抗Ｒ１４により基準電位Ｖｒｅｆ
である０．５Ｖより高くなる。ただし、この場合は、０
Ｖに抵抗Ｒ１４で終端されることとなるので、上記のＬ
ＯＷレベルである１．６Ｖより下がる可能性があるもの
の、０．５Ｖに対しては十分に高くなる。このように、
基準電位Ｖｒｅｆは、入力信号レベルのＬＯＷレベルに
対応する値と零ボルトとの間の値に設定されるのであ
る。
【００２１】このため、制御回路であるゲートＧ１２に
よりＮチャネルトランジスタＴ１１及びＰチャネルトラ
ンジスタＴ１２はＯＮ状態となる。Ｎチャネルトランジ
スタＴ１１及びＰチャネルトランジスタＴ１２はＯＮ状
態になった場合は、信号Ｓ１１は抵抗Ｒ１１とＲ１２に
より、また、信号Ｓ１２は抵抗Ｒ１３とＲ１４により、
上記の一般的な終端方法となる。なお、この場合、終端
電位は約１．３Ｖである。
よりＮチャネルトランジスタＴ１１及びＰチャネルトラ
ンジスタＴ１２はＯＮ状態となる。Ｎチャネルトランジ
スタＴ１１及びＰチャネルトランジスタＴ１２はＯＮ状
態になった場合は、信号Ｓ１１は抵抗Ｒ１１とＲ１２に
より、また、信号Ｓ１２は抵抗Ｒ１３とＲ１４により、
上記の一般的な終端方法となる。なお、この場合、終端
電位は約１．３Ｖである。
【００２２】このように、図１の回路構成を採用するこ
とにより、２つの差動信号は等電位（ＶＴ）に終端で
き、また送信側ＬＳＩが未接続の場合にも２つの差動信
号間に電位差を生じることができる。このため、送信側
ＬＳＩの接続状態にかかわらず、安定した出力を得るこ
とができるのである。
とにより、２つの差動信号は等電位（ＶＴ）に終端で
き、また送信側ＬＳＩが未接続の場合にも２つの差動信
号間に電位差を生じることができる。このため、送信側
ＬＳＩの接続状態にかかわらず、安定した出力を得るこ
とができるのである。
【００２３】図２には、本発明の実施の他の形態が示さ
れている。同図に示されている回路は、図１におけるＮ
チャネルトランジスタＴ１１をＰチャネルトランジスタ
Ｔ５１に置き換えたものである。そして、ゲート１３を
制御回路として、トランジスタＴ５１及びＴ１２をＯＮ
状態又はＯＦＦ状態に制御するのである。
れている。同図に示されている回路は、図１におけるＮ
チャネルトランジスタＴ１１をＰチャネルトランジスタ
Ｔ５１に置き換えたものである。そして、ゲート１３を
制御回路として、トランジスタＴ５１及びＴ１２をＯＮ
状態又はＯＦＦ状態に制御するのである。
【００２４】図１の場合、検出回路であるゲートＧ１２
は、入力信号レベルと基準レベルとの比較結果に対応す
る正相信号及び逆相信号を出力し、正相信号によってＮ
チャネルＭＯＳトランジスタをオンオフ制御し、逆相信
号によってＰチャネルＭＯＳトランジスタをオンオフ制
御することによって、電源電圧Ｖ又はグランドへの終端
抵抗の接続状態を制御している。これに対し、図２の場
合、検出回路であるゲートＧ１２は、入力信号レベルと
基準レベルとの比較結果に対応する逆相信号を出力し、
この逆相信号によってＰチャネルＭＯＳトランジスタを
オンオフ制御することによって、電源電圧Ｖ又はグラン
ドへの終端抵抗の接続状態を制御しているのである。
は、入力信号レベルと基準レベルとの比較結果に対応す
る正相信号及び逆相信号を出力し、正相信号によってＮ
チャネルＭＯＳトランジスタをオンオフ制御し、逆相信
号によってＰチャネルＭＯＳトランジスタをオンオフ制
御することによって、電源電圧Ｖ又はグランドへの終端
抵抗の接続状態を制御している。これに対し、図２の場
合、検出回路であるゲートＧ１２は、入力信号レベルと
基準レベルとの比較結果に対応する逆相信号を出力し、
この逆相信号によってＰチャネルＭＯＳトランジスタを
オンオフ制御することによって、電源電圧Ｖ又はグラン
ドへの終端抵抗の接続状態を制御しているのである。
【００２５】このように、制御回路であるゲート１３
（図１においてはゲートＧ１２）の出力である制御信号
を用いて、抵抗Ｒ５１とＲ５２、抵抗Ｒ５３とＲ５４に
よる終端回路（図１においては抵抗Ｒ１１とＲ１２、抵
抗Ｒ１３とＲ１４）をトランジスタでＯＮ状態又はＯＦ
Ｆ状態に制御するのである。なお、トランジスタに限ら
ず、電気的に接続又は切断が可能なスイッチング素子や
スイッチング回路を用いれば、同様な効果が得られるこ
とは明らかである。
（図１においてはゲートＧ１２）の出力である制御信号
を用いて、抵抗Ｒ５１とＲ５２、抵抗Ｒ５３とＲ５４に
よる終端回路（図１においては抵抗Ｒ１１とＲ１２、抵
抗Ｒ１３とＲ１４）をトランジスタでＯＮ状態又はＯＦ
Ｆ状態に制御するのである。なお、トランジスタに限ら
ず、電気的に接続又は切断が可能なスイッチング素子や
スイッチング回路を用いれば、同様な効果が得られるこ
とは明らかである。
【００２６】以上説明したように、従来の差動入力回路
においては、２つの差動信号が等電位の場合には、送信
側ＬＳＩが未接続になると２つの差動信号を入力とする
差動回路の出力が不安定となるという問題が発生する。
においては、２つの差動信号が等電位の場合には、送信
側ＬＳＩが未接続になると２つの差動信号を入力とする
差動回路の出力が不安定となるという問題が発生する。
【００２７】このため、終端電位を変えて送信側ＬＳＩ
の出力が未接続の場合に２つの差動信号の終端電位に電
位差が生じるように設定（ＶＴ１及びＶＴ２とする）し
て対策とすることがある。しかし、この場合は２つの差
動信号の終端電位に電位差があるため、図６に示す波形
のように信号レベルが異なることによるパルス幅の変
化、ノイズマージンの減少等が生じる。このパルス幅の
変化、ノイズマージンの減少は、高速波形においては許
容できなくなるという問題がある。
の出力が未接続の場合に２つの差動信号の終端電位に電
位差が生じるように設定（ＶＴ１及びＶＴ２とする）し
て対策とすることがある。しかし、この場合は２つの差
動信号の終端電位に電位差があるため、図６に示す波形
のように信号レベルが異なることによるパルス幅の変
化、ノイズマージンの減少等が生じる。このパルス幅の
変化、ノイズマージンの減少は、高速波形においては許
容できなくなるという問題がある。
【００２８】これに比べて、本発明においては、２つの
差動信号は等電位（ＶＴ）に終端でき、また、送信側Ｌ
ＳＩの出力が未接続の場合にも２つの差動信号間に電位
差を生じることができるため、上記の従来の差動入力回
路における問題点を解決することができるのである。
差動信号は等電位（ＶＴ）に終端でき、また、送信側Ｌ
ＳＩの出力が未接続の場合にも２つの差動信号間に電位
差を生じることができるため、上記の従来の差動入力回
路における問題点を解決することができるのである。
【００２９】ところで以上は、送信側ＬＳＩが入力側に
接続されていない場合について説明したが、これに限ら
ず送信側ＬＳＩの電源がオフ状態の場合にも本発明を適
用できる。すなわち、たとえ送信側ＬＳＩが接続されて
いても、その電源がオフ状態の場合には同様に先述した
問題が生じるので、本発明を適用することによって、か
かる問題を解決することができるのである。
接続されていない場合について説明したが、これに限ら
ず送信側ＬＳＩの電源がオフ状態の場合にも本発明を適
用できる。すなわち、たとえ送信側ＬＳＩが接続されて
いても、その電源がオフ状態の場合には同様に先述した
問題が生じるので、本発明を適用することによって、か
かる問題を解決することができるのである。
【００３０】
【発明の効果】以上説明したように本発明は、送信側Ｌ
ＳＩの接続状態に応じて終端抵抗の接続状態を変更する
ことにより、送信側ＬＳＩが未接続の場合においても、
出力を安定にすることのできる差動入力回路を実現でき
るという効果がある。
ＳＩの接続状態に応じて終端抵抗の接続状態を変更する
ことにより、送信側ＬＳＩが未接続の場合においても、
出力を安定にすることのできる差動入力回路を実現でき
るという効果がある。
【図１】本発明の実施の一形態による差動入力回路の構
成を示す図である。
成を示す図である。
【図２】本発明の実施の他の形態による差動入力回路の
構成を示す図である。
構成を示す図である。
【図３】従来の差動入力回路の構成を示す図である。
【図４】差動入力回路を含むＬＳＩと他のＬＳＩとの接
続関係を示す図である。
続関係を示す図である。
【図５】差動入力回路の動作を示す波形図である。
【図６】送信側ＬＳＩが未接続の場合における従来の差
動入力回路の動作を示す波形図である。
動入力回路の動作を示す波形図である。
１ 受信側ＬＳＩ
２ 送信側ＬＳＩ
Ｇ１１〜Ｇ１３ ゲート
Ｇ２１ 差動回路
Ｒ１１〜Ｒ１４
Ｒ２１〜Ｒ２４
Ｒ５１〜Ｒ５４ 抵抗
Ｔ１１，Ｔ１２，Ｔ５１ トランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開2001−68989（ＪＰ，Ａ)
特開 平７−46104（ＪＰ，Ａ)
特開 平８−162930（ＪＰ，Ａ)
特開 平３−201642（ＪＰ，Ａ)
特開 昭63−275238（ＪＰ，Ａ)
特開 平４−245817（ＪＰ，Ａ)
特開 平５−95306（ＪＰ，Ａ)
特開 平５−191317（ＪＰ，Ａ)
特開 平９−8851（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
H04L 25/00
H04B 3/00
Claims (5)
- 【請求項１】 差動信号を構成する正相信号及び逆相信
号の一方の信号線に一端が接続され電源電圧に他端が接
続された第１の抵抗と、第１のスイッチング素子と、前
記第１の抵抗の一端に一端が接続され他端が前記第１の
スイッチング素子を介して接地された第２の抵抗とを有
する第１の終端回路と、 前記正相信号及び逆相信号の他方の信号線に一端が接続
され他端が接地された第３の抵抗と、第２のスイッチン
グ素子と、前記第３の抵抗の一端に一端が接続され他端
が前記第２のスイッチング素子を介して電源電圧に接続
された第４の抵抗とを有し、前記第２のスイッチング素
子がオン状態であるときに前記第３及び第４の抵抗によ
り設定される終端電位が前記第１のスイッチング素子が
オン状態であるときに前記第１及び第２の抵抗により 設
定される前記第１の終端回路の終端電位と等しい第２の
終端回路と、 前記差動信号を送信する送信側回路が自回路の入力側に
接続されていないとき前記第１及び第２のスイッチング
素子をオフせしめる制御回路とを含むことを特徴とする
差動入力回路。 - 【請求項２】 前記制御回路は、前記正相信号及び逆相
信号の他方の信号レベルと、この信号レベルのローレベ
ルに対応する値と零ボルトとの間の値に設定された所定
基準レベルとを比較して前記送信側回路の接続状態を検
出する検出回路を含み、この接続状態検出結果に応じて
前記第１及び第２のスイッチング素子をオンオフ制御す
るようにしたことを特徴とする請求項１記載の差動入力
回路。 - 【請求項３】 前記第１及び第２のスイッチング素子
は、前記検出回路の出力がゲート端子に印加されるＭＯ
Ｓトランジスタであることを特徴とする請求項２記載の
差動入力回路。 - 【請求項４】 前記第１及び第２のスイッチング素子は
それぞれＮチャネルＭＯＳトランジスタ及びＰチャネル
ＭＯＳトランジスタであり、 前記検出回路は前記信号レベルと前記基準レベルとの比
較結果に対応する正相信号及び逆相信号を出力し、前記
検出回路からの前記正相信号によって前記ＮチャネルＭ
ＯＳトランジスタをオンオフ制御し、前記検出回路から
の前記逆相信号によって前記ＰチャネルＭＯＳトランジ
スタをオンオフ制御するようにしたことを特徴とする請
求項３記載の差動入力回路。 - 【請求項５】 前記第１及び第２のスイッチング素子は
ＰチャネルＭＯＳトランジスタであり、 前記検出回路は前記信号レベルと前記基準レベルとの比
較結果に対応する逆相信号を出力し、この逆相信号によ
って前記ＰチャネルＭＯＳトランジスタをオンオフ制御
するようにしたことを特徴とする請求項３記載の差動入
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31316599A JP3433707B2 (ja) | 1999-11-04 | 1999-11-04 | 差動入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31316599A JP3433707B2 (ja) | 1999-11-04 | 1999-11-04 | 差動入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001136057A JP2001136057A (ja) | 2001-05-18 |
| JP3433707B2 true JP3433707B2 (ja) | 2003-08-04 |
Family
ID=18037894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31316599A Expired - Fee Related JP3433707B2 (ja) | 1999-11-04 | 1999-11-04 | 差動入力回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3433707B2 (ja) |
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| TWI271032B (en) | 2004-04-06 | 2007-01-11 | Samsung Electronics Co Ltd | Output drivers having adjustable swing widths during test mode operation |
| KR100539267B1 (ko) | 2004-06-14 | 2005-12-27 | 삼성전자주식회사 | 한쌍의 전송라인을 통해 전송되는 한쌍의 차동신호를안정적으로 종단시키는 구조를 갖는 메모리 시스템 |
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| US9106316B2 (en) | 2005-10-24 | 2015-08-11 | Parkervision, Inc. | Systems and methods of RF power transmission, modulation, and amplification |
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| JP4765672B2 (ja) * | 2006-03-01 | 2011-09-07 | 日本電気株式会社 | 差動伝送回路および信号再生方法 |
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| US8031804B2 (en) | 2006-04-24 | 2011-10-04 | Parkervision, Inc. | Systems and methods of RF tower transmission, modulation, and amplification, including embodiments for compensating for waveform distortion |
| WO2008144017A1 (en) | 2007-05-18 | 2008-11-27 | Parkervision, Inc. | Systems and methods of rf power transmission, modulation, and amplification |
| WO2009005768A1 (en) | 2007-06-28 | 2009-01-08 | Parkervision, Inc. | Systems and methods of rf power transmission, modulation, and amplification |
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| EP2715867A4 (en) | 2011-06-02 | 2014-12-17 | Parkervision Inc | ANTENNA CONTROL |
| US20150080063A1 (en) | 2013-09-17 | 2015-03-19 | Parkervision, Inc. | Method, apparatus and system for rendering an information bearing function of time |
-
1999
- 1999-11-04 JP JP31316599A patent/JP3433707B2/ja not_active Expired - Fee Related
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