DE69412652T2 - Übermittlung von logischen Signalen sehr niedriger Spannung zwischen CMOS-Chips für eine grosse Anzahl Hochgeschwindigkeitsausgangsleitungen mit jeweils grosser kapazitiver Last - Google Patents

Description

• Die vorliegende Erfindung betrifft ein elektronisches digitales Logiksystem mit einer Vielzahl von digitalen, logischen, integrierten Schaltungen (ICs) in CMOS-Technik mit komplementären Metalloxid-Halbleitern, gemäß dem Oberbegriff des Anspruchs 1.
• Frühere Ansätze zum Verbessern von digitalen Logiksystemen werden von Thomas F. Knight, et al., in "A Self-Terminating Low-Voltage Swing CMOS Output Driver", IEEE Journal of Solid-State Circuits, Band 23, Nr. 2, April 1998, auf den Seiten 457 bis 464 und von mehreren Autoren in einer Zusammenstellung in "Fast interfaces for DRANS", IEEE Spectrum, Band 29, Nr. 10, Oktober 1992, Seiten 54 bis 57 beschrieben.
• Diese digitalen elektronischen Einrichtungen und Systeme umfassen typischerweise verschiedene integrierte Schaltungen (ICs), die auf einer gedruckten Schaltungsplatinenanordnung miteinander verbunden sind. Jeder dieser ICs umfaßt oftmals ganze Funktionseinheiten, nicht anders als Blöcke in einem Blockschaltbild. Digitale ICs werden üblicherweise mit 5 Volt gespeist und haben sowohl interne als auch externe Signalübergänge, die 5 Volt erreichen. Die 5-Volt-Transistor-Transistor-Logik (TTL) ist durch komplementäre Metalloxid-Halbleiter-(CMOS)-Logik verdrängt worden, die typischerweise auch bei 5 Volt betrieben wird. Die CMOS-Logik benötigt bei statischen Zuständen weit weniger Leistung im Vergleich zur TTL, kann jedoch bei dynamischen (Schalt-) Zuständen eine viel höhere Leistung verbrauchen, da die Logik verschiedene Streukapazitäten aufladen und entladen muß und sehr kurze Übergangszeiten aufweist.
• Fortschritte bei CMOS-Herstellungsverfahren haben neuerdings die Gestaltung von sehr komplexen Einrichtungen oder "Chips" für sehr hohe Geschwindigkeiten ermöglicht, die Taktraten mit mehr als 50 MHz ermöglichen. Zuvor bekannte CMOS-Logiksysteme haben Schwierigkeiten bei so hohen Geschwindigkeiten, im speziellen bei Inter-Chip- Kommunikation, und zwar wegen den auftretenden hohen Strömen bei dynamischem Betrieb.
• Obwohl der statische Leistungsverbrauch der CMOS- Schaltkreise generell als fast unmerklich betrachtet werden kann, kann der dynamische Leistungsverbrauch sehr groß und ziemlich unvorteilhaft sein. Die hohen Ströme ergeben sich prinzipiell durch das Aufladen und Entladen der Kapazitäten, die internen Chip-Knoten zugeordnet sind, und durch Auf- und Entladen der Lastkapazitäten außerhalb des Chips. Beide Ströme ergeben eine Verlustleistung, und zwar in Form von Wärme, die innerhalb der CMOS-Schaltung selbst abgeleitet wird. Hersteller übersehen typischerweise dieses Phänomen des Leistungsverbrauchs in ihren veröffentlichten spezifikationen, in dem sie den Leistungsverbrauch des Chips unter Testbedingungen mit offenen Ausgängen oder nicht belasteten Ausgängen beschreiben.
• Die in solchen Logikeinrichtungen abgegebene Leistung ist proportional dem Quadrat des Spannungshubes beim Aufladen oder Entladen einer kapazitiven Last. Der dynamische Leistungsverbrauch eines Knotens kann wie folgt ausgedrückt werden:
• PD = CV²f, (1),
• wobei PD die dynamische Leistung in Watt, C die Kapazität in Farad, V der Signalhub in Volt und f die Frequenz in Hertz darstellt.
• Das Betreiben von einzelnen n-Kanal- Metalloxidhalbleitern (NMOS) und p-Kanal-Metalloxidhalbleiter (PMOS)-Transistoren, welche die CMOS-Logik darstellen, verursacht auch abzugebende Verlustleistung. Wenn beispielsweise ein Knoten eine Last von 50 Picofarad bei einem Spannungshub von 5 V mit 50 MHz betreibt, zeigt die Gleichung (1), daß eine dynamische Leistung von 62,5 mW abgegeben wird (0,0625 = 50 · 10&supmin;¹² · 5² · 50 · 10&sup6;). Ein typischer interner Knoten treibt eine Last mit 0,01 Picofarad bis 0,1 Picofarad, doch gewöhnlich sind tausende von internen Knoten involviert und können sich so auf 50 Picofarad oder mehr aufaddieren. Große Chips können mehrere Watt der internen dynamischen Leistung verbrauchen, wenn der Betrieb bei hohen Frequenzen stattfindet. Für Chips, die viele Ausgangstreiberschaltungen aufweisen, wobei jede 50 Picofarad oder mehr antreibt, kann der externe dynamische Leistungsverbrauch mit Leichtigkeit mehrere Watt betragen. Bei 80 Ausgangstreibern, die jeweils mit 25 MHz umschalten und 50 Picofarad antreiben und bei einem 5 Volt Spannungshub kann z. B. die extern abgegebene Leistung mehr als 2,5 Watt betragen. Diese Leistung muß in die Ausgangszwischenspeicher abgegeben werden, welche typischerweise einen relativ kleinen Prozentanteil der gesamten Chipfläche umfassen, und kann somit eine zerstörende Überhitzung bewirken.
• In der Industrie ist eine Tendenz vorhanden, niedrige Versorgungsspannungen von 3,3 Volt im Gegensatz zu den typischeren 5,0 Volt zu entwickeln. Solche niedrigen Spannungen ermöglichen zuverlässigere Transistoren mit kurzen Kanallängen. CMOS-Schaltungen mit einer Versorgungsspannung von 3,3 Volt können einen Signalhub von nominal 3,3 Volt besitzen, und somit den Nebeneffekt aufweisen, daß der dynamische Leistungsverbrauch auf 43 gemäß Gleichung (1) reduziert wird. Obwohl dies eine merkliche Reduzierung der Leistungsabgabe ist, können große Chips trotzdem noch mehrere Watt dynamischer Leistung verbrauchen.
• Die vorliegende Erfindung reduziert den Verbrauch dynamischer Leistung in CMOS-Bauteilen um über zwei Größenordnungen.
• Streifenleitertechniken auf Schaltungsplatinen werden verlangt, wenn die Signalisierung bei hohen Geschwindigkeiten zwischen den Chips erfolgt, welche mehr als ungefähr 8 bis 10 Zoll beabstandet sind. Ferner ist an dem Empfangsende eines jeden Signalausgangs ein Netzwerk mit Abschlußwiderstand erforderlich. Das Abschluß-Netzwerk umfaßt typischerweise zwei Widerstände, und zwar ist der eine Widerstand zwischen einer Signalleitung und einem Massebezug angeschlossen, und der andere Widerstand ist zwischen die Signalleitung und eine Speisespannung geschaltet. Jeder Widerstand hat typischerweise 100 Ohm.
• Das Hochgeschwindigkeits-CMOS-Design erlaubt typischerweise nicht den Einsatz von Abschlußwiderständen mit einem solchen niedrigen Wert, und zwar wegen den sich ergebenden hohen statischen Strömen. Solche Ströme würden bewirken, daß der typische CMOS-Baustein außerhalb seines sicheren Betriebsbereich laufen würde. Die in einem Widerstand umgesetzte Leistung ist proportional dem Quadrat der Spannung über dem Widerstand und umgekehrt proportional zur Größe des Widerstandes. Algebraisch ausgedrückt bedeutet dieses
• PR = V²/R, (2)
• wobei PR der ohmsche Leistungsverbrauch in Watt, V der Signalhub in Volt und R die Größe des Abschlußwiderstandes in Ohm ist. Wenn beispielsweise eine Signalleitung mit zwei 100 Ohm-Widerständen abgeschlossen ist, und der Signalhub 3,3 Volt beträgt, dann ist PR gleich 109 mW, für gerade einmal eine Leitung.
• Die maximale Taktrate wird bei einer CMOS-Logik dadurch schwingend begrenzt, daß kein geeigneter Abschluß, z. B. in einem langen Hauptsystembus in einem Personalcomputer, der bei 8 bis 10 MHz arbeitet, angebracht werden kann. Nur die kürzeren lokalen Busse sind in der Lage mit einer höheren Taktrate, die nun mit Mikroprozessoren und Cachespeichern möglich sind, zu arbeiten.
• Mehrere Ausgänge von unterschiedlichen Chips teilen sich oftmals eine Signalleitung in einer Busanordnung, wobei nur ein Chip zu einem Zeitpunkt die Leitung antreibt. Die anderen Chips halten ihre Ausgänge schwebend. Wenn sie nicht schwebend sind, haben solche Ausgänge sehr kleine Senken- und/oder Quellenimpedanzen, beispielsweise etwa 5 Ohm. Es ist deshalb wichtig, daß ein System so ausgelegt wird, daß garantiert wird, daß nicht zwei Ausgänge eine gemeinsame Signalleitung in unterschiedliche Richtungen zum selben Zeitpunkt antreiben. Solche Buskonkurenzen würden andernfalls katastrophale Ströme verursachen, die mit Leichtigkeit einen oder mehrere der involvierten Treiber zerstören können. Bei einer Systementwicklung kann dies unvorhergesehen auftreten, bevor die schützende Logik installiert ist.
• Oftmals befinden sich zwei miteinander kommunizierende CMOS-Chips auf unterschiedlichen Schaltungsplatinen, welche jeweils eine separate Stromversorgung haben. Die Eingangs-/Ausgangs-(I/O)- Leitungen werden jedoch gemeinsam genutzt. Wenn eine solche Platine vor der anderen eingeschaltet wird, sollten die I/O- Leitungen der CMOS-Schaltung an der ausgeschalteten Platine vorzugsweise schwebend sein können, d. h. mit einer hohen Impedanz vorhanden sein. Viele käuflich erhältliche CMOS- Schaltungen enthalten nicht diesen Schutz.
• Sehr dünne Gate-Oxidschichten mit weniger als 100 Angström sind in einigen Bauteilen erwünscht, und die neueren Halbleiterprozesse haben dies ausführbar und somit häufiger anzutreffend gemacht. Mit solchen dünnen Gate- Oxidschichten ist es aber sehr schwierig, einen adäquaten Schutz gegen elektrostatische Entladung (ESD) bereitzustellen, da die dünne Oxidbarriere leicht durchbrochen werden kann.
Zusammenfassung der vorliegenden Erfindung
• Eine Aufgabe der vorliegenden Erfindung ist es deshalb, ein CMOS-Bauteil mit einer Inter-Chip- Signalisierung bei sehr niedriger Spannung bereitzustellen, was den externen dynamischen Leistungsverbrauch drastisch reduziert.
• Es ist ferner Aufgabe der vorliegenden Erfindung ein CMOS-Bauteil mit einer Inter-Chip-Signalisierung bei sehr niedriger Spannung bereitzustellen, das für das CMOS einen parallelen ohmschen Abschluß zuläßt, ohne gleichzeitig einen großen Leistungsbetrag zu verschwenden.
• Es ist ferner eine Aufgabe der vorliegenden Erfindung, für die Gestaltung der CMOS-Bustreiberschaltungen zu sorgen, die einer Beschädigung durch unbeabsichtigte Buskonkurenzen widersteht.
• Es ist ferner eine Aufgabe der vorliegenden Erfindung, ein CMOS-Bauteil bereitzustellen, das Beschädigungen an den miteinander verbundenen CMOS-Chips vermeidet, in dem eines ausgeschaltet und das andere eingeschaltet ist.
• Es ist ferner eine Aufgabe der vorliegenden Erfindung, ein CMOS-Chip mit einem ausgezeichneten Schutz vor elektrostatischer Enladung an seinen Eingängen und Ausgängen breitzustellen.
• Kurz gesagt, eine Ausführungsform der vorliegenden Erfindung ist eine integrierte Schaltung (IC) in CMOS- Technik, die eine interne Logikschaltung umfaßt, welche mit den traditionellen 3,3 Volt oder 5 Volt-internen Logikpegeln betrieben wird, einen Ausgangszwischenspeicher umfaßt, um die internen Logikpegel zu externen Logikpegeln von 0,3 Volt umzuwandeln und einen Eingangszwischenspeicher umfaßt, um die externen Logikpegel von 0,3 Volt in interne Logikpegel umzuwandeln. In einem solchen CMOS-IC-Bauteil mit vielen externen Ausgangslasten, welche relativ hohe kapazitive Werte, die bei sehr hohen Taktraten betrieben werden, umfassen, ermöglichen die begrenzten Spannungshübe der externen Logikpegel von 0,3 Volt eine ungewöhnlich große Anzahl von Bauteilen zu betreiben, ohne daß eine vorbestimmte Leistungsverbrauchsgrenze des CMOS-IC-Bauteils überschritten wird. Die niedrigen externen Logikpegel ermöglichen ferner einen Schutz gegen elektrostatische Entladung (ESD), die in allen Signaleingängen und -ausgängen des CMOS-IC-Bauteils eingebaut sein sollen. Der ESD-Schutz umfaßt zwei parallele Silicium-Dioden mit PN-Übergang und mit entgegengesetzter Polarität, die zwischen jede Signalleitung und Massebezug geschaltet sind.
• Ein Vorteil der vorliegenden Erfindung besteht darin, daß ein Logikbauteil vorgesehen ist, das einen wesentlich geringeren Leistungsverbrauch im Vergleich zu bekannten Bauteilen besitzt.
• Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß ein Logikbauteil bereitgestellt wird, das vor elektrostatischen Entladungen durch einfache aber effektive Diodenschutzeinrichtungen geschützt ist.
• Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß ein Logikbauteil bereitgestellt wird, in dem höhere Betriebsfrequenzen wegen den verminderten Wechselspannungsleistungsverlustpegeln möglich sind als gewöhnlich.
• Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß ein Logikbauteil bereitgestellt wird, in dem eine weitaus größere Anzahl von Eingangs-/Ausgangspins möglich sind als bei bekannten Bauteilen, und zwar wegen der verminderten Verlustpegel der Wechselspannungsschaltleistung.
• Diese und viele andere Aufgaben und Vorteile der vorliegenden Erfindung werden zweifelsohne einem gewöhnlichen Fachmann nach dem Lesen der nachstehenden detaillierten Beschreibung der bevorzugten Ausführungsformen ersichtlich, welche in den verschiedenen Figuren dargestellt werden.
• Es zeigen:
• Fig. 1 ein Blockschaltbild einer Systemausführung der vorliegenden Erfindung;
• Fig. 2 eine schematische Darstellung einer Ausgangsspeichereinrichtung, die in dem System von Fig. 1 enthalten ist;
• Fig. 3 eine schematische Darstellung für eine Eingangsspeichereinrichtung, die in dem System von Fig. 1 enthalten ist;
• Fig. 4 eine schematische Darstellung einer Ausführung eines Rauschunterdrückungsausgangsspeichers der vorliegenden Erfindung;
• Fig. 5 eine schematische Darstellung einer Ausführungsform eines Rauschsperr-Eingangsspeichers der vorliegenden Erfindung;
• Fig. 6 ein Schaltbild einer gemeinsam benutzten I/O- Signalleitung; und
• Fig. 7 ein Schaltbild einer Ausführungsform einer I/O-Zelle der vorliegenden Erfindung mit eigenem Abschluß.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
• Fig. 1 stellt eine auf CMOS basierende digitale Systemausführung der vorliegenden Erfindung dar, mit dem Hauptbezugszeichen 10 bezeichnet. Das System 10 umfaßt eine Vielzahl von integrierten Schaltungsbauteilen (IC's), einen Treiberchip 12, einen lokalen Chip 14 und einen entfernten Chip 16, die mittels einer Streifenleitung 18 wenigstens teilweise miteinander verbunden sind. Eine äquivalente externe Kapazität wird durch den Kondensator 20 dargestellt. Ein Abschlußnetzwerk 22 umfaßt zwei Widerstände 24 und 26. Der Chip 12 umfaßt eine Vielzahl von Eingangszwischenspeichern, welche durch einen Eingangszwischenspeicher 26 dargestellt wird, der mit einer inneren Schaltung 28 verbunden ist. Eine Vielzahl von durch einen Ausgangszwischenspeicher 30 dargestellten Zwischespeicher empfangen Signale von der Schaltung 28. Der Chip 14 umfaßt eine Vielzahl von Eingangszwischenspeichern, welche durch einen Eingangszwischenspeicher 32 dargestellt werden, der mit einer inneren Schaltung 34 verbunden ist. Eine Vielzahl von Zwischenspeichern, welche durch einen Ausgangszwischenspeicher 36 dargestellt werden, empfangen Signale von der Schaltung 34. Chip 16 umfaßt ferner eine Vielzahl von Eingangszwischenspeichern, die durch einen Eingangszwischenspeicher 38 dargestellt werden, der mit einer inneren Schaltung 40 verbunden ist. Eine Vielzahl von Zwischenspeichern, die durch einen Ausgangszwischenspeicher 42 dargestellt werden, empfangen Signale von der Schaltung 40. Die Chips 12, 14 und 16 sind jeweils an eine Spannungsversorgung von VD = 3,3 Volt und an eine Spannungsversorgung von VI0 = 0,3 Volt angeschlossen.
• Im Betrieb umfassen die Signale aus den Chips 12, 14 und 16 Spannungshübe von annähernd 0,3 Volt und übersteigen nicht 0,5 Volt. Viel höhere konventionelle Spannungshübe werden in den Schaltungen 28, 34 und 40 erlaubt, z. B. 3,3 Volt. Die Ausgangszwischenspeicher 30, 36 und 42 wandeln einen internen Logikhub von 0 bis 3,3 Volt in einen externen Logikhub von 0 bis 0,3 Volt um.
• Fig. 2 stellt eine CMOS-Zwischenspeicherschaltung 50 für drei Zustände dar, die für den Einsatz in den Ausgangszwischenspeichern 30, 36 und 42 geeignet ist. Die Schaltung 50 umfaßt einen Transistor 52 und einen Transistor 54, von denen beide relativ groß sind, d. h. so groß, daß deren Betriebswiderstand etwa 5 Ohm beträgt. Das ermöglicht ein schnelles Antreiben einer großen externen Kapazität, z. B. Kondensator 20, der 50 Picofarad haben kann. Die Schaltung 50 umfaßt ferner zwei NAND-Gatter 56 und 58 und zwei Inverter 60 und 62. Ein Eingangssignal "Ausgang freigeschaltet" (OE) liegt an beiden NAND-Gatter 56 und 58 an. Ein Eingangssignal (IN) liegt nur am NAND-Gatter 58 an. Wenn das Signal OE logisch hoch ist, wird entweder der Transistor 52 oder der Transistor 54 durchgeschaltet, jedoch nicht beide, da ihre Steuergates durch komplementäre Signale von den Invertern 60 bzw. 62 angesteuert werden. Da MOS- Transistoren keinen Drain-zu-Source-Spannungsoffset haben, wenn sie sich im linearen Betriebsbereich befinden, der dann auftritt, wenn die Gate-zu-Source-Spannung Vgs größer ist als die Drain-zu-Source-Spannung Vds, kann ein Ausgangssignal zwischen Bezugsspannung und VI0 schwanken. Wenn das Signal OE logisch niedrig ist, sperren beide Transistoren 52 und 54, was einen Ausgang (OUT) bei hoher Impedanz schwimmen läßt.
• Die Eingangszwischenspeicher 26, 32 und 42 (Fig. 1) wandeln einen Eingangshub von 0 auf 0,3 Volt in einen Hub von 0 auf 3,3 Volt für die Schaltungen 28, 34 bzw. 40 um. Fig. 3 stellt einen CMOS-Differntialverstärker 70 für diese Zwecke dar. Der Verstärker 70 umfaßt zwei NMOS-Transistoren 72 und 74, eine Vielzahl von PMOS-Transistoren 76, 78, 80, 82, 84 und 86, zwei Widerstände 88 und 90 und einen Inverter 92.
• Im Betrieb wird ein externes Signal (IN) mit logisch niedriger Amplitude einem Gate des Transistors 84 zugeführt, wobei ein Gate des Transistors 86 mit einer Bezugsspannung (VREF) verbunden ist, die durch einen aus einem Widerstand 88 und Widerstand 90 gebildeten Spannungsteiler erzeugt wird. Wenn der Wert des Widerstandes 88 gleich dem Wert des Widerstandes 90 ist und VI0 = 0,3 Volt beträgt, wird 0,15 Volt. Der Schaltpunkt eines Eingangszwischenspeichers, der aus den Transistoren 80, 82, 84 und 86 gebildet wird, liegt folglich innerhalb der Mitte der erwarteten Eingangsamplituden. Ähnliche Schaltungen sind bereits für interne Leseverstärker in Speicherchips in konventioneller Art verwendet worden. Die Transistoren 84 und 86 dienen als Source-Folger, um ihre Gatespannung nahe der Bezugsspannung auf Signalspannungen an einem Paar von Knoten 94 und 95 zu verschieben, die etwa in der Mitte zwischen Bezugsspannung und 3,3 Volt liegen. Die Transistoren 80 und 82 dienen als aktives Lastnetzwerk für die Transistoren 84 und 86. Die Transistoren 72, 74, 76 und 78 ähneln einem herkömmlichen CMOS-Differential- Leseverstärker, bei welchem eine Spannungsdifferenz zwischen den Knoten 94 und 95 einen vollen Spannungshub an einem Knoten 96 von Null auf 3,3 Volt erzeugt. Der Inverter 92 funktioniert als Signalzwischenspeicher, so daß die Ausgangsspannung (OUT) eine große kapazitive Last betreiben kann.
• Bei Simulationen, die von dem vorliegenden Erfinder geleitet wurden, arbeitete die Schaltung 70 gut, wenn die Transistoren 84 und 86 die gleiche Größe hatten und etwa das zweifache Breiten-zu-Längenverhältnis (W/L) hinsichtlich der gleichgroßen Transistoren 80 und 82 hatten. Die Transistoren 72 und 74 waren ebenfalls gleichgroß und hatten ein W/L von einem drittel der gleichgroßen Transistoren 76 und 78. Nur ein Paar der Bezugsnetzwiderstände 88 und 90 werden für den gesamten Chip benötigt. VREF kann von allen Eingangszwischenspeichern benutzt werden. Die Widerstände 88 und 90 können aus einem Widerstand des Well-Diffusiontyps hergestellt sein oder aus zwei NMOS-Transistoren, die Gates umfassen, die mit VD verbunden sind. Für ein Submikron-CMOS- Prozeß wurde eine simulierte Verzögerung von etwa einer Nanosekunde aufgezeichnet, wobei die verbrauchte Leistung etwa ein halbes Milliwatt betragen hatte.
• Wenn ein Inter-Chip-Signal eine Amplitude von 0,3 Volt aufweist, kann gemäß der Gleichung (1) der dynamische Leistungsverbrauch auf (0,3/3,3)² oder 0,8% reduziert werden, was für eine Amplitude von 3,3 Volt zutrifft. Wenn z. B. eine Last von 50 Picofarad mit einem Spannungshub von 0,3 Volt bei 50 MHz betrieben wild, zeigt die Gleichung (1), daß eine dynamische Leistung von 0,225 Milliwatt verbraucht wird. Diese ist gering genug, daß ein solches Signalisierungsschema für hunderte von Signalen verwendet werden kann, die von einem Chip ausgehen, und selbst wenn diese hunderte von Signalen Lasten aufweisen, die jeweils die 50 Picofarad weit übersteigen.
• In Fig. 1 umfaßt die Streifenleitung 18 typischerweise eine Platinenleiterbahn, die gegenüber einer Bezugsspannungsebene auf einer zweiten Oberfläche der gedruckten Schaltungsplatine angeordnet ist. Ein solcher Streifen stellt eine charakteristische Impedanz dar, die von der Breite des Streifens, der Dicke der gedruckten Schaltungsplatine und der dielektrischen Konstante des Materials der gedruckten Schaltungsplatine abhängt. Wenn die charakteristische Impedanz einer typischen Leiterbahn etwa 50 Ohm beträgt, sollten die Widerstände 24 und 26 100 Ohm betragen, um etwaige Signalreflexionen zu vermeiden. Der Widerstand 24 verbindet die Signalleitung mit 0,3 V und der Widerstand 26 verbindet die Signalleitung mit der Bezugsspannung. Diese Situation ist elektrisch äquivalent mit einem einzelnen 50 Ohm Widerstand, der von der Signalleitung zu einer Spannungsquelle mit 0,15 Volt mit Null-Impedanz geschaltet ist. Für ein Treiber-Chip, das eine Ausgangsimpedanz von etwa 5 Ohm besitzt, wird die Signalleitung auf 0,3 Volt minus 0,015 Volt für ein logisches hoch und auf weniger als 0,015 Volt für ein logisches niedrig gezogen. Für ein logisches niedrig bzw. ein logisches hoch beträgt die in dem Anschlußnetz 22 umgewandelte Leistung gemäß Gleichung (2) nur 0,3²/100 oder 0,9 mW. Dies stellt eine hundertfache Verbesserung im Vergleich zu einem 3,3 Volt-Signalhub dar.
• Es ist üblich für Daten- und Adressbusse in Computern, mehr als einen Ausgangszwischenspeicher für drei Zustände mit schwimmender hoher Impedanz mit der selben Leitung zu verbinden. Nur einem Treiber zu einem bestimmten Zeitpunkt wird es ermöglicht, eine bestimmte Busleitung anzusteuern, während sich die anderen Treiber in einem Tri- State-Zustand (schwimmend) befinden. Für Systemdesigner ist im allgemeinen größte Vorsicht geboten, zu verhindern, daß zwei Treiber in der Lage sind, eine einzelne Leitung gleichzeitig anzusteuern. Andernfalls könnten sehr große Ströme fließen, da die Treiber versuchen werden, in entgegengesetzte Richtungen zu treiben. Wenn z. B. ein Ausgangszwischenspeicher einen Widerstandswert von 5 Ohm entweder zur Bezugsspannung oder VD während des Betriebs hat, dann kann, wenn Konkurenzbetrieb besteht, ein 10 Ohm Pfad für einen Stromfluß von VD zur Bezugsspannung vorhanden sein. Die Verlustleistung während des Konkurenzbetriebes bei VD = 3,3 Volt kann PC = 3,3²/10 = 1,09 Watt betragen. Diese Leistung kann in den beiden konkurierenden Ausgangszwischenspeichern umgesetzt werden und kann zu dauerhaften Schäden führen. Für eine Spannung VI0 = 0,3 Volt beträgt die Verlustleistung PC = 0,3²/10 = 9 Milliwatt. Somit ist ein Konkurenzbetrieb des Busses kein katastrophales Ereignis bei Ausführungsformen der vorliegenden Erfindung.
• Wenn mehrere Treiber einen gemeinsamen Bus antreiben, wobei ein Treiber eingeschaltet und der andere ausgeschaltet wird, ist es wünschenswert, daß der ausgeschaltete Treiber einen Zustand hoher Impedanz annimmt. Fig. 2 stellt dar, daß, wenn VD = 0 ist, die Gate-Steuerung für die beiden Transistoren 52 und 54 Null ist, wodurch der Puffer 50 in den "Tri-State-Zustand" gerät.
• Der Einfachheit wegen, wird in Fig. 2 keine Schaltungs- Induktivität zur Bezugsspannung gezeigt, und VI0 kehrt von den Transistoren 52 und 54 zurück. Wenn sich viele gleichzeitig schaltende Ausgangszwischenspeicher die gleiche Bezugsspannung und VI0 teilen, kann eine große, durch die Schaltungs-Induktivität hindurchfließende Stromspitze ein Rauschen hinsichtlich der Bezugsspannung oder der VI0-Spannung erzeugen, das die Amplitudengröße von VI0 erreichen kann. Dieses Rauschen kann zu einem sich im Wartezustand befindlichen Ausgang geführt werden und das ganze Schema der Signalisierung mit niedriger Spannung zunichte machen.
• Fig. 4 stellt einen Ausgangszwischenspeicher 100 zum Beseitigen von solchem Rauschen dar. Der Zwischenspeicher 100 umfaßt mehrere Anschlußstifte zur Bezugsspannungs- und zur Schaltungspannung VI0. Der Zwischenspeicher 100 umfaßt ferner eine Vielzahl von NAND-Gattern 101 bis 105, eine Vielzahl von Invertern 106 bis 112, einen Satz von vier NMOS-Transistoren 113 bis 116, zwei ESD-Schutzdioden 117 und 118 und Schaltungs-Induktivitäten, die durch Spulen 120 bis 123 dargestellt sind. Die Dioden 117 und 118 sind typische Dioden mit Halbleiterübergängen. Die Dioden 117 und 118 umfassen z. B. Silicium-PN-Übergänge mit Vorspannungen in Vorwärtsrichtung von etwa 0,5 bis 0,7 Volt. Der Transistor 52 (Fig. 2) ist zu den Transistoren 113 und 116 gleichwertig. Der Transistor 54 ist zu den Transistoren 114 und 115 gleichwertig. Der Transistor 113 kann einen Ausgang (OUT) auf "niedrig" ziehen, und dabei während des Überganges von hoch zu niedrig den Ausgang auf eine "rauschende" Bezugsspannung ziehen. Nach einer Verzögerung steuert der Transistor 116 durch, um die Ausgangsspannung auf einer ruhigen oder "unverrauschten" Bezugsspannung zu halten, und der Transistor 113 sperrt. Auf die gleiche Weise zieht der Transistor 117 den Ausgang (OUT) auf "hoch", und dabei während des Übergangs von niedrig zu hoch auf eine "verrauschte" Spannung VI0. Nach einer Verzögerung schaltet der Transistor 115 durch und hält die Ausgangsspannung bei einer "ruhigen" Spannung VI0, und der Transistor 114 sperrt. Diese Technik wird in weiteren Details in einer gleichzeitig anhängenden US-Patentanmeldung 07/734,752 vom 23. Juli 1991 von dem vorliegenden Erfinder Frank M. Wanless beschrieben. Auf diese Anmeldung wird hierin mit ihrem vollen Inhalt Bezug genommen.
• Unter Bezugnahme auf Fig. 4, sind die Transistoren in dem NAND-Gatter 103 und dem Inverter 110 vorzugsweise so ausgelegt, daß eine Verzögerung von weniger als einer Nanosekunde entsteht, um das Gate des Transistors 113 anzusteuern. Dieses findet statt, wenn ein Eingangssignal (OE) hoch ist und sich ein Eingangssignal (IN) von Null auf 3,3 Volt ändert. Die Transistoren in dem NAND-Gatter 104 und dem Inverter 112 sind ähnlich dimensioniert, um eine Verzögerung von mehreren Nanosekunden zu erzeugen, um das Gate des Transistors 116 anzusteuern. Diese Verzögerung ist vorzugsweise lang genug, um es dem Signal OUT zu ermöglichen, daß es logisch niedrig erreicht. Ein Inverter 111 sendet ein invertiertes Signal "niedrig" zu dem NAND- Gatter 103, nachdem ein Gate des Transistors 116 auf hoch geschaltet ist, was dessen Ausgangssignal auf hoch setzt, und nachdem das Ausgangssignal des Inverters 110 auf niedrig geschaltet ist, wodurch der Transistor 113 ausgeschaltet wird. Für ein anschwellendes Signal IN wird das Ausgangssignal des Inverters 109 auf niedrig umgewandelt, was die Ausgangssignale der NAND-Gatter 102 und 101 auf hoch ändert. Die Ausgangssignale der Inverter 108 und 106 gehen auf niedrig, wodurch die Transistoren 114 und 115 ausgeschaltet werden. Die Transistoren in den NAND-Gattern 102 und 101 und den Invertern 108 und 106 sind vorzugsweise so dimensioniert, daß sie ein Minimum an Verzögerung von weniger als einer Nanosekunde beim Ausschalten der Transistoren 114 und 115 benötigen. Die Transistoren im Inverter 109, dem NAND-Gatter 102 und dem Inverter 108 sind vorzugsweise so dimensioniert, daß sie ein Minimum an Verzögerung von weniger als einer Nanosekunde beim Ansteuern des Gates des Transistors 114 benötigen, wie es z. B. auftritt, wenn das Signal OE hoch ist, und sich das Signal IN von 3, 3 auf Null ändert. Die Transistoren in dem NAND- Gate 101 und dem Inverter 106 sind vorzugsweise so dimensioniert, daß sie eine Verzögerung von mehreren Nanosekunden beim Ansteuern des Gates des Transistors 115 bewirken. Diese Verzögerung ist vorzugsweise lang genug, daß das Signal OUT als erstes logisch hoch erreicht. Für ein abfallendes Signal IN gehen die Ausgangssignale der NAND- Gatter 104 und 103 auf logisch hoch und die Ausgangssignale des Inverters 112 und Inverters 110 auf logisch niedrig, wodurch die Transistoren 113 und 116 ausgeschaltet werden. Die Transistoren in den NAND-Gattern 104 und 103 und den Invertern 112 und 110 sind vorzugsweise so dimensioniert, daß sie eine Verzögerung von weniger als eine Nanosekunde haben, um die Transistoren 113 und 116 auszuschalten.
• Die Dioden 117 und 118 sind vorwärts leitend, wenn die Spannung über ihnen 0,5 Volt in jeder Richtung übersteigt. Somit bleibt ein Signal von 0,3 Volt unbeeinflußt, jedoch eine elektrostatische Entladung (ESD) wird verkürzt. Die niedrigen Betriebsspannungswerte ermöglichen somit einen einfachen aber dennoch sehr robusten ESD-Schutz.
• Selbst wenn der Zwischenspeicher 100 das im Inneren des Chips erzeugte Rauschen unterdrückt, kann ein von außen erzeugtes Rauschen Probleme während des Betriebs ergeben. Fig. 5 stellt einen Eingangszwischenspeicher 130 dar, der Hysterese in seinen Eingangs-zu-Ausgangs-Übergangscharakteristiken zeigt. Der Eingangszwischenspeicher 130 umfaßt eine Vielzahl von PMOS-Transistoren 131 bis 136, eine Vielzahl von NMOS-Transistoren 138 bis 141, zwei ESD-Dioden 142 und 143, zwei Inverter 144 und 145 und einen Spannungsteiler, der aus einem Satz von drei Widerständen 146 bis 148 gebildet wird. Der bevorzugte Wert der Hysterese wird durch den Wert der Widerstände 146 bis 148 gesteuert. Wenn diese Widerstände alle den gleichen Wert haben, muß das Signal IN auf zwei Drittel von 0,3 Volt ansteigen, damit das Signal OUT schaltet. Das Signal IN muß zurück auf ein Drittel der 0,3 Volt fallen, damit das Signal OUT schaltet. Die Hysterese ermöglicht es dem Eingangssignal einem Rauschen von beinahe zwei Dritteln eines vollen Logikhubes unterworfen zu sein, ohne ein falsches Eingangssignal darzustellen. Die Widerstände 146, 147 und 148 erscheinen vorzugsweise nur einmal in jedem Chip.
• Fig. 6 stellt eine Vielzahl von Signalanschlußflächen 150 bis 155 dar, die mit einer gemeinsamen Busleitung 156 auf einem vorgegebenen Chip verbunden sind, die als Ausgänge bzw. Eingänge dienen. Die Signalanschlußflächen 150 bis 155 können dazu verwendet werden, lange Streifenleiterbahnen anzusteuern, z. B. Adressen-Datenbusse auf der Vorder- und der Rückseite der Schaltungsplatte. Es können typischerweise mehrere Chipeingänge und -ausgänge mit einer gegebenen Signalleiterbahn verbunden sein. Abschlüsse an den äußeren Enden der gemeinsamen Leitung 156, z. B. durch die Widerstände 158 bis 161 minimieren die Reflexionen bei dieser Situation. Wenn die Leitung 156 eine charakteristische Impedanz von 50 Ohm hat, können alle Widerstände 158 bis 161 gleich 100 Ohm sein. Da zwei Netzwerke parallel liegen, kann ein Treiberbauteil mit einer Ausgangsimpedanz von 5 Ohm die Leitung 156 auf innerhalb 0,03 Volt der Bezugsspannung für ein logisches niedrig, und auf innerhalb 0,03 Volt der 0,3 Volt-Spannung für ein logisches hoch ziehen, was einer Toleranz von ± 10% der VI0 darstellt.
• Die Widerstände 158 bis 161 können anstatt außerhalb des Chips auch innerhalb angeordnet sein. NMOS-Transistoren, die mit ihren Gates an die 3,3 Volt angeschlossen sind, können dazu verwendet werden, solche internen Widerstände zu implementieren. Das Äquivalent eines 100 Ohm Widerstandes umfaßt einen NMOS-Transistor mit einem W/L-Verhältnis von etwa 40 : 1. Die exakte Größe kann von den Parametern eines bestimmten Prozesses abhängen.
• Fig. 7 stellt eine I/O-Chipzelle 170 mit zwei eingebauten Abschlußtransistoren 172 und 174 dar. Nur I/O- Zellen an den äußeren Enden einer gemeinsamen Signalleitung 176 machen einen solchen Anschluß notwendig. Deshalb wird vorzugsweise ein Anschlußfreigabesignal (TE) verwendet, um zu kontrollieren, ob die Transistoren 172 und 174 aktiviert sind. Beispielsweise haben in Fig. 6 nur die Chips 153 und 155 an den gegenüberliegenden Enden des Streifenleiters 156 solche freigeschalteten Netzanschlüsse. In der Praxis kann das TE-Signal von vielen I/O-Zellen an einem gemeinsamen Chip geteilt werden, auf ähnliche Weise wie das Ausgangsfreigabesignal OE gemeinsam genutzt wird.
• Die vorliegende Erfindung ist anhand der vorliegenden, bevorzugten Ausführungsformen beschrieben worden. Verschiedene Änderungen und Modifikationen werden zweifelsfrei dem Fachmann nach Lesen der vorherstehenden Offenbarung ersichtlich. Obwohl Verbindungen mit einzelnen Enden zwischen den CMOS-Bauteilen hierin beschrieben worden sind, würde es nur einfacher Modifikationen der Eingangs- und Ausgangszwischenspeicher bedürfen, um eine Differentialkopplung mit niedriger Spannung zu ermöglichen. Von einer solchen Differentialkopplung ist aus aus dem Stand der Technik bekannt, daß sie vorzügliche Rauschunterdrückungseigenschaften bei Gleichtaktbetrieb aufweist.

Claims (10)

1. Digitales elektronisches Logiksystem (10), mit folgenden Merkmalen:

mehrere digitale, logische, integrierte Schaltungen (ICs) (12, 14, 16) mit komplementären Metalloxidhalbleitern (CMOS) umfassen Ein- und Ausgangsspeichereinrichtungen (26, 30, 32, 36, 38, 42, 50, 70) und eine Übertragungsleitung (18),

dadurch gekennzeichnet,

daß jede Speichereinrichtung als Eingang/Ausgang-(I/O)- Pegelschiebeschnittstelle (26, 30, 32, 36, 38, 42, 50, 70, 100, 130, 150-155, 170) gebildet wird, die sowohl von einer Spannungsversorgung von annähernd VI0 = 0,3 Volt und einer Spannungsversorgung von annähernd VD = 3,3 Volt gespeist wird, wobei jedes IC (12, 14, 16) des weiteren eine interne Logik (28, 34, 40) besitzt, die durch diese Spannungsversorgung VD gespeist wird; und

daß die Übertragungsleitung in einer Streifenleitermasche mit parallel angeschlossenen Widerständen (18, 20, 22, 24, 26, 156, 158, 159, 160, 161) enthalten ist, die für Bussignalverbindungen zwischen den I/O-Pegelschiebeschnittstellen (26, 30, 32, 36, 38, 42, 50, 70) sorgt und zwischen die Spannungsversorgung VI0 und die Masse geschaltet ist, daß die Masche einen Streifenleiter (18) umfaßt, der von einer Leiterbahn einer gedruckten Schaltungsplatine an einer ersten Fläche gebildet wird, die gegenüber einer Masse-Ebene an einer zweiten Fläche liegt und die eine charakteristische Impedanz darstellt; und

daß ein Buskonkurenzbetrieb zwischen einem Ausgangstreiber (30, 36, 38, 52, 54, 115, 116, 140, 141) und einem anderen Treiber an der Streifenleitermasche mit parallel angeschlossenen Widerständen (18, 20, 22, 24, 26, 156, 158, 159, 160, 161) durch die Niederspannung der Spannungsversorgung VI0 eine begrenzte Leistungsaufnahme bewirkt.

2. Digitales Logiksystem (10) nach Anspruch 1, dadurch gekennzeichnet, daß die I/O-Pegelschiebeschnittstellen (26, 30, 32, 36, 38, 42, 50, 70, 100, 130, 150-155, 170) Schutzeinrichtungen (117, 118, 142, 143, D1, D2) zur elektrostatischen Entladung (ESD) umfassen, die mit Klemmverbindungen zwischen die I/O- Pegelschiebeschnittstellen (26, 30, 32, 36, 38, 42, 50, 70, 100, 130, 150-155, 170) sowie die Streifenleitermasche mit parallel angeschlossenen Widerständen (18, 20, 22, 24, 26, 156, 158, 159, 160, 161) und die Masse geschaltet sind.

3. Digitales Logiksystem (10) nach Anspruch 1 oder 2, dadurch gekennzeichnet,

daß die Eingangsspeichereinrichtung (70) ein erstes Paar von PMOS-Transistoren (84, 86) umfaßt, die in Reihe mit einem zweiten Paar von PMOS-Transistoren (80, 82) geschaltet sind und einen Differentialverstärker bilden, um ein Port für ein Eingangssignal (IN) und einen Betriebsspannungsschwellenwert von annähernd 0,15 Volt zu bilden, und

daß die Eingangsspeichereinrichtung (70) ein erstes Paar von NMOS-Transistoren (72, 74) umfaßt, die mit einem dritten Paar von PMOS-Transistoren (76, 78) in Reihe geschaltet sind und einen Verstärker bilden, der auf den Differentialverstärker anspricht und ein Port für ein Ausgangssignal (OUT) bereitstellt, wobei ein an den Eingangsport angelegtes logisches Signal von 0,3 Volt ein logisches Signal von 3,3 Volt am Ausgangsport erzeugt.

4. Digitales Logiksystem (10) nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Eingangsspeichereinrichtung (130) eine Hysteresiseinrichtung zum Ändern eines logischen Eingangspegels zwischen einem Drittel und zwei Drittel des logischen Eingangspegels umfaßt.

5. Digitales Logiksystem (10) nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß die Ausgangsspeichereinrichtung (50) zwei NAND- Gatter (56, 58) umfaßt, um eine Ausgangsfreigabesteuerung (OE) und ein Eingangsport für ein Eingangssignal (IN), zwei Inverter (60, 62) für einen Betrieb bei annähernd 3,3 Volt und ein erstes Paar von in Reihe geschalteten NMOS-Transistoren (52, 54) für einen Betrieb bei annähernd 0,3 Volt und ein Ausgangsport für ein Ausgangssignal (OUT) bereitzustellen, der auf die Speicher und NAND-Gatter anspricht, wobei an dem Eingangsport ein mit einer Spannung von 3,3 Volt angelegtes logisches Signal an dem Ausgangsport ein logisches Signal von 0,3 Volt erzeugt.

6. Digitales Logiksystem (10) nach Anspruch 1 bis 5, dadurch gekennzeichnet,

daß die Ausgangsspeichereinrichtung (100) ferner ein zweites Paar von in Reihe geschalteten NMOS-Transistoren (115, 116) mit dem Betrieb bei annähernd 0,3 Volt umfaßt und ein zweites Ausgangssignal an dem Ausgangsport für ein Ausgangssignal bereitstellt, das auf die Speicher und die NAND-Gatter anspricht;

daß ein Anschlußpaar für einen "verrauschten" Massebezug und eine Energieversorgung bereitgestellt werden, um das erste Paar der in Reihe geschalteten NMOS-Transistoren (113, 114) mit Energie zu versorgen;

daß ein Anschlußpaar für einen "unverrauschten" Massebezug und eine Energieversorgung bereitgestellt werden, um das zweite Paar der in Reihe geschalteten NMOS-Transistoren (115, 116) mit Energie zu versorgen; und

daß eine Logikeinrichtung zum Steuern des ersten Paares von in Reihe geschalteten NMOS-Transistoren (113, 114) bereitgestellt wird, um zuerst unter Ansprechen auf eine Änderung des Eingangssignals an dem Eingangsport zu schalten und das zweite Paar von in Reihe geschalteten NMOS-Transistoren (115, 116) zu steuern, um zweitens unter Ansprechen auf die Eingangssignaländerung zu schalten, wobei die benachbarten unverrauschten Kanäle einen reduzierten Massebezugssprung und Energiesprungströme erfahren und dabei nicht unbeständig werden.

7. Digitales Logiksystem (10) nach Anspruch 1 bis 6, dadurch gekennzeichnet, daß die Ausgangsspeichereinrichtung eine Ausgangssignalanschlußeinrichtung umfaßt, die einen Pull-up-Anschlußtransistor (172) und einen Pull-down- Anschlußtransistor (174) zum Anschließen des Signalausgangs zwischen einer Energieversorgungsanschlußklemme VI0 und einen Massebezug umfaßt, und des weiteren eine der Ausgangssignalanschlußeinrichtung zugeordnete Gate- Steuereinrichtung und einen Anschlußfreigabeeingangs (TE) umfaßt, um festzulegen, ob die Anschlußtransistoren aktiv oder inaktiv sind, je nach dem Zustand des Ausgangsspeichers entlang einer externen Busleitung (18), wobei viele solcher Ausgangsspeichereinrichtungen gemeinsam mit der externen Busleitung verbunden sein können, in dem jedoch nur zwei mit den aktiv angeschlossenen Transistoren in Betrieb sind.

8. Digitales Logiksystem (10) nach Anspruch 2 bis 7, dadurch gekennzeichnet, daß die Schutzeinrichtung für eine elektrostatische Entladung (ESD) zwei gegensätzlich polarisierte Dioden (142, 143) umfaßt, die zwischen einem Masse-Bezug und einem Eingangssignal-Port des Eingangsspeichers (130) parallel geschaltet sind.

9. Digitales Logiksystem (10) nach Anspruch 2 bis 8, dadurch gekennzeichnet, daß die Schutzeinrichtung für eine elektrostatische Entladung (ESD) zwei gegensätzlich polarisierte Dioden (117, 118) umfaßt, die zwischen einem Masse-Bezug und einem Ausgangssignal-Port des Ausgangsspeichers (100) parallel geschaltet sind.

10. Digitales Logiksystem (10) nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die interne Logikfunktionseinrichtung mit internen Logiksignalpegeln im wesentlichen in dem Bereich von 3,3 bis 5 Volt arbeitet und eine relativ große Anzahl von Signalen für eine unabhängige parallele Verbindung mit einer Vielzahl von externen Geräten über ihnen zugeordnete relativ große kapazitive Ladungen erzeugt.