JPH077409A - おのおのが大容量性負荷に関連した多数の高速出力ライン用の極低電圧チップ間ｃｍｏｓ論理信号伝送 - Google Patents
おのおのが大容量性負荷に関連した多数の高速出力ライン用の極低電圧チップ間ｃｍｏｓ論理信号伝送Info
- Publication number
- JPH077409A JPH077409A JP6003513A JP351394A JPH077409A JP H077409 A JPH077409 A JP H077409A JP 6003513 A JP6003513 A JP 6003513A JP 351394 A JP351394 A JP 351394A JP H077409 A JPH077409 A JP H077409A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- output
- pair
- port
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018592—Coupling arrangements; Interface arrangements using field effect transistors only with a bidirectional operation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 劇的に外部の動的消費電力を低減し得る、極
低電圧チップ間信号伝送を有するＣＭＯＳ装置を提供す
る。 【構成】 本発明のＣＭＯＳ集積回路（ＩＣ）装置は、
従来方式の３．３Ｖ、または５Ｖの内部論理レベルで動
作する内部論理回路と、内部論理レベルを０．３Ｖの外
部論理レベルに変換する出力バッファと、０．３Ｖの外
部論理レベルを内部論理レベルに変換する入力バッファ
とを備えている。非常に高いクロック速度で駆動され
る、比較的高い容量値を有する多数の外部出力負荷を含
むＣＭＯＳＩＣにおいて、低い外部論理レベルにより、
ＣＭＯＳ ＩＣ装置の全信号入力及び出力に静電型放電
（ＥＳＤ）保護物を含ませることができる。ＥＳＤ保護
物は、各信号ライン及び接地基準の間に並列接続された
一対の逆極性シリコンＰＮ接合型ダイオードを備えてい
る。
低電圧チップ間信号伝送を有するＣＭＯＳ装置を提供す
る。 【構成】 本発明のＣＭＯＳ集積回路（ＩＣ）装置は、
従来方式の３．３Ｖ、または５Ｖの内部論理レベルで動
作する内部論理回路と、内部論理レベルを０．３Ｖの外
部論理レベルに変換する出力バッファと、０．３Ｖの外
部論理レベルを内部論理レベルに変換する入力バッファ
とを備えている。非常に高いクロック速度で駆動され
る、比較的高い容量値を有する多数の外部出力負荷を含
むＣＭＯＳＩＣにおいて、低い外部論理レベルにより、
ＣＭＯＳ ＩＣ装置の全信号入力及び出力に静電型放電
（ＥＳＤ）保護物を含ませることができる。ＥＳＤ保護
物は、各信号ライン及び接地基準の間に並列接続された
一対の逆極性シリコンＰＮ接合型ダイオードを備えてい
る。
Description
【０００１】
【産業上の利用分野】本発明は電子式デジタル回路に関
し、特に、極めて低い電圧信号振幅を使用することによ
って、極めて高い通信速度で、しかも比較的低いダイナ
ミック電力レベルで、パッケージ式ＣＭＯＳ論理回路間
の通信を可能にする装置に関する。
し、特に、極めて低い電圧信号振幅を使用することによ
って、極めて高い通信速度で、しかも比較的低いダイナ
ミック電力レベルで、パッケージ式ＣＭＯＳ論理回路間
の通信を可能にする装置に関する。
【０００２】
【従来の技術】電子式デジタル装置及びシステムは、一
般に、プリント回路基板アセンブリ上に相互接続された
幾つかの集積回路パッケージ（ＩＣ）を備えている。こ
れらのＩＣのおのおのは、ブロック図にて互いに相違し
ないブロックの、全機能ユニットを備えていることがし
ばしばである。デジタルＩＣは、遍在的に５Ｖ電力の供
給を受け、５Ｖに近付く内部及び外部信号遷移を有す
る。５Ｖ式のトランジスタ／トランジスタ論理回路（Ｔ
ＴＬ：ｔｒａｎｓｉｓｔｏｒ−ｔｒａｎｓｉｓｔｏｒ
ｌｏｇｉｃ）は、一般に５Ｖで動作する相補型金属酸化
膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍ
ｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄａｃｔｏｒ）
論理回路によって、取って代わられてきた。ＣＭＯＳ論
理回路は、静的状態では、ＴＴＬに比してはるかに少な
い電力しか消費しないが、論理回路が種々の浮遊容量を
充放電はる必要があると共に、極めて短い遷移時間を有
するために、動的（スイッチング）状態では、はるかに
高い電力を消費しうる。
般に、プリント回路基板アセンブリ上に相互接続された
幾つかの集積回路パッケージ（ＩＣ）を備えている。こ
れらのＩＣのおのおのは、ブロック図にて互いに相違し
ないブロックの、全機能ユニットを備えていることがし
ばしばである。デジタルＩＣは、遍在的に５Ｖ電力の供
給を受け、５Ｖに近付く内部及び外部信号遷移を有す
る。５Ｖ式のトランジスタ／トランジスタ論理回路（Ｔ
ＴＬ：ｔｒａｎｓｉｓｔｏｒ−ｔｒａｎｓｉｓｔｏｒ
ｌｏｇｉｃ）は、一般に５Ｖで動作する相補型金属酸化
膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍ
ｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄａｃｔｏｒ）
論理回路によって、取って代わられてきた。ＣＭＯＳ論
理回路は、静的状態では、ＴＴＬに比してはるかに少な
い電力しか消費しないが、論理回路が種々の浮遊容量を
充放電はる必要があると共に、極めて短い遷移時間を有
するために、動的（スイッチング）状態では、はるかに
高い電力を消費しうる。
【０００３】ＣＭＯＳ製造工程の進歩によって、５０Ｍ
Ｈｚを超えるクロック速度で動作が可能な超高速で非常
に複雑な装置、または「チップ（ｃｈｉｐｓ）」の設計
が、最近可能になってきた。従来技術のＣＭＯＳ論理シ
ステムは、高い動的電力電流が係わるので、特にチップ
間通信において、こういった高速性に困難性があった。
Ｈｚを超えるクロック速度で動作が可能な超高速で非常
に複雑な装置、または「チップ（ｃｈｉｐｓ）」の設計
が、最近可能になってきた。従来技術のＣＭＯＳ論理シ
ステムは、高い動的電力電流が係わるので、特にチップ
間通信において、こういった高速性に困難性があった。
【０００４】ＣＭＯＳ回路の静的消費電力は、一般に、
殆ど意味のないものとして見做されているが、動的消費
電力は、極めて大きく、かつ非常に厄介なものとなり得
る。高電流は、主として、内部チップ・ノードに関連し
た容量の充放電、及びチップ外部の負荷容量の充放電に
起因する。双方のこの種の電流は、ＣＭＯＳ回路自身内
で熱として消費される電力となる。製造業者は、一般
に、出力が開放される。即ち負荷が課されないテスト条
件下でのチップ内消費電力を説明することによって、自
分達が発行した仕様書内において、この消費電力現象を
見逃がしている。
殆ど意味のないものとして見做されているが、動的消費
電力は、極めて大きく、かつ非常に厄介なものとなり得
る。高電流は、主として、内部チップ・ノードに関連し
た容量の充放電、及びチップ外部の負荷容量の充放電に
起因する。双方のこの種の電流は、ＣＭＯＳ回路自身内
で熱として消費される電力となる。製造業者は、一般
に、出力が開放される。即ち負荷が課されないテスト条
件下でのチップ内消費電力を説明することによって、自
分達が発行した仕様書内において、この消費電力現象を
見逃がしている。
【０００５】この種の論理装置内で消費される電力は、
コンデンサ負荷を充電または放電させる電圧の振幅の２
乗に比例する。ノードの動的消費電力は次式で表わし得
る（式中、ＰD はワット単位の動的電力であり、Ｃはフ
ァラド単位で
コンデンサ負荷を充電または放電させる電圧の振幅の２
乗に比例する。ノードの動的消費電力は次式で表わし得
る（式中、ＰD はワット単位の動的電力であり、Ｃはフ
ァラド単位で
【数１】ＰD ＝ＣＶ2 ｆ， (1) 駆動される容量であり、Ｖはボルト単位の信号の振幅で
あり、ｆはヘルツ単位の周波数である。）。
あり、ｆはヘルツ単位の周波数である。）。
【０００６】ＣＭＯＳ論理回路を構成する個々のｎ型金
属酸化物半導体（ＮＭＯＳ）及びＰ型金属酸化物半導体
（ＰＭＯＳ）トランジスタを駆動することによっても電
力が消費される。例えば、ノードが、５０ＭＨｚの振幅
５Ｖで、５０ｐＦ負荷を駆動すれば、等式（１）は、６
２．５ｍＷ（０．０６２５＝５０×１０-12 ・５2 ・５
０×１０6 ）の動的電力が消費されることを示す。代表
的内部ノードは、０．０１ｐＦと０．１ｐＦの間で作用
するが、数千もの内部ノードが通常存在し、合計５０ｐ
Ｆ以上となる。大規模チップは、高周波で作動すると
き、数ワットの内部動的電力を消費し得る。各々が５０
ｐＦの容量を持つ多くの出力駆動装置回路を有するチッ
プに対して、外部の動的消費電力はまた、容易に数ワッ
トになり得る。例えば、おのおのが２５ＭＨｚでスイッ
チングしており、５０ｐＦを有し、かつ５Ｖの間で揺動
する８０個の出力駆動装置において、外部消費電力は、
２．５ワットにもなり得る。この電力は、一般に総チッ
プ領域の巾の比較的小さい部分からなる出力バッファ内
で消費されなければならないため、破壊的な加熱を引き
起こし得る。
属酸化物半導体（ＮＭＯＳ）及びＰ型金属酸化物半導体
（ＰＭＯＳ）トランジスタを駆動することによっても電
力が消費される。例えば、ノードが、５０ＭＨｚの振幅
５Ｖで、５０ｐＦ負荷を駆動すれば、等式（１）は、６
２．５ｍＷ（０．０６２５＝５０×１０-12 ・５2 ・５
０×１０6 ）の動的電力が消費されることを示す。代表
的内部ノードは、０．０１ｐＦと０．１ｐＦの間で作用
するが、数千もの内部ノードが通常存在し、合計５０ｐ
Ｆ以上となる。大規模チップは、高周波で作動すると
き、数ワットの内部動的電力を消費し得る。各々が５０
ｐＦの容量を持つ多くの出力駆動装置回路を有するチッ
プに対して、外部の動的消費電力はまた、容易に数ワッ
トになり得る。例えば、おのおのが２５ＭＨｚでスイッ
チングしており、５０ｐＦを有し、かつ５Ｖの間で揺動
する８０個の出力駆動装置において、外部消費電力は、
２．５ワットにもなり得る。この電力は、一般に総チッ
プ領域の巾の比較的小さい部分からなる出力バッファ内
で消費されなければならないため、破壊的な加熱を引き
起こし得る。
【０００７】工業的傾向は、より一般的な５．０Ｖより
も、３．３Ｖの低い電源電圧に向っている。こういった
より低い電圧を使用することによって、より信頼度の高
い短チャネル長トランジスタが実現される。３．３Ｖ電
源を使用するＣＭＯＳ回路は、公称３．３Ｖ信号振幅を
有し得るため、等式（１）により、動的消費電力を４３
％に低減する側面効果（ｓｉｄｅ−ｅｆｆｅｃｔ）を有
する。これは大幅な消費電力の低減であるが、大規模チ
ップは、依然として、数ワットの動的電力を消費し得
る。
も、３．３Ｖの低い電源電圧に向っている。こういった
より低い電圧を使用することによって、より信頼度の高
い短チャネル長トランジスタが実現される。３．３Ｖ電
源を使用するＣＭＯＳ回路は、公称３．３Ｖ信号振幅を
有し得るため、等式（１）により、動的消費電力を４３
％に低減する側面効果（ｓｉｄｅ−ｅｆｆｅｃｔ）を有
する。これは大幅な消費電力の低減であるが、大規模チ
ップは、依然として、数ワットの動的電力を消費し得
る。
【０００８】本発明は、ＣＭＯＳ装置における動的消費
電力を２桁以上に低減する。
電力を２桁以上に低減する。
【０００９】ストリップライン回路基板技術は、約２
０．３２ｃｍ（８インチ）ないし２５．４ｃｍ（１０イ
ンチ）以上だけ分離されたチップ間で高速に信号伝送を
行うときに、要求される。終端用抵抗器ネットワークは
また、各信号の受信端で必要とされる。終端ネットワー
クは、一般に、２つの抵抗器を備え、一方の抵抗器は、
信号ラインと接地基準の間に接続され、他方の抵抗器
は、信号ラインと電源の間に接続されている。各抵抗器
は、一般に、１００Ωである。
０．３２ｃｍ（８インチ）ないし２５．４ｃｍ（１０イ
ンチ）以上だけ分離されたチップ間で高速に信号伝送を
行うときに、要求される。終端用抵抗器ネットワークは
また、各信号の受信端で必要とされる。終端ネットワー
クは、一般に、２つの抵抗器を備え、一方の抵抗器は、
信号ラインと接地基準の間に接続され、他方の抵抗器
は、信号ラインと電源の間に接続されている。各抵抗器
は、一般に、１００Ωである。
【００１０】高速ＣＭＯＳ設計は、一般に、得られる静
的電流が高いために、こういった低い値の終端抵抗器の
使用を許容しない。こういった電流は、代表的なＣＭＯ
Ｓ装置を、その安全動作領域外で動作させる。抵抗器内
で消費される電力は、抵抗器間の電圧の２乗に比例し、
抵抗器の値に逆比例する。このことを、代数学的に表わ
せば、次式のようになる（式中、ＰR はワット単位の
的電流が高いために、こういった低い値の終端抵抗器の
使用を許容しない。こういった電流は、代表的なＣＭＯ
Ｓ装置を、その安全動作領域外で動作させる。抵抗器内
で消費される電力は、抵抗器間の電圧の２乗に比例し、
抵抗器の値に逆比例する。このことを、代数学的に表わ
せば、次式のようになる（式中、ＰR はワット単位の
【数２】ＰR ＝Ｖ2 ／Ｒ， (2) 抵抗性消費電力であり、Ｖはボルト単位の信号振幅であ
り、Ｒはオーム単位の終端抵抗器の値である。）。例え
ば、１つの信号ラインが２つの１００Ωの抵抗器で終端
していて、信号振幅が３．３Ｖであれば、ＰR は、丁度
１本のラインにつき１０９ｍＷに等しくなる。
り、Ｒはオーム単位の終端抵抗器の値である。）。例え
ば、１つの信号ラインが２つの１００Ωの抵抗器で終端
していて、信号振幅が３．３Ｖであれば、ＰR は、丁度
１本のラインにつき１０９ｍＷに等しくなる。
【００１１】最大クロック速度は、適正な終端を、例え
ば８ないし１０ＭＨｚで動作するパーソナル・コンピュ
ータの長い主要システムバスに含ませることができない
ことによって、ＣＭＯＳ論理回路においてきびしく制限
されている。より短いローカル・バスのみが、マイクロ
プロセッサ及びキャッシュメモリにおいて可能なはるか
に高いクロック速度で、動作することができる。
ば８ないし１０ＭＨｚで動作するパーソナル・コンピュ
ータの長い主要システムバスに含ませることができない
ことによって、ＣＭＯＳ論理回路においてきびしく制限
されている。より短いローカル・バスのみが、マイクロ
プロセッサ及びキャッシュメモリにおいて可能なはるか
に高いクロック速度で、動作することができる。
【００１２】異なるチップからの幾つかの出力は、１個
のチップのみが一度にラインを駆動する状態で、バス構
成における１つの信号ラインをしばしば共有する。他の
チップはその出力をフロート（ｆｌｏａｔ）させる。フ
ロートされないときは、この種出力は、極めて低いシン
ク及び／又はソース駆動インピーダンス、例えば約５Ω
を示す。従って、２つの出力が、同時に、異なる方向に
共通信号ラインを駆動することができないことを保証す
べく、システムを設計することが重要である。さもなく
ば、この種バス回線競合（ｃｏｎｔｅｎｔｉｏｎ）が、
関係する１つ又はそれ以上の駆動装置を容易に破壊し得
る破局的電流を引き起こすことになる。システム開発に
おいて、このことは、保護論理回路が正しく配設される
前に、偶然に起こり得る。
のチップのみが一度にラインを駆動する状態で、バス構
成における１つの信号ラインをしばしば共有する。他の
チップはその出力をフロート（ｆｌｏａｔ）させる。フ
ロートされないときは、この種出力は、極めて低いシン
ク及び／又はソース駆動インピーダンス、例えば約５Ω
を示す。従って、２つの出力が、同時に、異なる方向に
共通信号ラインを駆動することができないことを保証す
べく、システムを設計することが重要である。さもなく
ば、この種バス回線競合（ｃｏｎｔｅｎｔｉｏｎ）が、
関係する１つ又はそれ以上の駆動装置を容易に破壊し得
る破局的電流を引き起こすことになる。システム開発に
おいて、このことは、保護論理回路が正しく配設される
前に、偶然に起こり得る。
【００１３】２つの相互通信用ＣＭＯＳチップが、おの
おのが個別の電源を有する異なる回路基板上に存するこ
とはたびたびである。しかしながら、入力／出力（Ｉ／
Ｏ）ラインは共通である。もし一方のこの種基板が他方
がパワーアップする前にパワーアップされれば、パワー
ダウンされた基板上のＣＭＯＳ回路のＩ／Ｏラインがフ
ロートするようになるべきこと、例えば高インピーダン
スをもたらすようになるべきことが好ましい。多くの商
業的に入手可能なＣＭＯＳ回路は、この保護（物）を備
えていない。
おのが個別の電源を有する異なる回路基板上に存するこ
とはたびたびである。しかしながら、入力／出力（Ｉ／
Ｏ）ラインは共通である。もし一方のこの種基板が他方
がパワーアップする前にパワーアップされれば、パワー
ダウンされた基板上のＣＭＯＳ回路のＩ／Ｏラインがフ
ロートするようになるべきこと、例えば高インピーダン
スをもたらすようになるべきことが好ましい。多くの商
業的に入手可能なＣＭＯＳ回路は、この保護（物）を備
えていない。
【００１４】或る種の装置（ｄｅｖｉｃｅｓ）には１０
０Å以下の極めて薄いゲート酸化物が設けられることが
望ましく、より新しい半導体プロセスはこれを実用化さ
せてきたので、一層、一般化している。しかし、こうい
った薄いゲート酸化物では、薄い酸化物障壁は容易に破
られるため、充分な静電型放電（ＥＳＤ：ｅｌｅｃｔｒ
ｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）保護（物）をも
たらすことは非常に困難である。
０Å以下の極めて薄いゲート酸化物が設けられることが
望ましく、より新しい半導体プロセスはこれを実用化さ
せてきたので、一層、一般化している。しかし、こうい
った薄いゲート酸化物では、薄い酸化物障壁は容易に破
られるため、充分な静電型放電（ＥＳＤ：ｅｌｅｃｔｒ
ｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）保護（物）をも
たらすことは非常に困難である。
【００１５】
【発明の概要】従って、本発明の目的は、劇的に外部の
動的消費電力を低減し得る、極低電圧チップ間信号伝送
を有するＣＭＯＳ装置を提供することにある。
動的消費電力を低減し得る、極低電圧チップ間信号伝送
を有するＣＭＯＳ装置を提供することにある。
【００１６】本発明の目的はまた、付随的な大量の電力
を消費することなく、ＣＭＯＳ並列抵抗性終端を可能と
した、極低電圧チップ間信号伝送を有するＣＭＯＳ装置
を提供することにある。
を消費することなく、ＣＭＯＳ並列抵抗性終端を可能と
した、極低電圧チップ間信号伝送を有するＣＭＯＳ装置
を提供することにある。
【００１７】本発明の目的はまた、不注意なバス回線競
合の際の損傷に抗するＣＭＯＳバス駆動装置回路の設計
を提供することにある。
合の際の損傷に抗するＣＭＯＳバス駆動装置回路の設計
を提供することにある。
【００１８】本発明の目的はまた、一方がパワーダウン
し、他方がパワーアップした相互接続ＣＭＯＳチップへ
の損傷を回避できるＣＭＯＳ装置を提供することにあ
る。
し、他方がパワーアップした相互接続ＣＭＯＳチップへ
の損傷を回避できるＣＭＯＳ装置を提供することにあ
る。
【００１９】本発明の目的はまた、入力及び出力に優れ
た静電型放電保護（物）を有するＣＭＯＳチップを提供
することにある。
た静電型放電保護（物）を有するＣＭＯＳチップを提供
することにある。
【００２０】簡潔に述べると、本発明の実施例は、従来
方式の３．３Ｖまたは５Ｖの内部論理レベルで動作する
内部論理回路と、前記内部論理レベルを０．３Ｖの外部
論理レベルに変換する出力バッファと、前記０．３Ｖの
外部論理レベルを前記内部論理レベルに変換する入力バ
ッファとを備えたＣＭＯＳ集積回路（ＩＣ）装置であ
る。非常に高いクロック速度で駆動される比較的高い容
量値を含めた多数の外部出力負荷を有するこの種のＣＭ
ＯＳ ＩＣ装置において、０．３Ｖの外部論理レベルの
制限された電圧振幅によって、ＣＭＯＳ ＩＣ装置の所
定の電力損失を超過することなく、著しく多数の装置が
駆動され得る。また、低い外部論理レベルによって、Ｃ
ＭＯＳ ＩＣ装置の全ての信号入力及び出力に、静電型
放電（ＥＳＤ）保護（物）を含めることができる。ＥＳ
Ｄ保護物は、各信号ラインと接地基準の間に並列に接続
された一対の逆極性シリコンＰＮ接合型ダイオードを備
えている。
方式の３．３Ｖまたは５Ｖの内部論理レベルで動作する
内部論理回路と、前記内部論理レベルを０．３Ｖの外部
論理レベルに変換する出力バッファと、前記０．３Ｖの
外部論理レベルを前記内部論理レベルに変換する入力バ
ッファとを備えたＣＭＯＳ集積回路（ＩＣ）装置であ
る。非常に高いクロック速度で駆動される比較的高い容
量値を含めた多数の外部出力負荷を有するこの種のＣＭ
ＯＳ ＩＣ装置において、０．３Ｖの外部論理レベルの
制限された電圧振幅によって、ＣＭＯＳ ＩＣ装置の所
定の電力損失を超過することなく、著しく多数の装置が
駆動され得る。また、低い外部論理レベルによって、Ｃ
ＭＯＳ ＩＣ装置の全ての信号入力及び出力に、静電型
放電（ＥＳＤ）保護（物）を含めることができる。ＥＳ
Ｄ保護物は、各信号ラインと接地基準の間に並列に接続
された一対の逆極性シリコンＰＮ接合型ダイオードを備
えている。
【００２１】本発明の利点は、従来技術の装置に比して
実質的に低い電力損失を有する論理装置が提供されるこ
とである。
実質的に低い電力損失を有する論理装置が提供されるこ
とである。
【００２２】本発明の他の利点は、簡単でしかも有効な
ダイオード保護手段によって静電型放電から保護された
論理装置が提供されることである。
ダイオード保護手段によって静電型放電から保護された
論理装置が提供されることである。
【００２３】本発明の他の利点は、低減された交流スイ
ッチング電力消費レベルのために、通常の動作周波数に
比して高い動作周波数が可能である論理装置が提供され
ることである。
ッチング電力消費レベルのために、通常の動作周波数に
比して高い動作周波数が可能である論理装置が提供され
ることである。
【００２４】本発明の他の利点は、低減された交流スイ
ッチング電力損失レベルのために、従来技術の装置に比
して、より多数の入力／出力ピンの配設が可能な論理装
置が提供されることである。
ッチング電力損失レベルのために、従来技術の装置に比
して、より多数の入力／出力ピンの配設が可能な論理装
置が提供されることである。
【００２５】これら及び他の多くの目的と利点は、種々
の図面に示されている以下の実施例の詳細な説明を読ん
だ後、確かに、当業者には明瞭となり得る。
の図面に示されている以下の実施例の詳細な説明を読ん
だ後、確かに、当業者には明瞭となり得る。
【００２６】
【実施例】図１は、参照番号１０で示された本発明のＣ
ＭＯＳを用いたデジタル・システムの実施例を図示して
いる。システム１０は、ストリップライン１８によって
少なくとも部分的に相互接続された複数の集積回路（Ｉ
Ｃ）装置と、駆動用チップ１２と、ローカル・チップ１
４と、遠隔チップ１６とを備えている。等価的外部容量
は、コンデンサ２０で表わされている。終端用ネットワ
ーク２２は、一対の抵抗器２４及び２６を備えている。
チップ１２は、内部回路２８とインタフェースする入力
バッファ２６によって表わされた複数の入力バッファを
有している。出力バッファ３０によって表わされた複数
のバッファは、回路２８からの信号を受信する。チップ
１４は、内部回路３４とインターフェースする入力バッ
ファ３２で表わされた複数の入力バッファを備えてい
る。出力バッファ３６によって表わされた複数のバッフ
ァは、回路３４からの信号を受信する。チップ１６はま
た、内部回路４０とインターフェースする入力バッファ
３８によって表わされた複数の入力バッファを備えてい
る。出力バッファ４２によって表わされた複数のバッフ
ァは、回路４０からの信号を受信する。チップ１２，１
４及び１６のおのおのは、３．３Ｖの電源電圧ＶD と
０．３Ｖの電源電圧ＶIOとを受ける。
ＭＯＳを用いたデジタル・システムの実施例を図示して
いる。システム１０は、ストリップライン１８によって
少なくとも部分的に相互接続された複数の集積回路（Ｉ
Ｃ）装置と、駆動用チップ１２と、ローカル・チップ１
４と、遠隔チップ１６とを備えている。等価的外部容量
は、コンデンサ２０で表わされている。終端用ネットワ
ーク２２は、一対の抵抗器２４及び２６を備えている。
チップ１２は、内部回路２８とインタフェースする入力
バッファ２６によって表わされた複数の入力バッファを
有している。出力バッファ３０によって表わされた複数
のバッファは、回路２８からの信号を受信する。チップ
１４は、内部回路３４とインターフェースする入力バッ
ファ３２で表わされた複数の入力バッファを備えてい
る。出力バッファ３６によって表わされた複数のバッフ
ァは、回路３４からの信号を受信する。チップ１６はま
た、内部回路４０とインターフェースする入力バッファ
３８によって表わされた複数の入力バッファを備えてい
る。出力バッファ４２によって表わされた複数のバッフ
ァは、回路４０からの信号を受信する。チップ１２，１
４及び１６のおのおのは、３．３Ｖの電源電圧ＶD と
０．３Ｖの電源電圧ＶIOとを受ける。
【００２７】動作時、チップ１２，１４及び１６間の信
号は、約０．３Ｖの電圧振幅を有し、０．５Ｖを超える
ことはない。回路２８，３４及び４０内では、はるかに
高い従来の電圧振幅、例えば３．３Ｖ、が許容される。
出力バッファ３０，３６及び４２は、０Ｖ−３．３Ｖの
内部論理振幅を、０Ｖ−０．３Ｖの外部論理振幅に変換
する。
号は、約０．３Ｖの電圧振幅を有し、０．５Ｖを超える
ことはない。回路２８，３４及び４０内では、はるかに
高い従来の電圧振幅、例えば３．３Ｖ、が許容される。
出力バッファ３０，３６及び４２は、０Ｖ−３．３Ｖの
内部論理振幅を、０Ｖ−０．３Ｖの外部論理振幅に変換
する。
【００２８】図２は、出力バッファ３０，３６及び４２
への使用に好適な３状態ＣＭＯＳバッファ回路５０を図
示している。回路５０は、双方が比較的大型で、例え
ば、そのオン抵抗が約５Ωであるトランジスタ５２及び
トランジスタ５４を備えている。このことによって、５
０ｐＦにもなり得るコンデンサ２０等の大きな外部容量
を迅速に駆動することができる。回路５０は更に、一対
のＮＡＮＤゲート５６及び５８と、一対のインバータ６
０及び６２を備えている。入力信号「出力イネーブル
（ｏｕｔｐｕｔ ｅｎａｂｌｅ）」（ＯＥ）は、双方の
ＮＡＮＤゲート５６及び５８によって受信される。入力
信号（ＩＮ）は、ＮＡＮＤゲート５８によってのみ受信
される。信号ＯＥがハイ（ＨＩＧＨ）であれば、トラン
ジスタ５２またはトランジスタ５４の何れかがオンに切
り換わるが、双方共オンに切り換わる訳ではない。とい
うのは、それらの制御ゲートが、インバータ６０及び６
２からの相補信号によって駆動されるからである。ＭＯ
Ｓトランジスタは、ゲート・ソース間電圧Ｖgsがドレイ
ン・ソース間電圧Ｖdsに比して大のとき生じる線型動作
領域にあるとき、ドレイン・ソース間電圧オフセットを
有しないので、出力信号は、接地基準とＶIOの間を揺動
し得る。信号ＯＥがロー（ＬＯＷ）であれば、トランジ
スタ５２及びトランジスタ５４の双方共オフに切り換わ
り、この結果、出力（ＯＵＴ）は高インピーダンスを有
したフロートとなる。
への使用に好適な３状態ＣＭＯＳバッファ回路５０を図
示している。回路５０は、双方が比較的大型で、例え
ば、そのオン抵抗が約５Ωであるトランジスタ５２及び
トランジスタ５４を備えている。このことによって、５
０ｐＦにもなり得るコンデンサ２０等の大きな外部容量
を迅速に駆動することができる。回路５０は更に、一対
のＮＡＮＤゲート５６及び５８と、一対のインバータ６
０及び６２を備えている。入力信号「出力イネーブル
（ｏｕｔｐｕｔ ｅｎａｂｌｅ）」（ＯＥ）は、双方の
ＮＡＮＤゲート５６及び５８によって受信される。入力
信号（ＩＮ）は、ＮＡＮＤゲート５８によってのみ受信
される。信号ＯＥがハイ（ＨＩＧＨ）であれば、トラン
ジスタ５２またはトランジスタ５４の何れかがオンに切
り換わるが、双方共オンに切り換わる訳ではない。とい
うのは、それらの制御ゲートが、インバータ６０及び６
２からの相補信号によって駆動されるからである。ＭＯ
Ｓトランジスタは、ゲート・ソース間電圧Ｖgsがドレイ
ン・ソース間電圧Ｖdsに比して大のとき生じる線型動作
領域にあるとき、ドレイン・ソース間電圧オフセットを
有しないので、出力信号は、接地基準とＶIOの間を揺動
し得る。信号ＯＥがロー（ＬＯＷ）であれば、トランジ
スタ５２及びトランジスタ５４の双方共オフに切り換わ
り、この結果、出力（ＯＵＴ）は高インピーダンスを有
したフロートとなる。
【００２９】入力バッファ２６，３２及び３８（図１）
は、０Ｖ−０．３Ｖの入力振幅を、回路２８，３４及び
４０用の０Ｖ−３．３Ｖ振幅にそれぞれ変換する。図３
は、この目的のためのＣＭＯＳ差動増幅器７０を図示し
ている。増幅器７０は、一対のＮＭＯＳトランジスタ７
２及び７４と、複数のＰＭＯＳトランジスタ７６，７
８，８０，８２，８４及び８６と、一対の抵抗器８８及
び９０と、インバータ９２とを備えている。
は、０Ｖ−０．３Ｖの入力振幅を、回路２８，３４及び
４０用の０Ｖ−３．３Ｖ振幅にそれぞれ変換する。図３
は、この目的のためのＣＭＯＳ差動増幅器７０を図示し
ている。増幅器７０は、一対のＮＭＯＳトランジスタ７
２及び７４と、複数のＰＭＯＳトランジスタ７６，７
８，８０，８２，８４及び８６と、一対の抵抗器８８及
び９０と、インバータ９２とを備えている。
【００３０】動作時、外部ロー（ＬＯＷ）振幅信号（Ｉ
Ｎ）は、トランジスタ８６のゲートが、抵抗器８８及び
抵抗器９０により構成される分圧器によって発生される
基準電圧（ＶREF ）に結合した状態で、トランジスタ８
４のゲートに印加される。抵抗器８８の値が抵抗器９０
の値に等しく、ＶIO＝０．３Ｖであれば、ＶREF は０．
１５Ｖに等しくなる。トランジスタ８０，８２，８４及
び８６で構成される入力バッファの切換え点（ｓｗｉｔ
ｃｈｉｎｇ ｐｏｉｎｔ）は、期待（ｅｘｐｅｃｔｅ
ｄ）入力振幅内の中心となる。同様の回路は、従来、メ
モリ・チップの内部センスアンプ用に使用されてきた。
トランジスタ８４及び８６は、ソースホロワとして機能
して、その接地基準に近いゲート電圧を、接地基準と
３．３Ｖの中間により近い一対のノード９４及び９５上
の信号にシフトするようになっている。トランジスタ８
０及び８２は、トランジスタ８４及び８６用のアクティ
ブ負荷ネットワークとして機能する。トランジスタ７
２，７４，７６及び７８は、通常のＣＭＯＳ差動式セン
スアンプに似ており、ノード９４及び９５間の電圧差
が、０Ｖ−３．３Ｖの全振幅をノード９６に生成するよ
うになっている。インバータ９２は信号バッファとして
機能して、出力（ＯＵＴ）が大きな容量性負荷を駆動で
きるようになっている。
Ｎ）は、トランジスタ８６のゲートが、抵抗器８８及び
抵抗器９０により構成される分圧器によって発生される
基準電圧（ＶREF ）に結合した状態で、トランジスタ８
４のゲートに印加される。抵抗器８８の値が抵抗器９０
の値に等しく、ＶIO＝０．３Ｖであれば、ＶREF は０．
１５Ｖに等しくなる。トランジスタ８０，８２，８４及
び８６で構成される入力バッファの切換え点（ｓｗｉｔ
ｃｈｉｎｇ ｐｏｉｎｔ）は、期待（ｅｘｐｅｃｔｅ
ｄ）入力振幅内の中心となる。同様の回路は、従来、メ
モリ・チップの内部センスアンプ用に使用されてきた。
トランジスタ８４及び８６は、ソースホロワとして機能
して、その接地基準に近いゲート電圧を、接地基準と
３．３Ｖの中間により近い一対のノード９４及び９５上
の信号にシフトするようになっている。トランジスタ８
０及び８２は、トランジスタ８４及び８６用のアクティ
ブ負荷ネットワークとして機能する。トランジスタ７
２，７４，７６及び７８は、通常のＣＭＯＳ差動式セン
スアンプに似ており、ノード９４及び９５間の電圧差
が、０Ｖ−３．３Ｖの全振幅をノード９６に生成するよ
うになっている。インバータ９２は信号バッファとして
機能して、出力（ＯＵＴ）が大きな容量性負荷を駆動で
きるようになっている。
【００３１】本発明者によって行われたシミュレーショ
ンにおいて、回路７０は、トランジスタ８４及び８６が
寸法的に等しくされると共に、寸法を等しくしたトラン
ジスタ８０及び８２の幅／長さ（Ｗ／Ｌ）比の約２倍を
有したときに、十分に機能した。トランジスタ７２及び
７４も寸法的に等しくされ、寸法を等しくしたトランジ
スタ７６及び７８の幅／長さ（Ｗ／Ｌ）比の約３分の１
の比を持つようにした。１対の基準ネットワーク抵抗器
８８及び９０のみが、チップ全体に対して必要とされ
る。ＶREF は、全ての入力バッファの間に共有すること
ができる。抵抗器８８及び９０は、ウエル拡散型抵抗
器、またはＶD に接続された、各々がゲートを有する２
つのＮＭＯＳトランジスタから構成することができる。
サブミクロンＣＭＯＳプロセスに対して、約１×１０-9
秒の模擬遅延が記録され、かつ、消費電力は、１ｍＷの
約１／２であった。
ンにおいて、回路７０は、トランジスタ８４及び８６が
寸法的に等しくされると共に、寸法を等しくしたトラン
ジスタ８０及び８２の幅／長さ（Ｗ／Ｌ）比の約２倍を
有したときに、十分に機能した。トランジスタ７２及び
７４も寸法的に等しくされ、寸法を等しくしたトランジ
スタ７６及び７８の幅／長さ（Ｗ／Ｌ）比の約３分の１
の比を持つようにした。１対の基準ネットワーク抵抗器
８８及び９０のみが、チップ全体に対して必要とされ
る。ＶREF は、全ての入力バッファの間に共有すること
ができる。抵抗器８８及び９０は、ウエル拡散型抵抗
器、またはＶD に接続された、各々がゲートを有する２
つのＮＭＯＳトランジスタから構成することができる。
サブミクロンＣＭＯＳプロセスに対して、約１×１０-9
秒の模擬遅延が記録され、かつ、消費電力は、１ｍＷの
約１／２であった。
【００３２】等式（１）によれば、チップ間信号が０．
３Ｖの振幅を有すれば、動的消費電力は、３．３Ｖの振
幅に対して、（０．３／３．３）2 、即ち０．８％にま
で低減することができる。例えば、５０ｐＦの負荷が、
５０ＭＨｇで０．３Ｖを介して駆動されているとすれ
ば、等式（１）は、０．２２５ｍＷの動的電力が消費さ
れることを示す。この値は、この種の信号伝送型式が１
つのチップから出る数百の信号に対して使用できること
に対して、かつ、これらの数百の信号がそれぞれ５０ｐ
Ｆをはるかに上回る負荷を有した場合に対しても、十分
に小さい。
３Ｖの振幅を有すれば、動的消費電力は、３．３Ｖの振
幅に対して、（０．３／３．３）2 、即ち０．８％にま
で低減することができる。例えば、５０ｐＦの負荷が、
５０ＭＨｇで０．３Ｖを介して駆動されているとすれ
ば、等式（１）は、０．２２５ｍＷの動的電力が消費さ
れることを示す。この値は、この種の信号伝送型式が１
つのチップから出る数百の信号に対して使用できること
に対して、かつ、これらの数百の信号がそれぞれ５０ｐ
Ｆをはるかに上回る負荷を有した場合に対しても、十分
に小さい。
【００３３】図１において、ストリップライン１８は、
一般に、プリント回路基板の第２の表面上の接地基準面
に対抗する回路基板トレース（ｃｉｒｃｕｉｔ ｂｏａ
ｒｄｔｒａｃｅ）を備えている。こういったトレース
は、トレースの幅、プリント回路基板の板厚、及びプリ
ント回路基板を構成する材料の誘電定数に依存した特性
インピーダンスを示す。代表的なトレースの特性インピ
ーダンスが約５０オームであれば、抵抗器２４及び２６
は、如何なる信号反射をも回避するため、１００Ωに等
しい必要がある。抵抗器２４は信号ラインから０．３Ｖ
に接続され、抵抗器２６は信号ラインから接地基準に接
続されている。この状況は、信号ラインから０インピー
ダンスで０．１５Ｖの電源に接続された単一の５０Ωの
抵抗器と電気的に等価である。約５Ωの出力インピーダ
ンスを有する駆動用チップにおいて信号ラインは、論理
ハイに対して０．３Ｖ−０．０１５Ｖにプルされ、論理
ローに対して０．０１５Ｖ以下にプルされる。論理ロー
または論理ハイの何れに対しても、終端用ネットワーク
２２で消費される電力は、式（２）によれば、僅か０．
３2 ／１００、即ち０．９ｍＷである。このことは、
３．３Ｖの信号振幅と比較して、１００倍以上の改良が
あることを表わしている。
一般に、プリント回路基板の第２の表面上の接地基準面
に対抗する回路基板トレース（ｃｉｒｃｕｉｔ ｂｏａ
ｒｄｔｒａｃｅ）を備えている。こういったトレース
は、トレースの幅、プリント回路基板の板厚、及びプリ
ント回路基板を構成する材料の誘電定数に依存した特性
インピーダンスを示す。代表的なトレースの特性インピ
ーダンスが約５０オームであれば、抵抗器２４及び２６
は、如何なる信号反射をも回避するため、１００Ωに等
しい必要がある。抵抗器２４は信号ラインから０．３Ｖ
に接続され、抵抗器２６は信号ラインから接地基準に接
続されている。この状況は、信号ラインから０インピー
ダンスで０．１５Ｖの電源に接続された単一の５０Ωの
抵抗器と電気的に等価である。約５Ωの出力インピーダ
ンスを有する駆動用チップにおいて信号ラインは、論理
ハイに対して０．３Ｖ−０．０１５Ｖにプルされ、論理
ローに対して０．０１５Ｖ以下にプルされる。論理ロー
または論理ハイの何れに対しても、終端用ネットワーク
２２で消費される電力は、式（２）によれば、僅か０．
３2 ／１００、即ち０．９ｍＷである。このことは、
３．３Ｖの信号振幅と比較して、１００倍以上の改良が
あることを表わしている。
【００３４】同一のラインに接続された、１つ以上の３
状態高インピーダンスのフロート可能な出力バッファを
備えることは、データ及びアドレスバスにとって極めて
一般的である。１つの駆動装置のみが、一度に、特定の
バスラインを制御することが許され、他の駆動装置は３
状態化されている（フロートされている）。どの２つの
駆動装置も信号ラインを同時に制御できるようになるこ
とを防止することに対して、一般に、大きな配慮がシス
テム設計者によってとられる。そうでなければ、駆動装
置が反対方向にプルしようとするため、非常に大きな電
流が流れ得る。例えば、出力バッファが、オンのとき、
接地基準またはＶD に対して５Ωの抵抗を有しており、
競合があれば、ＶD ら接地基準への通電に対して、１０
Ωの経路が存在し得る。３．３ＶのＶD に対する競合の
際の消費電力は、ＰC ＝３．３2／１０＝１．０９Ｗと
なり得る。この電力は２つの競合している出力バッファ
において消費され得て、永久損傷につながり得る。０．
３ＶのＶIOに対して、消費電力ＰC は０．３2 ／１０、
即ち９ｍＷである。従って、バス回線競合は、本発明の
実施例においては、破局的なことではない。
状態高インピーダンスのフロート可能な出力バッファを
備えることは、データ及びアドレスバスにとって極めて
一般的である。１つの駆動装置のみが、一度に、特定の
バスラインを制御することが許され、他の駆動装置は３
状態化されている（フロートされている）。どの２つの
駆動装置も信号ラインを同時に制御できるようになるこ
とを防止することに対して、一般に、大きな配慮がシス
テム設計者によってとられる。そうでなければ、駆動装
置が反対方向にプルしようとするため、非常に大きな電
流が流れ得る。例えば、出力バッファが、オンのとき、
接地基準またはＶD に対して５Ωの抵抗を有しており、
競合があれば、ＶD ら接地基準への通電に対して、１０
Ωの経路が存在し得る。３．３ＶのＶD に対する競合の
際の消費電力は、ＰC ＝３．３2／１０＝１．０９Ｗと
なり得る。この電力は２つの競合している出力バッファ
において消費され得て、永久損傷につながり得る。０．
３ＶのＶIOに対して、消費電力ＰC は０．３2 ／１０、
即ち９ｍＷである。従って、バス回線競合は、本発明の
実施例においては、破局的なことではない。
【００３５】一方の駆動装置がパワーアツプし、他方が
パワーダウンしている幾つかの駆動装置が、共通のバス
を駆動しているとすれば、パワーダウンしている駆動装
置が高インピーダンス状態にあることが望ましい。図２
は、ＶD が０Ｖであれば、トランジスタ５２及び５４双
方に対するゲート駆動電圧は０Ｖになり、バッファ５０
を実質的に３状態化していることを図示している。
パワーダウンしている幾つかの駆動装置が、共通のバス
を駆動しているとすれば、パワーダウンしている駆動装
置が高インピーダンス状態にあることが望ましい。図２
は、ＶD が０Ｖであれば、トランジスタ５２及び５４双
方に対するゲート駆動電圧は０Ｖになり、バッファ５０
を実質的に３状態化していることを図示している。
【００３６】簡潔の為、図２では、トランジスタ５２及
び５４の接地基準及びＶIOリターン（ＶI0 ｒｅｔｕｒ
ｎｓ）に対するパッケージ・インダクタンスは示してい
ない。同一の接地基準及びＶI0を共有し、同時に切換え
を行う（スイッチングする）多数の出バッファがあれ
ば、パッケージ・インダクタンスを流れる大きな過渡電
流は、振幅がＶIOに等しくあり得る接地基準またはＶIO
電圧ノイズ（雑音）を発する。このノイズは、静止出力
（ｑｕｉｅｓｃｅｎｔ ｏｕｔｐｕｔ）に送られ得ると
共に、低電圧信号伝送の全構成を無効にし得る。
び５４の接地基準及びＶIOリターン（ＶI0 ｒｅｔｕｒ
ｎｓ）に対するパッケージ・インダクタンスは示してい
ない。同一の接地基準及びＶI0を共有し、同時に切換え
を行う（スイッチングする）多数の出バッファがあれ
ば、パッケージ・インダクタンスを流れる大きな過渡電
流は、振幅がＶIOに等しくあり得る接地基準またはＶIO
電圧ノイズ（雑音）を発する。このノイズは、静止出力
（ｑｕｉｅｓｃｅｎｔ ｏｕｔｐｕｔ）に送られ得ると
共に、低電圧信号伝送の全構成を無効にし得る。
【００３７】図４は、この種のノイズを除去するための
出力バッファ１００を図示している。バッファ１００
は、多数の接地基準及びＶIOパッケージ・ピンを備えて
いる。バッファ１００は更に、複数のＮＡＮＤゲート１
０１〜１０５と、複数のインバータ１０６〜１１２と、
１組の４個のＮＭＯＳトランジスタ１１３〜１１６と、
一対のＥＳＤ保護ダイオード１１７及び１１８と、イン
ダクタ１２０〜１２３によって表わされたパッケージ・
インダクタンスとを備えている。ダイオード１１７及び
１１８は、一般に、半導体接合型ダイオードである。例
えば、ダイオード１１７及び１１８は、約０．５Ｖから
０．７Ｖの順方向バイアス電圧を有するシリコンＰＮ接
合を備えている。トランジスタ５２（図２）は、トラン
ジスタ１１３及び１１６と同等物である。トランジスタ
５４はトランジスタ１１４及び１１５と等価である。ト
ランジスタ１１３は、ハイからローへの遷移の際、出力
（ＯＵＴ）ローを「ノイズのある（ｎｏｉｓｙ）」接地
基準にプルしうる。遅延後、トランジスタ１１６はオン
に切り換って、出力をノイズのない「静かな」（ｑｕｉ
ｅｔ）接地基準に保持し、そしてトランジスタ１１３は
オフに切り換る。同様に、トランジスタ１１４は、ロー
からハイへの遷移の際、出力（ＯＵＴ）ハイを「ノイズ
のある」ＶIOにプルする。遅延後、トランジスタ１１５
はオンに切り換って、出力をノイズのない「静かな」
（ｑｕｉｅｔ）ＶIOに保持すると共に、トランジスタ１
１４はオフに切り換わる。この技術は、本発明者である
フランク・エム・ウォンラス（Ｆｒａｎｋ Ｍ．Ｗａｎ
ｌａｓｓ）によって１９９１年７月２３日付で出願され
た米国特許同時係属出願第０７／７３４，７５２号に更
に詳細に記載されている。この出願は、全てが公開され
たかのように参照することによって、ここに含まれる。
出力バッファ１００を図示している。バッファ１００
は、多数の接地基準及びＶIOパッケージ・ピンを備えて
いる。バッファ１００は更に、複数のＮＡＮＤゲート１
０１〜１０５と、複数のインバータ１０６〜１１２と、
１組の４個のＮＭＯＳトランジスタ１１３〜１１６と、
一対のＥＳＤ保護ダイオード１１７及び１１８と、イン
ダクタ１２０〜１２３によって表わされたパッケージ・
インダクタンスとを備えている。ダイオード１１７及び
１１８は、一般に、半導体接合型ダイオードである。例
えば、ダイオード１１７及び１１８は、約０．５Ｖから
０．７Ｖの順方向バイアス電圧を有するシリコンＰＮ接
合を備えている。トランジスタ５２（図２）は、トラン
ジスタ１１３及び１１６と同等物である。トランジスタ
５４はトランジスタ１１４及び１１５と等価である。ト
ランジスタ１１３は、ハイからローへの遷移の際、出力
（ＯＵＴ）ローを「ノイズのある（ｎｏｉｓｙ）」接地
基準にプルしうる。遅延後、トランジスタ１１６はオン
に切り換って、出力をノイズのない「静かな」（ｑｕｉ
ｅｔ）接地基準に保持し、そしてトランジスタ１１３は
オフに切り換る。同様に、トランジスタ１１４は、ロー
からハイへの遷移の際、出力（ＯＵＴ）ハイを「ノイズ
のある」ＶIOにプルする。遅延後、トランジスタ１１５
はオンに切り換って、出力をノイズのない「静かな」
（ｑｕｉｅｔ）ＶIOに保持すると共に、トランジスタ１
１４はオフに切り換わる。この技術は、本発明者である
フランク・エム・ウォンラス（Ｆｒａｎｋ Ｍ．Ｗａｎ
ｌａｓｓ）によって１９９１年７月２３日付で出願され
た米国特許同時係属出願第０７／７３４，７５２号に更
に詳細に記載されている。この出願は、全てが公開され
たかのように参照することによって、ここに含まれる。
【００３８】図４を参照すると、ＮＡＮＤゲート１０３
及びインバータ１１０内のトランジスタは、トランジス
タ１１３のゲートをオンに切り換えるべく、１×１０-9
秒以下の遅延が得られるように寸法が決められているこ
とが好ましい。このことは、入力信号（ＯＥ）がハイで
あって、入力信号（ＩＮ）が０Ｖから３．３Ｖに移行す
れば、生じることとなる。ＮＡＮＤゲート１０４及びイ
ンバータ１１２内のトランジスタは、同様に、トランジ
スタ１１６のゲートをオンに切り換えるときに数ｎｓｅ
ｃ、の遅延を引き起こすべく、寸法が決められている。
この遅延は、信号ＯＵＴが論理ローに達するように十分
長いことが好ましい。トランジスタ１１６のゲートがハ
イに切り換った後、インバータ１１１は反転したロー信
号をＮＡＮＤゲート１０３に送って、その出力をハイに
すると共に、インバータ１１０の出力をローにし、これ
によって、トランジスタ１１３をオフに切り換える。立
上り信号ＩＮに対して、インバータ１０９の出力はロー
に遷移して、ＮＡＮＤゲート１０２及び１０１の出力を
ハイに遷移させる。インバータ１０８及び１０６の出力
はローとなって、トランジスタ１１４及びトランジスタ
１１５をオフに切り換える。ＮＡＮＤゲート１０２及び
１０１とインバータ１０８及び１０６のトランジスタ
は、トランジスタ１１４及び１１５をオフに切り換える
とき１×１０-9秒以下の最小遅延を有するように、寸法
が決められていることが好ましい。インバータ１０９、
ＮＡＮＤゲート１０２及びインバータ１０８のトランジ
スタは、トランジスタ１１４のゲートをオンに切り換え
るとき１×１０-9秒以下の最小遅延を有するように、寸
法が決められていることが好ましい。例えば、これは、
信号ＯＥがハイであって、信号ＩＮが３．３Ｖから０Ｖ
に遷移するときに、生じる。ＮＡＮＤゲート１０１及び
インバータ１０６内のトランジスタは、トランジスタ１
１５のゲートをオンに切り換えるとき数ｎｓｅｃ．の遅
延を引き起こすように、寸法が決められていることが好
ましい。この遅延は、信号ＯＵＴが論理ハイに先ず達す
るのに十分長いことが好ましい。立下り信号ＩＮに対し
て、ＮＡＮＤゲート１０４及び１０３の出力が論理ハイ
となり、かつ、インバータ１１２及びインバータ１１０
の出力が論理ローとなって、トランジスタ１１３及び１
１６をオフに切り換える。ＮＡＮＤゲート１０４及び１
０３と、インバータ１１２及び１１０のトランジスタ
は、トランジスタ１１３及び１１６をオフに切り換える
のに１×１０-9秒以下の遅延を有するように、寸法が決
められていることが好ましい。
及びインバータ１１０内のトランジスタは、トランジス
タ１１３のゲートをオンに切り換えるべく、１×１０-9
秒以下の遅延が得られるように寸法が決められているこ
とが好ましい。このことは、入力信号（ＯＥ）がハイで
あって、入力信号（ＩＮ）が０Ｖから３．３Ｖに移行す
れば、生じることとなる。ＮＡＮＤゲート１０４及びイ
ンバータ１１２内のトランジスタは、同様に、トランジ
スタ１１６のゲートをオンに切り換えるときに数ｎｓｅ
ｃ、の遅延を引き起こすべく、寸法が決められている。
この遅延は、信号ＯＵＴが論理ローに達するように十分
長いことが好ましい。トランジスタ１１６のゲートがハ
イに切り換った後、インバータ１１１は反転したロー信
号をＮＡＮＤゲート１０３に送って、その出力をハイに
すると共に、インバータ１１０の出力をローにし、これ
によって、トランジスタ１１３をオフに切り換える。立
上り信号ＩＮに対して、インバータ１０９の出力はロー
に遷移して、ＮＡＮＤゲート１０２及び１０１の出力を
ハイに遷移させる。インバータ１０８及び１０６の出力
はローとなって、トランジスタ１１４及びトランジスタ
１１５をオフに切り換える。ＮＡＮＤゲート１０２及び
１０１とインバータ１０８及び１０６のトランジスタ
は、トランジスタ１１４及び１１５をオフに切り換える
とき１×１０-9秒以下の最小遅延を有するように、寸法
が決められていることが好ましい。インバータ１０９、
ＮＡＮＤゲート１０２及びインバータ１０８のトランジ
スタは、トランジスタ１１４のゲートをオンに切り換え
るとき１×１０-9秒以下の最小遅延を有するように、寸
法が決められていることが好ましい。例えば、これは、
信号ＯＥがハイであって、信号ＩＮが３．３Ｖから０Ｖ
に遷移するときに、生じる。ＮＡＮＤゲート１０１及び
インバータ１０６内のトランジスタは、トランジスタ１
１５のゲートをオンに切り換えるとき数ｎｓｅｃ．の遅
延を引き起こすように、寸法が決められていることが好
ましい。この遅延は、信号ＯＵＴが論理ハイに先ず達す
るのに十分長いことが好ましい。立下り信号ＩＮに対し
て、ＮＡＮＤゲート１０４及び１０３の出力が論理ハイ
となり、かつ、インバータ１１２及びインバータ１１０
の出力が論理ローとなって、トランジスタ１１３及び１
１６をオフに切り換える。ＮＡＮＤゲート１０４及び１
０３と、インバータ１１２及び１１０のトランジスタ
は、トランジスタ１１３及び１１６をオフに切り換える
のに１×１０-9秒以下の遅延を有するように、寸法が決
められていることが好ましい。
【００３９】ダイオード１１７及び１１８は、それらの
間の電圧が各方向において０．５Ｖを超えたときに、順
方向に導通する。従って、０．３Ｖの信号は何ら影響さ
れることはないが、静電型放電（ＥＳＤ）は短絡されよ
う。こうして、低電圧動作レベルによって、極めて簡易
で、しかも非常に強力なＥＳＤ保護が実現される。
間の電圧が各方向において０．５Ｖを超えたときに、順
方向に導通する。従って、０．３Ｖの信号は何ら影響さ
れることはないが、静電型放電（ＥＳＤ）は短絡されよ
う。こうして、低電圧動作レベルによって、極めて簡易
で、しかも非常に強力なＥＳＤ保護が実現される。
【００４０】バッファ１００が、内部チップ発生ノイズ
を抑制するが、動作上の問題を引き起こし得る多少の外
部発生ノイズが存在し得る。図５は、入力／出力伝送特
性においてヒステリシスを有する入力バッファ１３０を
図示している。入力バッファ１３０は、複数のＰＭＯＳ
トランジスタ１３１〜１３６と、複数のＮＭＯＳトラン
ジスタ１３８〜１４１と、一対のＥＳＤダイオード１４
２及び１４３と、一対のインバータ１４４及び１４５
と、１組の３つの抵抗器１４６〜１４８からなる分圧器
とを備えている。好ましいヒステリシス量は、抵抗器１
４６〜１４８の値によって制御される。これらの値が全
て等しければ、信号ＩＮは、信号ＯＵＴが切り換わるた
めには、０．３Ｖの２／３の電圧まで立ち上る必要があ
る。また、信号ＩＮは、信号ＯＵＴが切り換わるために
は、０．３Ｖの１／３まで立ち下がる必要がある。ヒス
テリシスによって、誤入力を受けることなく、全論理振
幅の殆んど２／３のノイズに、入力を晒することができ
る。抵抗器１４６，１４７及び１４８は、任意の１チッ
プに１度だけ組み込まれることが好ましい。
を抑制するが、動作上の問題を引き起こし得る多少の外
部発生ノイズが存在し得る。図５は、入力／出力伝送特
性においてヒステリシスを有する入力バッファ１３０を
図示している。入力バッファ１３０は、複数のＰＭＯＳ
トランジスタ１３１〜１３６と、複数のＮＭＯＳトラン
ジスタ１３８〜１４１と、一対のＥＳＤダイオード１４
２及び１４３と、一対のインバータ１４４及び１４５
と、１組の３つの抵抗器１４６〜１４８からなる分圧器
とを備えている。好ましいヒステリシス量は、抵抗器１
４６〜１４８の値によって制御される。これらの値が全
て等しければ、信号ＩＮは、信号ＯＵＴが切り換わるた
めには、０．３Ｖの２／３の電圧まで立ち上る必要があ
る。また、信号ＩＮは、信号ＯＵＴが切り換わるために
は、０．３Ｖの１／３まで立ち下がる必要がある。ヒス
テリシスによって、誤入力を受けることなく、全論理振
幅の殆んど２／３のノイズに、入力を晒することができ
る。抵抗器１４６，１４７及び１４８は、任意の１チッ
プに１度だけ組み込まれることが好ましい。
【００４１】図６は、所定のチップ上にて、共通のバス
ライン１５６に接続され、出力または入力として機能し
得る複数の信号パッド１５０〜１５５を図示している。
信号パッド１５０〜１５５は、基板上及びバックプレー
ン（ｂａｃｋｐｌａｎｅ）上のアドレス及びデータバス
等の長いストリップライン・トレースを駆動するのに使
用することができる。所定の信号トレースと結合した幾
つかのチップ入力及び出力が、一般にあり得る。抵抗器
１５８〜１６１等の、共通ライン１５６の端部での終端
は、この状況に対する反射を最小化する。ライン１５６
が５０Ωの特性インピーダンスを有していれば、抵抗器
１５８〜１６１は全て、１００Ωに等しくなり得る。２
つのネットワークは並列であるため、５Ωの出力抵抗を
有する駆動装置デバイスは、ライン１５６を、論理ロー
に対して接地基準の０．０３Ｖ以内にプルすると共に、
論理ハイに対して、ＶIOの±１０％の許容範囲である、
０．３Ｖのうちの０．０３Ｖ内にプルすることができ
る。
ライン１５６に接続され、出力または入力として機能し
得る複数の信号パッド１５０〜１５５を図示している。
信号パッド１５０〜１５５は、基板上及びバックプレー
ン（ｂａｃｋｐｌａｎｅ）上のアドレス及びデータバス
等の長いストリップライン・トレースを駆動するのに使
用することができる。所定の信号トレースと結合した幾
つかのチップ入力及び出力が、一般にあり得る。抵抗器
１５８〜１６１等の、共通ライン１５６の端部での終端
は、この状況に対する反射を最小化する。ライン１５６
が５０Ωの特性インピーダンスを有していれば、抵抗器
１５８〜１６１は全て、１００Ωに等しくなり得る。２
つのネットワークは並列であるため、５Ωの出力抵抗を
有する駆動装置デバイスは、ライン１５６を、論理ロー
に対して接地基準の０．０３Ｖ以内にプルすると共に、
論理ハイに対して、ＶIOの±１０％の許容範囲である、
０．３Ｖのうちの０．０３Ｖ内にプルすることができ
る。
【００４２】抵抗器１５８〜１６１は、チップに対し
て、外部よりもむしろ内部に組み込み得る。ゲートが
３．３Ｖに結合したＮＭＯＳトランジスタは、この種の
内部組込み抵抗を実施するのに使用することができる。
１００Ωの抵抗器の同等物は、約４０：１のＷ／Ｌ比を
有するＮＭＯＳトランジスタを備えている。正確な寸法
は、特定のプロセスのパラメータに依存し得る。
て、外部よりもむしろ内部に組み込み得る。ゲートが
３．３Ｖに結合したＮＭＯＳトランジスタは、この種の
内部組込み抵抗を実施するのに使用することができる。
１００Ωの抵抗器の同等物は、約４０：１のＷ／Ｌ比を
有するＮＭＯＳトランジスタを備えている。正確な寸法
は、特定のプロセスのパラメータに依存し得る。
【００４３】図７は、一対の内蔵終端用トランジスタ１
７２及び１７４を有するチップＩ／Ｏセル１７０を図示
している。共通信号ライン１７６の端部におけるＩ／Ｏ
セルりみが、この種の終端を必要とする。従って、終端
使用可能（ＴＥ：ｔｏｒｍｉｎａｔｉｏｎ ｅｎａｂｌ
ｅ）信号は、トランジスタ１７２及び１７４がアクティ
ブであるか否かを制御するのに使用することが好まし
い。例えば、図６において、ストリップライン１５６の
対抗端部のチップ１５３及び１５５のみが、こういった
使用可能の終端ネットワークを有することとなる。実用
上、ＴＥ信号は、出力使用可能信号ＯＥが共有されるの
と同様にして、共通チップ上の多数のＩ／Ｏセルによっ
て共有し得る。
７２及び１７４を有するチップＩ／Ｏセル１７０を図示
している。共通信号ライン１７６の端部におけるＩ／Ｏ
セルりみが、この種の終端を必要とする。従って、終端
使用可能（ＴＥ：ｔｏｒｍｉｎａｔｉｏｎ ｅｎａｂｌ
ｅ）信号は、トランジスタ１７２及び１７４がアクティ
ブであるか否かを制御するのに使用することが好まし
い。例えば、図６において、ストリップライン１５６の
対抗端部のチップ１５３及び１５５のみが、こういった
使用可能の終端ネットワークを有することとなる。実用
上、ＴＥ信号は、出力使用可能信号ＯＥが共有されるの
と同様にして、共通チップ上の多数のＩ／Ｏセルによっ
て共有し得る。
【００４４】以上、本発明を、目下の好ましい実施例の
観点から述べてきたが、この開示が限定的に解釈される
べきものではないことは言うまでもない。種々の変更及
び修正は、上述の開示を読めば、当業者にとって、確か
に明瞭となり得る。例えば、ＣＭＯＳ装置間のシングル
エンデッド式の相互接続についてこれまで説明してきた
が、低電圧差動式結合を可能にするためには、入力及び
出力バッファに簡易な修正を施こせばよい。この種差動
式結合は、優れたコモンモードノイズ排除品質を有する
ような背景技術において周知である。従って、特許請求
の範囲を、本発明の真の精神及び範囲にもとることな
く、全ての変更及び修正を含んだ形で解釈すべきであ
る。
観点から述べてきたが、この開示が限定的に解釈される
べきものではないことは言うまでもない。種々の変更及
び修正は、上述の開示を読めば、当業者にとって、確か
に明瞭となり得る。例えば、ＣＭＯＳ装置間のシングル
エンデッド式の相互接続についてこれまで説明してきた
が、低電圧差動式結合を可能にするためには、入力及び
出力バッファに簡易な修正を施こせばよい。この種差動
式結合は、優れたコモンモードノイズ排除品質を有する
ような背景技術において周知である。従って、特許請求
の範囲を、本発明の真の精神及び範囲にもとることな
く、全ての変更及び修正を含んだ形で解釈すべきであ
る。
【図１】本発明のシステムの実施例のブロック図であ
る。
る。
【図２】図１のシステムに含まれる出力バッファの略回
路図である。
路図である。
【図３】図１のシステムに含まれる入力バッファの略回
路図である。
路図である。
【図４】本発明のノイズ抑制用出力バッファの実施例の
略回路図である。
略回路図である。
【図５】本発明のノイズ排除用入力バッファの実施例の
略回路図である。
略回路図である。
【図６】共有式Ｉ／Ｏ信号ラインの図である。
【図７】固有終端を有する本発明のＩ／Ｏセルの実施例
の略回路図である。
の略回路図である。
１０ ＣＭＯＳベースのデジタル・システム １２，１４，１６ チップ ２０ コンデンサ ２２ 終端用ネットワーク ２６，３２，３８ 入力バッファ ２８，３４，４０ 内部回路 ３０，３６，４２ 出力バッファ
Claims (20)
- 【請求項１】 複数の相互接続したパッケージ式ＣＭＯ
Ｓ装置を備えたシステムにおいて、各装置が、 ０．５Ｖを超えない論理レベルを受信すると共に、３．
３Ｖを超える論理レベルで動作する内部論理回路とイン
ターフェースする入力バッファ手段と、 ０．５Ｖを超えない論理レベルを外部に伝送すると共
に、前記内部論理回路に応答する出力バッファ手段であ
って、システム及び装置電力動作レベルが、高速及び高
容量性負荷動作の際に制限されてなる前記出力バッファ
手段と、を具備したことを特徴とする前記システム。 - 【請求項２】 請求項１記載のシステムにおいて、 前記入力及び出力バッファ手段に接続されて、０．５Ｖ
を超えない電圧ＶIOを受信して、前記出力がバッファか
らの信号出力が接地電位とＶIOとの間で動作し得るよう
にすると共に、前記入力バッファ手段が、前記電圧ＶIO
の約半分の入力しきい値を示し得るようにした基準電圧
端子を、更に具備したことを特徴とする前記システム。 - 【請求項３】 請求項１記載のシステムにおいて、前記
入力バッファ手段が、第２の対のＰＭＯＳトランジスタ
と直列に接続され、入力信号（ＩＮ）ポート及び約０．
１５Ｖの動作電圧しきい値をもたらす差動増幅器を形成
する第１の対のＰＭＯＳトランジスタと、第３の対のＰ
ＭＯＳトランジスタと直列に接続され、前記差動増幅器
に応答すると共に、出力信号（ＯＵＴ）ポートをもたら
す第１の対のＮＭＯＳトランジスタと、を備え、前記Ｉ
Ｎポートに印加される０．３Ｖ論理信号が、前記ＯＵＴ
ポートに３．３Ｖ論理信号を生成することを特徴とする
前記システム。 - 【請求項４】 請求項１記載のシステムにおいて、前記
出力バッファ手段が、出力使用可能（ＯＥ）制御及び入
力信号（ＩＮ）ポートをもたらす一対のＮＡＮＤゲート
と、約３．３Ｖで動作する一対のバッファと、約０．３
Ｖで動作すると共に、前記バッファ及びＮＡＮＤゲート
に応答する出力信号（ＯＵＴ）ポートをもたらす第１の
対の直列接続のＮＭＯＳトランジスタとを備え、前記Ｉ
Ｎポートに印加される３．３Ｖ論理信号が、前記ＯＵＴ
ポートに０．３Ｖ論理信号を生成することを特徴とする
前記システム。 - 【請求項５】 請求項１記載のシステムにおいて、前記
入力バッファ手段は、入力論理レベルを、前記入力論理
レベルの１／３と２／３の間で変化させるヒステリシス
手段を備えていることを特徴とする前記システム。 - 【請求項６】 請求項４記載のシステムにおいて、前記
出力バッファ手段は、約０．３Ｖで動作すると共に、前
記バッファ及びＮＡＮＤゲートに応答する前記出力信号
（ＯＵＴ）ポートに第２の出力信号をもたらす第２の対
の直列接続のＮＭＯＳトランジスタと、 前記第１の対の直列接続のＮＭＯＳトランジスタに電力
を供給する「ノイズのある」（ｎｏｉｓｙ）接地基準端
子及び電源端子の対と、 前記第２の対の直列接続のＮＭＯＳトランジスタに電力
を供給する、ノイズのない「静かな」（ｑｕｉｅｔ）接
地基準端子及び電源端子の対と、 前記ＩＮポートの入力信号変化に応答して、第１に切り
換わる前記第１の対の直列接続のＮＭＯＳトランジスタ
を制御して、前記入力信号変化に応答して、第２に切り
換わる前記第２の対の直列接続のＮＭＯＳトランジスタ
を制御する論理手段であって、隣接する静止（ｑｕｉｅ
ｓｃｅｎｔ）チャネルが低減された接地基準バウンス
（ｂｏｕｎｃｅ）電流及び電源バウンス（ｂｏｕｎｃ
ｅ）電流を受けることによって、不安定となることがな
くなる前記論理手段と、を更に備えていることを特徴と
する前記システム。 - 【請求項７】 請求項１記載のシステムにおいて、前記
入力バッファ手段が、前記入力バッファの接地基準と入
力信号ポートの間に並列に接続された２つの逆極性ダイ
オードを有する静電型放電（ＥＳＤ：ｅｌｅｃｔｒｏｓ
ｔａｔｉｃｄｉｓｃｈａｖｇｅ）保護手段を備えている
ことを特徴とする前記システム。 - 【請求項８】 請求項１記載のシステムにおいて、前記
出力バッファ手段は、前記出力バッファの接地基準と出
力信号ポートの間に並列に接続された２つの逆極性ダイ
オードを有する静電型放電（ＥＳＤ）保護手段を備えて
いることを特徴とする前記システム。 - 【請求項９】 請求項１記載のシステムにおいて、前記
出力バッファ手段が、ＶIO電源端子と接地基準の間に前
記信号出力を接続するプルアップ終端トランジスタ及び
プルダウン終端トランジスタと、外部バスラインに沿っ
た前記出力バッファの位置に応じて、前記終端トランジ
スタがアクティブかまたはインアクティブであるかを管
理するゲート制御手段及び終端使用可能（ＴＥ：ｔｅｒ
ｍｉｎａｔｉｏｎ ｅｎａｂｌｅ）入力であって、多く
のこの種出力バッファ手段が前記外部バスラインに共通
して結合され得るが、このうちの２つの出力バッファ手
段のみがアクティブ終端トランジスタと共に動作してな
る前記関連のゲート制御手段及びＴＥ入力と、を有する
信号出力終端手段を備えたことを特徴とする前記システ
ム。 - 【請求項１０】 比較的大規模の複数の外部の高容量負
荷を実質的に高い論理スイッチング速度で駆動する、制
限された電力損失ポテンシャルを有するＣＭＯＳ集積回
路装置において、 実質的に３．３から５Ｖの範囲内の内部論理信号レベル
で動作すると共に、それぞれの比較的大きな容量性負荷
の間に、複数の外部装置との独立した並列通信のための
比較的大規模の複数の信号を生成する内部論理機能手段
と、 前記内部論理信号を、半導体接合ダイオードの順バイア
ス電圧を超えない外部論理レベルに変換する複数の独立
した出力バッファ手段であって、おのおの及び全てが、
所定の最大スイッチング速度で、前記比較的大規模の複
数の外部の高容量負荷を駆動するものの、前記装置の前
記制限された電力損失ポテンシャルに比して少ない電力
損失となる前記複数の独立した出力バッファ手段と、を
具備したことを特徴とする前記装置。 - 【請求項１１】 請求項１０記載の装置において、 ０．５Ｖを超えない論理レベルを受信すると共に、前記
内部論理機能手段にインターフェースする入力バッファ
手段を、更に具備したことを特徴とする前記装置。 - 【請求項１２】 請求項１１記載の装置において、 ０．５Ｖを超えない電圧ＶIOを前記入力及び出力バッフ
ァ手段にもたらして、前記出力バッファからの信号出力
が接地基準及びＶIOの間で動作し得るようにすると共
に、前記入力バッファ手段が電圧ＶIOの約半分の入力し
きい値を示し得るようにした基準発生手段を、更に具備
したことを特徴とする前記装置。 - 【請求項１３】 請求項１１記載の装置において、前記
入力バッファ手段は、第２の対のＰＭＯＳトランジスタ
と直列接続されると共に、入力信号（ＩＮ）ポート及び
約０．１５Ｖの動作電圧しきい値をもたらす差動増幅器
を形成する第１の対のＰＭＯＳトランジスタと、第３の
対のＰＭＯＳトランジスタと直列接続されると共に、前
記差動増幅器に応答して出力信号（ＯＵＴ）ポートをも
たらす増幅器を形成する第１の対のＮＭＯＳトランジス
タと、を備え、前記ＩＮポートに印加される０．３Ｖ論
理信号が、前記内部論理機能手段の前記ＯＵＴポートに
３．３Ｖ論理信号を生成してなることを特徴とする前記
装置。 - 【請求項１４】 請求項１１記載の装置において、前記
入力バッファ手段が、前記入力バッファの接地基準と入
力信号ポートの間に並列に接続された２つの逆極性ダイ
オードを有する静電型放電（ＥＳＤ）保護手段を備えた
ことを特徴とする前記装置。 - 【請求項１５】 請求項１０記載の装置において、前記
出力バッファ手段が、前記出力バッファの接地基準と出
力信号ポートの間に並列に接続された２つの逆極性ダイ
オードを有する静電型放電（ＥＳＤ）保護手段を備えた
ことを特徴とする前記装置。 - 【請求項１６】 請求項１０記載の装置において、前記
入力バッファ手段が、前記入力論理レベルの１／３と２
／３の間で入力論理レベルしきい値を変化させるヒステ
リシス手段を備えていることを特徴とする前記装置。 - 【請求項１７】 請求項１０記載の装置において、前記
出力バッファ手段が、ＶIO電源端子と接地基準の間に前
記信号出力を接続するプルアップ終端トランジスタ及び
プルダウン終端トランジスタと、外部バスラインに沿っ
た前記出力バッファの位置に応じて、前記終端トランジ
スタがアクティブかまたはインアクティブであるかを管
理する関連のゲート制御手段及び終端使用可能（ＴＥ）
入力であって、多くのこの種出力バッファ手段が前記外
部バスラインに共通して結合され得るが、このうちの２
つの出力バッファ手段のみがアクティブ終端トランジス
タと共に動作してなる前記関連のゲート制御手段及びＴ
Ｅ入力と、を有する信号出力終端手段を備えたことを特
徴とする前記システム。 - 【請求項１８】 比較的大規模の複数の外部の高容量負
荷を実質的に高い論理スイッチング速度で駆動する、制
限された電力損失ポテンシャルを有するＣＭＯＳ集積回
路装置において、 実質的に３．３ないし５Ｖの範囲内の内部論理信号レベ
ルで動作すると共に、それぞれの比較的大きな容量性負
荷の間に、複数の外部装置との独立した並列通信のため
の比較的大規模の複数の信号を生成する内部論理機能手
段と、 前記内部論理信号を、半導体接合ダイオードの順バイア
ス電圧を超えない外部論理レベルに変換する複数の独立
した出力バッファ手段であって、おのおの及び全てが、
所定の最大スイッチング速度で、前記比較的大規模の複
数の外部の高容量負荷を駆動するものの、前記装置の前
記制限された電力損失ポテンシャルに比して少ない電力
損失となる前記複数の独立した出力バッファ手段と、 ０．５Ｖを超えない論理レベルを受信すると共に、前記
内部論理機能手段にインターフェースする入力バッファ
手段と、 ０．５Ｖを超えない電圧ＶIOを前記入力及び出力バッフ
ァ手段にもたらして、前記出力バッファからの信号出力
が接地基準及びＶIOの間で動作し得るようにすると共
に、前記入力バッファ手段が電圧ＶIOの約半分の入力し
きい値を示し得るようにした基準発生手段と、を具備し
たことを特徴とする前記装置。 - 【請求項１９】 請求項１８記載の装置において、前記
入力バッファ手段は、 第２の対のＰＭＯＳトランジスタと直列接続されると共
に、入力信号（ＩＮ）ポート及び約０．１５Ｖの動作電
圧しきい値をもたらす差動増幅器を形成する第１の対の
ＰＭＯＳトランジスタと、第３の対のＰＭＯＳトランジ
スタと直列接続されると共に、前記差動増幅器に応答し
て出力信号（ＯＵＴ）ポートをもたらす増幅器を形成す
る第１の対のＮＭＯＳトランジスタとであって、前記Ｉ
Ｎポートに印加される０．３Ｖ論理信号が、前記内部論
理機能手段の前記ＯＵＴポートに３．３Ｖの論理信号を
生成してなるものと、 前記入力バッファの接地基準と入力信号ポートの間に並
列に接続された２つの逆極性ダイオードを有する静電型
放電（ＥＳＤ）保護手段と、 前記入力信号論理レベルの１／３と２／３の間で入力論
理レベルしきい値を変化させるヒステリシス手段と、を
備えていることを特徴とする前記装置。 - 【請求項２０】 請求項１８記載の装置において、各前
記出力バッファ手段は、 前記出力バッファの接地基準と出力信号ポートの間に並
列に接続された２つの逆極性ダイオードを有する静電型
放電（ＥＳＤ）保護手段と、 ＶIO電源端子と接地基準の間に前記信号出力を接続する
プルアップ終端トランジスタ及びプルダウン終端トラン
ジスタと、外部バスラインに沿った前記出力バッファの
位置に応じて、前記終端トランジスタがアクティブかま
たはインアクティブであるかを管理する関連のゲート制
御手段及び終端使用可能（ＴＥ）入力であって、多くの
この種出力バッファ手段が前記外部バスラインに共通に
結合され得るが、このうちの２つの出力バッファ手段の
みがアクティブ終端トランジスタと共に動作してなる前
記関連のゲート制御手段及びＴＥ入力と、を備えたこと
を特徴とする前記装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/008,669 US5311083A (en) | 1993-01-25 | 1993-01-25 | Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads |
| US008669 | 1993-01-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077409A true JPH077409A (ja) | 1995-01-10 |
| JP3512223B2 JP3512223B2 (ja) | 2004-03-29 |
Family
ID=21732982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00351394A Expired - Fee Related JP3512223B2 (ja) | 1993-01-25 | 1994-01-18 | おのおのが大容量性負荷に関連した多数の高速出力ライン用の極低電圧チップ間ｃｍｏｓ論理信号伝送 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5311083A (ja) |
| EP (1) | EP0608786B1 (ja) |
| JP (1) | JP3512223B2 (ja) |
| CA (1) | CA2113987A1 (ja) |
| DE (1) | DE69412652T2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1155107A (ja) * | 1997-08-04 | 1999-02-26 | Hitachi Ltd | 半導体集積回路装置 |
| JP2003037492A (ja) * | 2001-05-18 | 2003-02-07 | Sharp Corp | 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置 |
| JP2009010980A (ja) * | 2008-08-18 | 2009-01-15 | Renesas Technology Corp | 半導体集積回路 |
| JP2009105347A (ja) * | 2007-10-25 | 2009-05-14 | Sony Corp | 高周波回路装置 |
| JP2010283885A (ja) * | 2010-09-06 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2011019189A (ja) * | 2009-07-10 | 2011-01-27 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
| US8063691B2 (en) | 2002-01-28 | 2011-11-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69226150T2 (de) | 1991-11-05 | 1999-02-18 | Hsu Fu Chieh | Redundanzarchitektur für Schaltungsmodul |
| US5831467A (en) | 1991-11-05 | 1998-11-03 | Monolithic System Technology, Inc. | Termination circuit with power-down mode for use in circuit module architecture |
| JPH08500687A (ja) | 1992-08-10 | 1996-01-23 | モノリシック・システム・テクノロジー・インコーポレイテッド | ウェハ規模の集積化のためのフォルトトレラントな高速度のバス装置及びバスインタフェース |
| JPH06104704A (ja) * | 1992-09-18 | 1994-04-15 | Mitsubishi Electric Corp | 半導体集積回路装置の入力回路 |
| US5422523A (en) * | 1992-11-09 | 1995-06-06 | Intel Corporation | Apparatus for translating logic signal levels from 3.3 volts to 5 volts |
| US5438277A (en) * | 1993-03-19 | 1995-08-01 | Advanced Micro Devices, Inc. | Ground bounce isolated output buffer |
| US5410267A (en) * | 1993-09-24 | 1995-04-25 | Intel Corporation | 3.3 V to 5 V supply interface buffer |
| US5406143A (en) * | 1993-12-21 | 1995-04-11 | Vertex Semiconductor Corporation | GTL to CMOS level signal converter, method and apparatus |
| EP0863472B1 (en) | 1994-01-19 | 2002-08-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with two supply voltage levels |
| JPH07302144A (ja) * | 1994-05-02 | 1995-11-14 | Hitachi Ltd | インタフェース回路 |
| JP3117603B2 (ja) * | 1994-06-06 | 2000-12-18 | 松下電器産業株式会社 | 半導体集積回路 |
| US5655113A (en) | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| FR2725085B1 (fr) * | 1994-09-26 | 1997-01-17 | Matra Mhs | Dispositif d'interfacage de signaux logiques du niveau btl au niveau ttl et cmos |
| US5541534A (en) * | 1995-02-13 | 1996-07-30 | International Business Machines Corporation | Mixed voltage interface converter |
| JP3640703B2 (ja) * | 1995-05-24 | 2005-04-20 | 株式会社ルネサステクノロジ | バス駆動回路、レシーバ回路およびバスシステム |
| TW305958B (ja) * | 1995-05-26 | 1997-05-21 | Matsushita Electric Ind Co Ltd | |
| US5604450A (en) * | 1995-07-27 | 1997-02-18 | Intel Corporation | High speed bidirectional signaling scheme |
| US6057702A (en) * | 1995-08-24 | 2000-05-02 | Nec Corporation | Bus driver |
| US5585744A (en) * | 1995-10-13 | 1996-12-17 | Cirrus Logic, Inc. | Circuits systems and methods for reducing power loss during transfer of data across a conductive line |
| KR0166509B1 (ko) * | 1995-12-29 | 1999-01-15 | 김주용 | 정전기 보호 회로 |
| CN1183587C (zh) * | 1996-04-08 | 2005-01-05 | 德克萨斯仪器股份有限公司 | 用于把两个集成电路直流上相互隔离的方法和设备 |
| JP3195913B2 (ja) * | 1996-04-30 | 2001-08-06 | 株式会社東芝 | 半導体集積回路装置 |
| US6147511A (en) | 1996-05-28 | 2000-11-14 | Altera Corporation | Overvoltage-tolerant interface for integrated circuits |
| US6175952B1 (en) * | 1997-05-27 | 2001-01-16 | Altera Corporation | Technique of fabricating integrated circuits having interfaces compatible with different operating voltage conditions |
| US8604828B1 (en) * | 1996-05-31 | 2013-12-10 | International Business Machines Corporation | Variable voltage CMOS off-chip driver and receiver circuits |
| US5723987A (en) * | 1996-06-06 | 1998-03-03 | Intel Corporation | Level shifting output buffer with p channel pulldown transistors which are bypassed |
| US5952847A (en) * | 1996-06-25 | 1999-09-14 | Actel Corporation | Multiple logic family compatible output driver |
| US5818261A (en) * | 1996-08-08 | 1998-10-06 | Hewlett Packard Company | Pseudo differential bus driver/receiver for field programmable devices |
| US6552594B2 (en) * | 1997-03-27 | 2003-04-22 | Winbond Electronics, Corp. | Output buffer with improved ESD protection |
| US6078192A (en) * | 1997-09-18 | 2000-06-20 | Ericsson, Inc. | Circuit and method for using the I2 C serial protocol with multiple voltages |
| JPH11102305A (ja) * | 1997-09-29 | 1999-04-13 | Oki Electric Ind Co Ltd | インサーキットエミュレータ |
| US6107856A (en) * | 1997-12-30 | 2000-08-22 | Lsi Logic Corporation | Dual output comparator for operating over a wide common mode range |
| US6181165B1 (en) * | 1998-03-09 | 2001-01-30 | Siemens Aktiengesellschaft | Reduced voltage input/reduced voltage output tri-state buffers |
| US6064226A (en) * | 1998-03-17 | 2000-05-16 | Vanguard International Semiconductor Corporation | Multiple input/output level interface input receiver |
| US5991135A (en) * | 1998-05-11 | 1999-11-23 | Vlsi Technology, Inc. | System including ESD protection |
| US6507471B2 (en) | 2000-12-07 | 2003-01-14 | Koninklijke Philips Electronics N.V. | ESD protection devices |
| US6693780B2 (en) | 2001-08-02 | 2004-02-17 | Koninklijke Philips Electronics N.V. | ESD protection devices for a differential pair of transistors |
| US7098693B2 (en) * | 2004-08-31 | 2006-08-29 | International Business Machines Corporation | Bi-directional voltage translator |
| US7560798B2 (en) * | 2006-02-27 | 2009-07-14 | International Business Machines Corporation | High performance tapered varactor |
| US8159270B2 (en) * | 2008-10-28 | 2012-04-17 | Micron Technology, Inc. | Circuitry and methods minimizing output switching noise through split-level signaling and bus division enabled by a third power supply |
| KR101639762B1 (ko) | 2009-02-02 | 2016-07-14 | 삼성전자주식회사 | 출력 버퍼 회로 및 이를 포함하는 집적 회로 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245224A (en) * | 1983-01-31 | 1993-09-14 | Hitachi, Ltd. | Level conversion circuitry for a semiconductor integrated circuit |
| KR910008521B1 (ko) * | 1983-01-31 | 1991-10-18 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체집적회로 |
| US4645951A (en) * | 1983-08-31 | 1987-02-24 | Hitachi, Ltd. | Semiconductor integrated circuit having a C-MOS internal logic block and an output buffer for providing ECL level signals |
| US4527079A (en) * | 1983-11-01 | 1985-07-02 | Advanced Micro Devices, Inc. | Integrated circuit device accepting inputs and providing outputs at the levels of different logic families |
| US5049763A (en) * | 1989-03-22 | 1991-09-17 | National Semiconductor Corporation | Anti-noise circuits |
| US4963766A (en) * | 1989-06-28 | 1990-10-16 | Digital Equipment Corporation | Low-voltage CMOS output buffer |
| US5023487A (en) * | 1989-09-29 | 1991-06-11 | Texas Instruments Incorporated | ECL/TTL-CMOS translator bus interface architecture |
| US5023488A (en) * | 1990-03-30 | 1991-06-11 | Xerox Corporation | Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines |
| JPH04155693A (ja) * | 1990-10-18 | 1992-05-28 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置のデータ出力回路 |
-
1993
- 1993-01-25 US US08/008,669 patent/US5311083A/en not_active Expired - Lifetime
-
1994
- 1994-01-18 JP JP00351394A patent/JP3512223B2/ja not_active Expired - Fee Related
- 1994-01-21 CA CA002113987A patent/CA2113987A1/en not_active Abandoned
- 1994-01-22 DE DE69412652T patent/DE69412652T2/de not_active Expired - Fee Related
- 1994-01-22 EP EP94100898A patent/EP0608786B1/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1155107A (ja) * | 1997-08-04 | 1999-02-26 | Hitachi Ltd | 半導体集積回路装置 |
| JP2003037492A (ja) * | 2001-05-18 | 2003-02-07 | Sharp Corp | 信号処理回路、低電圧信号発生器およびそれを備えた画像表示装置 |
| US8063691B2 (en) | 2002-01-28 | 2011-11-22 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US8222945B2 (en) | 2002-01-28 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US8829968B2 (en) | 2002-01-28 | 2014-09-09 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2009105347A (ja) * | 2007-10-25 | 2009-05-14 | Sony Corp | 高周波回路装置 |
| JP2009010980A (ja) * | 2008-08-18 | 2009-01-15 | Renesas Technology Corp | 半導体集積回路 |
| JP4602443B2 (ja) * | 2008-08-18 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2011019189A (ja) * | 2009-07-10 | 2011-01-27 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
| JP2010283885A (ja) * | 2010-09-06 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0608786A1 (en) | 1994-08-03 |
| JP3512223B2 (ja) | 2004-03-29 |
| DE69412652D1 (de) | 1998-10-01 |
| DE69412652T2 (de) | 1999-04-15 |
| CA2113987A1 (en) | 1994-07-26 |
| EP0608786B1 (en) | 1998-08-26 |
| US5311083A (en) | 1994-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3512223B2 (ja) | おのおのが大容量性負荷に関連した多数の高速出力ライン用の極低電圧チップ間ｃｍｏｓ論理信号伝送 | |
| EP0643487B1 (en) | MOS output circuit with leakage current protection | |
| Knight et al. | A self-terminating low-voltage swing CMOS output driver | |
| US8139332B2 (en) | Level conversion circuit and semiconductor integrated circuit device employing the level conversion circuit | |
| US5019724A (en) | Noise tolerant input buffer | |
| JP3687422B2 (ja) | インターフェース回路 | |
| US6127840A (en) | Dynamic line termination clamping circuit | |
| US6300800B1 (en) | Integrated circuit I/O buffer with series P-channel and floating well | |
| US5721875A (en) | I/O transceiver having a pulsed latch receiver circuit | |
| US6060905A (en) | Variable voltage, variable impedance CMOS off-chip driver and receiver interface and circuits | |
| US6118303A (en) | Integrated circuit I/O buffer having pass gate protection with RC delay | |
| EP0648020A2 (en) | Output buffer circuit | |
| US6281702B1 (en) | CMOS small signal terminated hysteresis receiver | |
| EP0347083B1 (en) | TTL output driver gate configuration | |
| US7180331B2 (en) | Voltage tolerant structure for I/O cells | |
| US5874843A (en) | Power-on reset circuit without an RC Network | |
| US6259269B1 (en) | Soi small signal terminated hysteresis receiver | |
| US6380772B1 (en) | Self-limiting pad driver | |
| JPH04242319A (ja) | Ｃｍｏｓ集積回路 | |
| JPH0983411A (ja) | 半導体集積回路 | |
| US20050122158A1 (en) | Fast static receiver with input transition dependent inversion threshold | |
| JPH08228144A (ja) | 半導体集積回路装置並びに信号伝送方法および信号伝送システム | |
| KR20020002537A (ko) | 고속과 저전력을 위한 버스 라인 구동 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040106 |
|
| LAPS | Cancellation because of no payment of annual fees |