JP3512223B2 - おのおのが大容量性負荷に関連した多数の高速出力ライン用の極低電圧チップ間cmos論理信号伝送 - Google Patents
おのおのが大容量性負荷に関連した多数の高速出力ライン用の極低電圧チップ間cmos論理信号伝送Info
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Description
【0001】
【産業上の利用分野】本発明は電子式デジタル回路に関
し、特に、極めて低い電圧信号振幅を使用することによ
って、極めて高い通信速度で、しかも比較的低いダイナ
ミック電力レベルで、パッケージ式CMOS論理回路間
の通信を可能にする装置に関する。
し、特に、極めて低い電圧信号振幅を使用することによ
って、極めて高い通信速度で、しかも比較的低いダイナ
ミック電力レベルで、パッケージ式CMOS論理回路間
の通信を可能にする装置に関する。
【0002】
【従来の技術】電子式デジタル装置及びシステムは、一
般に、プリント回路基板アセンブリ上に相互接続された
幾つかの集積回路パッケージ(IC)を備えている。こ
れらのICのおのおのは、ブロック図にて互いに相違し
ないブロックの、全機能ユニットを備えていることがし
ばしばである。デジタルICは、遍在的に5V電力の供
給を受け、5Vに近付く内部及び外部信号遷移を有す
る。5V式のトランジスタ/トランジスタ論理回路(T
TL:transistor−transistor
logic)は、一般に5Vで動作する相補型金属酸化
膜半導体(CMOS:complementary m
etal−oxide−semicondactor)
論理回路によって、取って代わられてきた。CMOS論
理回路は、静的状態では、TTLに比してはるかに少な
い電力しか消費しないが、論理回路が種々の浮遊容量を
充放電はる必要があると共に、極めて短い遷移時間を有
するために、動的(スイッチング)状態では、はるかに
高い電力を消費しうる。
般に、プリント回路基板アセンブリ上に相互接続された
幾つかの集積回路パッケージ(IC)を備えている。こ
れらのICのおのおのは、ブロック図にて互いに相違し
ないブロックの、全機能ユニットを備えていることがし
ばしばである。デジタルICは、遍在的に5V電力の供
給を受け、5Vに近付く内部及び外部信号遷移を有す
る。5V式のトランジスタ/トランジスタ論理回路(T
TL:transistor−transistor
logic)は、一般に5Vで動作する相補型金属酸化
膜半導体(CMOS:complementary m
etal−oxide−semicondactor)
論理回路によって、取って代わられてきた。CMOS論
理回路は、静的状態では、TTLに比してはるかに少な
い電力しか消費しないが、論理回路が種々の浮遊容量を
充放電はる必要があると共に、極めて短い遷移時間を有
するために、動的(スイッチング)状態では、はるかに
高い電力を消費しうる。
【0003】CMOS製造工程の進歩によって、50M
Hzを超えるクロック速度で動作が可能な超高速で非常
に複雑な装置、または「チップ(chips)」の設計
が、最近可能になってきた。従来技術のCMOS論理シ
ステムは、高い動的電力電流が係わるので、特にチップ
間通信において、こういった高速性に困難性があった。
Hzを超えるクロック速度で動作が可能な超高速で非常
に複雑な装置、または「チップ(chips)」の設計
が、最近可能になってきた。従来技術のCMOS論理シ
ステムは、高い動的電力電流が係わるので、特にチップ
間通信において、こういった高速性に困難性があった。
【0004】CMOS回路の静的消費電力は、一般に、
殆ど意味のないものとして見做されているが、動的消費
電力は、極めて大きく、かつ非常に厄介なものとなり得
る。高電流は、主として、内部チップ・ノードに関連し
た容量の充放電、及びチップ外部の負荷容量の充放電に
起因する。双方のこの種の電流は、CMOS回路自身内
で熱として消費される電力となる。製造業者は、一般
に、出力が開放される。即ち負荷が課されないテスト条
件下でのチップ内消費電力を説明することによって、自
分達が発行した仕様書内において、この消費電力現象を
見逃がしている。
殆ど意味のないものとして見做されているが、動的消費
電力は、極めて大きく、かつ非常に厄介なものとなり得
る。高電流は、主として、内部チップ・ノードに関連し
た容量の充放電、及びチップ外部の負荷容量の充放電に
起因する。双方のこの種の電流は、CMOS回路自身内
で熱として消費される電力となる。製造業者は、一般
に、出力が開放される。即ち負荷が課されないテスト条
件下でのチップ内消費電力を説明することによって、自
分達が発行した仕様書内において、この消費電力現象を
見逃がしている。
【0005】この種の論理装置内で消費される電力は、
コンデンサ負荷を充電または放電させる電圧の振幅の2
乗に比例する。ノードの動的消費電力は次式で表わし得
る(式中、PD はワット単位の動的電力であり、Cはフ
ァラド単位で
コンデンサ負荷を充電または放電させる電圧の振幅の2
乗に比例する。ノードの動的消費電力は次式で表わし得
る(式中、PD はワット単位の動的電力であり、Cはフ
ァラド単位で
【数1】PD =CV2 f, (1)
駆動される容量であり、Vはボルト単位の信号の振幅で
あり、fはヘルツ単位の周波数である。)。
あり、fはヘルツ単位の周波数である。)。
【0006】CMOS論理回路を構成する個々のn型金
属酸化物半導体(NMOS)及びP型金属酸化物半導体
(PMOS)トランジスタを駆動することによっても電
力が消費される。例えば、ノードが、50MHzの振幅
5Vで、50pF負荷を駆動すれば、等式(1)は、6
2.5mW(0.0625=50×10-12 ・52 ・5
0×106 )の動的電力が消費されることを示す。代表
的内部ノードは、0.01pFと0.1pFの間で作用
するが、数千もの内部ノードが通常存在し、合計50p
F以上となる。大規模チップは、高周波で作動すると
き、数ワットの内部動的電力を消費し得る。各々が50
pFの容量を持つ多くの出力駆動装置回路を有するチッ
プに対して、外部の動的消費電力はまた、容易に数ワッ
トになり得る。例えば、おのおのが25MHzでスイッ
チングしており、50pFを有し、かつ5Vの間で揺動
する80個の出力駆動装置において、外部消費電力は、
2.5ワットにもなり得る。この電力は、一般に総チッ
プ領域の巾の比較的小さい部分からなる出力バッファ内
で消費されなければならないため、破壊的な加熱を引き
起こし得る。
属酸化物半導体(NMOS)及びP型金属酸化物半導体
(PMOS)トランジスタを駆動することによっても電
力が消費される。例えば、ノードが、50MHzの振幅
5Vで、50pF負荷を駆動すれば、等式(1)は、6
2.5mW(0.0625=50×10-12 ・52 ・5
0×106 )の動的電力が消費されることを示す。代表
的内部ノードは、0.01pFと0.1pFの間で作用
するが、数千もの内部ノードが通常存在し、合計50p
F以上となる。大規模チップは、高周波で作動すると
き、数ワットの内部動的電力を消費し得る。各々が50
pFの容量を持つ多くの出力駆動装置回路を有するチッ
プに対して、外部の動的消費電力はまた、容易に数ワッ
トになり得る。例えば、おのおのが25MHzでスイッ
チングしており、50pFを有し、かつ5Vの間で揺動
する80個の出力駆動装置において、外部消費電力は、
2.5ワットにもなり得る。この電力は、一般に総チッ
プ領域の巾の比較的小さい部分からなる出力バッファ内
で消費されなければならないため、破壊的な加熱を引き
起こし得る。
【0007】工業的傾向は、より一般的な5.0Vより
も、3.3Vの低い電源電圧に向っている。こういった
より低い電圧を使用することによって、より信頼度の高
い短チャネル長トランジスタが実現される。3.3V電
源を使用するCMOS回路は、公称3.3V信号振幅を
有し得るため、等式(1)により、動的消費電力を43
%に低減する側面効果(side−effect)を有
する。これは大幅な消費電力の低減であるが、大規模チ
ップは、依然として、数ワットの動的電力を消費し得
る。
も、3.3Vの低い電源電圧に向っている。こういった
より低い電圧を使用することによって、より信頼度の高
い短チャネル長トランジスタが実現される。3.3V電
源を使用するCMOS回路は、公称3.3V信号振幅を
有し得るため、等式(1)により、動的消費電力を43
%に低減する側面効果(side−effect)を有
する。これは大幅な消費電力の低減であるが、大規模チ
ップは、依然として、数ワットの動的電力を消費し得
る。
【0008】本発明は、CMOS装置における動的消費
電力を2桁以上に低減する。
電力を2桁以上に低減する。
【0009】ストリップライン回路基板技術は、約2
0.32cm(8インチ)ないし25.4cm(10イ
ンチ)以上だけ分離されたチップ間で高速に信号伝送を
行うときに、要求される。終端用抵抗器ネットワークは
また、各信号の受信端で必要とされる。終端ネットワー
クは、一般に、2つの抵抗器を備え、一方の抵抗器は、
信号ラインと接地基準の間に接続され、他方の抵抗器
は、信号ラインと電源の間に接続されている。各抵抗器
は、一般に、100Ωである。
0.32cm(8インチ)ないし25.4cm(10イ
ンチ)以上だけ分離されたチップ間で高速に信号伝送を
行うときに、要求される。終端用抵抗器ネットワークは
また、各信号の受信端で必要とされる。終端ネットワー
クは、一般に、2つの抵抗器を備え、一方の抵抗器は、
信号ラインと接地基準の間に接続され、他方の抵抗器
は、信号ラインと電源の間に接続されている。各抵抗器
は、一般に、100Ωである。
【0010】高速CMOS設計は、一般に、得られる静
的電流が高いために、こういった低い値の終端抵抗器の
使用を許容しない。こういった電流は、代表的なCMO
S装置を、その安全動作領域外で動作させる。抵抗器内
で消費される電力は、抵抗器間の電圧の2乗に比例し、
抵抗器の値に逆比例する。このことを、代数学的に表わ
せば、次式のようになる(式中、PR はワット単位の
的電流が高いために、こういった低い値の終端抵抗器の
使用を許容しない。こういった電流は、代表的なCMO
S装置を、その安全動作領域外で動作させる。抵抗器内
で消費される電力は、抵抗器間の電圧の2乗に比例し、
抵抗器の値に逆比例する。このことを、代数学的に表わ
せば、次式のようになる(式中、PR はワット単位の
【数2】PR =V2 /R, (2)
抵抗性消費電力であり、Vはボルト単位の信号振幅であ
り、Rはオーム単位の終端抵抗器の値である。)。例え
ば、1つの信号ラインが2つの100Ωの抵抗器で終端
していて、信号振幅が3.3Vであれば、PR は、丁度
1本のラインにつき109mWに等しくなる。
り、Rはオーム単位の終端抵抗器の値である。)。例え
ば、1つの信号ラインが2つの100Ωの抵抗器で終端
していて、信号振幅が3.3Vであれば、PR は、丁度
1本のラインにつき109mWに等しくなる。
【0011】最大クロック速度は、適正な終端を、例え
ば8ないし10MHzで動作するパーソナル・コンピュ
ータの長い主要システムバスに含ませることができない
ことによって、CMOS論理回路においてきびしく制限
されている。より短いローカル・バスのみが、マイクロ
プロセッサ及びキャッシュメモリにおいて可能なはるか
に高いクロック速度で、動作することができる。
ば8ないし10MHzで動作するパーソナル・コンピュ
ータの長い主要システムバスに含ませることができない
ことによって、CMOS論理回路においてきびしく制限
されている。より短いローカル・バスのみが、マイクロ
プロセッサ及びキャッシュメモリにおいて可能なはるか
に高いクロック速度で、動作することができる。
【0012】異なるチップからの幾つかの出力は、1個
のチップのみが一度にラインを駆動する状態で、バス構
成における1つの信号ラインをしばしば共有する。他の
チップはその出力をフロート(float)させる。フ
ロートされないときは、この種出力は、極めて低いシン
ク及び/又はソース駆動インピーダンス、例えば約5Ω
を示す。従って、2つの出力が、同時に、異なる方向に
共通信号ラインを駆動することができないことを保証す
べく、システムを設計することが重要である。さもなく
ば、この種バス回線競合(contention)が、
関係する1つ又はそれ以上の駆動装置を容易に破壊し得
る破局的電流を引き起こすことになる。システム開発に
おいて、このことは、保護論理回路が正しく配設される
前に、偶然に起こり得る。
のチップのみが一度にラインを駆動する状態で、バス構
成における1つの信号ラインをしばしば共有する。他の
チップはその出力をフロート(float)させる。フ
ロートされないときは、この種出力は、極めて低いシン
ク及び/又はソース駆動インピーダンス、例えば約5Ω
を示す。従って、2つの出力が、同時に、異なる方向に
共通信号ラインを駆動することができないことを保証す
べく、システムを設計することが重要である。さもなく
ば、この種バス回線競合(contention)が、
関係する1つ又はそれ以上の駆動装置を容易に破壊し得
る破局的電流を引き起こすことになる。システム開発に
おいて、このことは、保護論理回路が正しく配設される
前に、偶然に起こり得る。
【0013】2つの相互通信用CMOSチップが、おの
おのが個別の電源を有する異なる回路基板上に存するこ
とはたびたびである。しかしながら、入力/出力(I/
O)ラインは共通である。もし一方のこの種基板が他方
がパワーアップする前にパワーアップされれば、パワー
ダウンされた基板上のCMOS回路のI/Oラインがフ
ロートするようになるべきこと、例えば高インピーダン
スをもたらすようになるべきことが好ましい。多くの商
業的に入手可能なCMOS回路は、この保護(物)を備
えていない。
おのが個別の電源を有する異なる回路基板上に存するこ
とはたびたびである。しかしながら、入力/出力(I/
O)ラインは共通である。もし一方のこの種基板が他方
がパワーアップする前にパワーアップされれば、パワー
ダウンされた基板上のCMOS回路のI/Oラインがフ
ロートするようになるべきこと、例えば高インピーダン
スをもたらすようになるべきことが好ましい。多くの商
業的に入手可能なCMOS回路は、この保護(物)を備
えていない。
【0014】或る種の装置(devices)には10
0Å以下の極めて薄いゲート酸化物が設けられることが
望ましく、より新しい半導体プロセスはこれを実用化さ
せてきたので、一層、一般化している。しかし、こうい
った薄いゲート酸化物では、薄い酸化物障壁は容易に破
られるため、充分な静電型放電(ESD:electr
ostatic discharge)保護(物)をも
たらすことは非常に困難である。
0Å以下の極めて薄いゲート酸化物が設けられることが
望ましく、より新しい半導体プロセスはこれを実用化さ
せてきたので、一層、一般化している。しかし、こうい
った薄いゲート酸化物では、薄い酸化物障壁は容易に破
られるため、充分な静電型放電(ESD:electr
ostatic discharge)保護(物)をも
たらすことは非常に困難である。
【0015】
【発明の概要】従って、本発明の目的は、劇的に外部の
動的消費電力を低減し得る、極低電圧チップ間信号伝送
を有するCMOS装置を提供することにある。
動的消費電力を低減し得る、極低電圧チップ間信号伝送
を有するCMOS装置を提供することにある。
【0016】本発明の目的はまた、付随的な大量の電力
を消費することなく、CMOS並列抵抗性終端を可能と
した、極低電圧チップ間信号伝送を有するCMOS装置
を提供することにある。
を消費することなく、CMOS並列抵抗性終端を可能と
した、極低電圧チップ間信号伝送を有するCMOS装置
を提供することにある。
【0017】本発明の目的はまた、不注意なバス回線競
合の際の損傷に抗するCMOSバス駆動装置回路の設計
を提供することにある。
合の際の損傷に抗するCMOSバス駆動装置回路の設計
を提供することにある。
【0018】本発明の目的はまた、一方がパワーダウン
し、他方がパワーアップした相互接続CMOSチップへ
の損傷を回避できるCMOS装置を提供することにあ
る。
し、他方がパワーアップした相互接続CMOSチップへ
の損傷を回避できるCMOS装置を提供することにあ
る。
【0019】本発明の目的はまた、入力及び出力に優れ
た静電型放電保護(物)を有するCMOSチップを提供
することにある。
た静電型放電保護(物)を有するCMOSチップを提供
することにある。
【0020】簡潔に述べると、本発明の実施例は、従来
方式の3.3Vまたは5Vの内部論理レベルで動作する
内部論理回路と、前記内部論理レベルを0.3Vの外部
論理レベルに変換する出力バッファと、前記0.3Vの
外部論理レベルを前記内部論理レベルに変換する入力バ
ッファとを備えたCMOS集積回路(IC)装置であ
る。非常に高いクロック速度で駆動される比較的高い容
量値を含めた多数の外部出力負荷を有するこの種のCM
OS IC装置において、0.3Vの外部論理レベルの
制限された電圧振幅によって、CMOS IC装置の所
定の電力損失を超過することなく、著しく多数の装置が
駆動され得る。また、低い外部論理レベルによって、C
MOS IC装置の全ての信号入力及び出力に、静電型
放電(ESD)保護(物)を含めることができる。ES
D保護物は、各信号ラインと接地基準の間に並列に接続
された一対の逆極性シリコンPN接合型ダイオードを備
えている。
方式の3.3Vまたは5Vの内部論理レベルで動作する
内部論理回路と、前記内部論理レベルを0.3Vの外部
論理レベルに変換する出力バッファと、前記0.3Vの
外部論理レベルを前記内部論理レベルに変換する入力バ
ッファとを備えたCMOS集積回路(IC)装置であ
る。非常に高いクロック速度で駆動される比較的高い容
量値を含めた多数の外部出力負荷を有するこの種のCM
OS IC装置において、0.3Vの外部論理レベルの
制限された電圧振幅によって、CMOS IC装置の所
定の電力損失を超過することなく、著しく多数の装置が
駆動され得る。また、低い外部論理レベルによって、C
MOS IC装置の全ての信号入力及び出力に、静電型
放電(ESD)保護(物)を含めることができる。ES
D保護物は、各信号ラインと接地基準の間に並列に接続
された一対の逆極性シリコンPN接合型ダイオードを備
えている。
【0021】本発明の利点は、従来技術の装置に比して
実質的に低い電力損失を有する論理装置が提供されるこ
とである。
実質的に低い電力損失を有する論理装置が提供されるこ
とである。
【0022】本発明の他の利点は、簡単でしかも有効な
ダイオード保護手段によって静電型放電から保護された
論理装置が提供されることである。
ダイオード保護手段によって静電型放電から保護された
論理装置が提供されることである。
【0023】本発明の他の利点は、低減された交流スイ
ッチング電力消費レベルのために、通常の動作周波数に
比して高い動作周波数が可能である論理装置が提供され
ることである。
ッチング電力消費レベルのために、通常の動作周波数に
比して高い動作周波数が可能である論理装置が提供され
ることである。
【0024】本発明の他の利点は、低減された交流スイ
ッチング電力損失レベルのために、従来技術の装置に比
して、より多数の入力/出力ピンの配設が可能な論理装
置が提供されることである。
ッチング電力損失レベルのために、従来技術の装置に比
して、より多数の入力/出力ピンの配設が可能な論理装
置が提供されることである。
【0025】これら及び他の多くの目的と利点は、種々
の図面に示されている以下の実施例の詳細な説明を読ん
だ後、確かに、当業者には明瞭となり得る。
の図面に示されている以下の実施例の詳細な説明を読ん
だ後、確かに、当業者には明瞭となり得る。
【0026】
【実施例】図1は、参照番号10で示された本発明のC
MOSを用いたデジタル・システムの実施例を図示して
いる。システム10は、ストリップライン18によって
少なくとも部分的に相互接続された複数の集積回路(I
C)装置と、駆動用チップ12と、ローカル・チップ1
4と、遠隔チップ16とを備えている。等価的外部容量
は、コンデンサ20で表わされている。終端用ネットワ
ーク22は、一対の抵抗器24及び26を備えている。
チップ12は、内部回路28とインタフェースする入力
バッファ26によって表わされた複数の入力バッファを
有している。出力バッファ30によって表わされた複数
のバッファは、回路28からの信号を受信する。チップ
14は、内部回路34とインターフェースする入力バッ
ファ32で表わされた複数の入力バッファを備えてい
る。出力バッファ36によって表わされた複数のバッフ
ァは、回路34からの信号を受信する。チップ16はま
た、内部回路40とインターフェースする入力バッファ
38によって表わされた複数の入力バッファを備えてい
る。出力バッファ42によって表わされた複数のバッフ
ァは、回路40からの信号を受信する。チップ12,1
4及び16のおのおのは、3.3Vの電源電圧VD と
0.3Vの電源電圧VIOとを受ける。
MOSを用いたデジタル・システムの実施例を図示して
いる。システム10は、ストリップライン18によって
少なくとも部分的に相互接続された複数の集積回路(I
C)装置と、駆動用チップ12と、ローカル・チップ1
4と、遠隔チップ16とを備えている。等価的外部容量
は、コンデンサ20で表わされている。終端用ネットワ
ーク22は、一対の抵抗器24及び26を備えている。
チップ12は、内部回路28とインタフェースする入力
バッファ26によって表わされた複数の入力バッファを
有している。出力バッファ30によって表わされた複数
のバッファは、回路28からの信号を受信する。チップ
14は、内部回路34とインターフェースする入力バッ
ファ32で表わされた複数の入力バッファを備えてい
る。出力バッファ36によって表わされた複数のバッフ
ァは、回路34からの信号を受信する。チップ16はま
た、内部回路40とインターフェースする入力バッファ
38によって表わされた複数の入力バッファを備えてい
る。出力バッファ42によって表わされた複数のバッフ
ァは、回路40からの信号を受信する。チップ12,1
4及び16のおのおのは、3.3Vの電源電圧VD と
0.3Vの電源電圧VIOとを受ける。
【0027】動作時、チップ12,14及び16間の信
号は、約0.3Vの電圧振幅を有し、0.5Vを超える
ことはない。回路28,34及び40内では、はるかに
高い従来の電圧振幅、例えば3.3V、が許容される。
出力バッファ30,36及び42は、0V−3.3Vの
内部論理振幅を、0V−0.3Vの外部論理振幅に変換
する。
号は、約0.3Vの電圧振幅を有し、0.5Vを超える
ことはない。回路28,34及び40内では、はるかに
高い従来の電圧振幅、例えば3.3V、が許容される。
出力バッファ30,36及び42は、0V−3.3Vの
内部論理振幅を、0V−0.3Vの外部論理振幅に変換
する。
【0028】図2は、出力バッファ30,36及び42
への使用に好適な3状態CMOSバッファ回路50を図
示している。回路50は、双方が比較的大型で、例え
ば、そのオン抵抗が約5Ωであるトランジスタ52及び
トランジスタ54を備えている。このことによって、5
0pFにもなり得るコンデンサ20等の大きな外部容量
を迅速に駆動することができる。回路50は更に、一対
のNANDゲート56及び58と、一対のインバータ6
0及び62を備えている。入力信号「出力イネーブル
(output enable)」(OE)は、双方の
NANDゲート56及び58によって受信される。入力
信号(IN)は、NANDゲート58によってのみ受信
される。信号OEがハイ(HIGH)であれば、トラン
ジスタ52またはトランジスタ54の何れかがオンに切
り換わるが、双方共オンに切り換わる訳ではない。とい
うのは、それらの制御ゲートが、インバータ60及び6
2からの相補信号によって駆動されるからである。MO
Sトランジスタは、ゲート・ソース間電圧Vgsがドレイ
ン・ソース間電圧Vdsに比して大のとき生じる線型動作
領域にあるとき、ドレイン・ソース間電圧オフセットを
有しないので、出力信号は、接地基準とVIOの間を揺動
し得る。信号OEがロー(LOW)であれば、トランジ
スタ52及びトランジスタ54の双方共オフに切り換わ
り、この結果、出力(OUT)は高インピーダンスを有
したフロートとなる。
への使用に好適な3状態CMOSバッファ回路50を図
示している。回路50は、双方が比較的大型で、例え
ば、そのオン抵抗が約5Ωであるトランジスタ52及び
トランジスタ54を備えている。このことによって、5
0pFにもなり得るコンデンサ20等の大きな外部容量
を迅速に駆動することができる。回路50は更に、一対
のNANDゲート56及び58と、一対のインバータ6
0及び62を備えている。入力信号「出力イネーブル
(output enable)」(OE)は、双方の
NANDゲート56及び58によって受信される。入力
信号(IN)は、NANDゲート58によってのみ受信
される。信号OEがハイ(HIGH)であれば、トラン
ジスタ52またはトランジスタ54の何れかがオンに切
り換わるが、双方共オンに切り換わる訳ではない。とい
うのは、それらの制御ゲートが、インバータ60及び6
2からの相補信号によって駆動されるからである。MO
Sトランジスタは、ゲート・ソース間電圧Vgsがドレイ
ン・ソース間電圧Vdsに比して大のとき生じる線型動作
領域にあるとき、ドレイン・ソース間電圧オフセットを
有しないので、出力信号は、接地基準とVIOの間を揺動
し得る。信号OEがロー(LOW)であれば、トランジ
スタ52及びトランジスタ54の双方共オフに切り換わ
り、この結果、出力(OUT)は高インピーダンスを有
したフロートとなる。
【0029】入力バッファ26,32及び38(図1)
は、0V−0.3Vの入力振幅を、回路28,34及び
40用の0V−3.3V振幅にそれぞれ変換する。図3
は、この目的のためのCMOS差動増幅器70を図示し
ている。増幅器70は、一対のNMOSトランジスタ7
2及び74と、複数のPMOSトランジスタ76,7
8,80,82,84及び86と、一対の抵抗器88及
び90と、インバータ92とを備えている。
は、0V−0.3Vの入力振幅を、回路28,34及び
40用の0V−3.3V振幅にそれぞれ変換する。図3
は、この目的のためのCMOS差動増幅器70を図示し
ている。増幅器70は、一対のNMOSトランジスタ7
2及び74と、複数のPMOSトランジスタ76,7
8,80,82,84及び86と、一対の抵抗器88及
び90と、インバータ92とを備えている。
【0030】動作時、外部ロー(LOW)振幅信号(I
N)は、トランジスタ86のゲートが、抵抗器88及び
抵抗器90により構成される分圧器によって発生される
基準電圧(VREF )に結合した状態で、トランジスタ8
4のゲートに印加される。抵抗器88の値が抵抗器90
の値に等しく、VIO=0.3Vであれば、VREF は0.
15Vに等しくなる。トランジスタ80,82,84及
び86で構成される入力バッファの切換え点(swit
ching point)は、期待(expecte
d)入力振幅内の中心となる。同様の回路は、従来、メ
モリ・チップの内部センスアンプ用に使用されてきた。
トランジスタ84及び86は、ソースホロワとして機能
して、その接地基準に近いゲート電圧を、接地基準と
3.3Vの中間により近い一対のノード94及び95上
の信号にシフトするようになっている。トランジスタ8
0及び82は、トランジスタ84及び86用のアクティ
ブ負荷ネットワークとして機能する。トランジスタ7
2,74,76及び78は、通常のCMOS差動式セン
スアンプに似ており、ノード94及び95間の電圧差
が、0V−3.3Vの全振幅をノード96に生成するよ
うになっている。インバータ92は信号バッファとして
機能して、出力(OUT)が大きな容量性負荷を駆動で
きるようになっている。
N)は、トランジスタ86のゲートが、抵抗器88及び
抵抗器90により構成される分圧器によって発生される
基準電圧(VREF )に結合した状態で、トランジスタ8
4のゲートに印加される。抵抗器88の値が抵抗器90
の値に等しく、VIO=0.3Vであれば、VREF は0.
15Vに等しくなる。トランジスタ80,82,84及
び86で構成される入力バッファの切換え点(swit
ching point)は、期待(expecte
d)入力振幅内の中心となる。同様の回路は、従来、メ
モリ・チップの内部センスアンプ用に使用されてきた。
トランジスタ84及び86は、ソースホロワとして機能
して、その接地基準に近いゲート電圧を、接地基準と
3.3Vの中間により近い一対のノード94及び95上
の信号にシフトするようになっている。トランジスタ8
0及び82は、トランジスタ84及び86用のアクティ
ブ負荷ネットワークとして機能する。トランジスタ7
2,74,76及び78は、通常のCMOS差動式セン
スアンプに似ており、ノード94及び95間の電圧差
が、0V−3.3Vの全振幅をノード96に生成するよ
うになっている。インバータ92は信号バッファとして
機能して、出力(OUT)が大きな容量性負荷を駆動で
きるようになっている。
【0031】本発明者によって行われたシミュレーショ
ンにおいて、回路70は、トランジスタ84及び86が
寸法的に等しくされると共に、寸法を等しくしたトラン
ジスタ80及び82の幅/長さ(W/L)比の約2倍を
有したときに、十分に機能した。トランジスタ72及び
74も寸法的に等しくされ、寸法を等しくしたトランジ
スタ76及び78の幅/長さ(W/L)比の約3分の1
の比を持つようにした。1対の基準ネットワーク抵抗器
88及び90のみが、チップ全体に対して必要とされ
る。VREF は、全ての入力バッファの間に共有すること
ができる。抵抗器88及び90は、ウエル拡散型抵抗
器、またはVD に接続された、各々がゲートを有する2
つのNMOSトランジスタから構成することができる。
サブミクロンCMOSプロセスに対して、約1×10-9
秒の模擬遅延が記録され、かつ、消費電力は、1mWの
約1/2であった。
ンにおいて、回路70は、トランジスタ84及び86が
寸法的に等しくされると共に、寸法を等しくしたトラン
ジスタ80及び82の幅/長さ(W/L)比の約2倍を
有したときに、十分に機能した。トランジスタ72及び
74も寸法的に等しくされ、寸法を等しくしたトランジ
スタ76及び78の幅/長さ(W/L)比の約3分の1
の比を持つようにした。1対の基準ネットワーク抵抗器
88及び90のみが、チップ全体に対して必要とされ
る。VREF は、全ての入力バッファの間に共有すること
ができる。抵抗器88及び90は、ウエル拡散型抵抗
器、またはVD に接続された、各々がゲートを有する2
つのNMOSトランジスタから構成することができる。
サブミクロンCMOSプロセスに対して、約1×10-9
秒の模擬遅延が記録され、かつ、消費電力は、1mWの
約1/2であった。
【0032】等式(1)によれば、チップ間信号が0.
3Vの振幅を有すれば、動的消費電力は、3.3Vの振
幅に対して、(0.3/3.3)2 、即ち0.8%にま
で低減することができる。例えば、50pFの負荷が、
50MHgで0.3Vを介して駆動されているとすれ
ば、等式(1)は、0.225mWの動的電力が消費さ
れることを示す。この値は、この種の信号伝送型式が1
つのチップから出る数百の信号に対して使用できること
に対して、かつ、これらの数百の信号がそれぞれ50p
Fをはるかに上回る負荷を有した場合に対しても、十分
に小さい。
3Vの振幅を有すれば、動的消費電力は、3.3Vの振
幅に対して、(0.3/3.3)2 、即ち0.8%にま
で低減することができる。例えば、50pFの負荷が、
50MHgで0.3Vを介して駆動されているとすれ
ば、等式(1)は、0.225mWの動的電力が消費さ
れることを示す。この値は、この種の信号伝送型式が1
つのチップから出る数百の信号に対して使用できること
に対して、かつ、これらの数百の信号がそれぞれ50p
Fをはるかに上回る負荷を有した場合に対しても、十分
に小さい。
【0033】図1において、ストリップライン18は、
一般に、プリント回路基板の第2の表面上の接地基準面
に対抗する回路基板トレース(circuit boa
rdtrace)を備えている。こういったトレース
は、トレースの幅、プリント回路基板の板厚、及びプリ
ント回路基板を構成する材料の誘電定数に依存した特性
インピーダンスを示す。代表的なトレースの特性インピ
ーダンスが約50オームであれば、抵抗器24及び26
は、如何なる信号反射をも回避するため、100Ωに等
しい必要がある。抵抗器24は信号ラインから0.3V
に接続され、抵抗器26は信号ラインから接地基準に接
続されている。この状況は、信号ラインから0インピー
ダンスで0.15Vの電源に接続された単一の50Ωの
抵抗器と電気的に等価である。約5Ωの出力インピーダ
ンスを有する駆動用チップにおいて信号ラインは、論理
ハイに対して0.3V−0.015Vにプルされ、論理
ローに対して0.015V以下にプルされる。論理ロー
または論理ハイの何れに対しても、終端用ネットワーク
22で消費される電力は、式(2)によれば、僅か0.
32 /100、即ち0.9mWである。このことは、
3.3Vの信号振幅と比較して、100倍以上の改良が
あることを表わしている。
一般に、プリント回路基板の第2の表面上の接地基準面
に対抗する回路基板トレース(circuit boa
rdtrace)を備えている。こういったトレース
は、トレースの幅、プリント回路基板の板厚、及びプリ
ント回路基板を構成する材料の誘電定数に依存した特性
インピーダンスを示す。代表的なトレースの特性インピ
ーダンスが約50オームであれば、抵抗器24及び26
は、如何なる信号反射をも回避するため、100Ωに等
しい必要がある。抵抗器24は信号ラインから0.3V
に接続され、抵抗器26は信号ラインから接地基準に接
続されている。この状況は、信号ラインから0インピー
ダンスで0.15Vの電源に接続された単一の50Ωの
抵抗器と電気的に等価である。約5Ωの出力インピーダ
ンスを有する駆動用チップにおいて信号ラインは、論理
ハイに対して0.3V−0.015Vにプルされ、論理
ローに対して0.015V以下にプルされる。論理ロー
または論理ハイの何れに対しても、終端用ネットワーク
22で消費される電力は、式(2)によれば、僅か0.
32 /100、即ち0.9mWである。このことは、
3.3Vの信号振幅と比較して、100倍以上の改良が
あることを表わしている。
【0034】同一のラインに接続された、1つ以上の3
状態高インピーダンスのフロート可能な出力バッファを
備えることは、データ及びアドレスバスにとって極めて
一般的である。1つの駆動装置のみが、一度に、特定の
バスラインを制御することが許され、他の駆動装置は3
状態化されている(フロートされている)。どの2つの
駆動装置も信号ラインを同時に制御できるようになるこ
とを防止することに対して、一般に、大きな配慮がシス
テム設計者によってとられる。そうでなければ、駆動装
置が反対方向にプルしようとするため、非常に大きな電
流が流れ得る。例えば、出力バッファが、オンのとき、
接地基準またはVD に対して5Ωの抵抗を有しており、
競合があれば、VD ら接地基準への通電に対して、10
Ωの経路が存在し得る。3.3VのVD に対する競合の
際の消費電力は、PC =3.32/10=1.09Wと
なり得る。この電力は2つの競合している出力バッファ
において消費され得て、永久損傷につながり得る。0.
3VのVIOに対して、消費電力PC は0.32 /10、
即ち9mWである。従って、バス回線競合は、本発明の
実施例においては、破局的なことではない。
状態高インピーダンスのフロート可能な出力バッファを
備えることは、データ及びアドレスバスにとって極めて
一般的である。1つの駆動装置のみが、一度に、特定の
バスラインを制御することが許され、他の駆動装置は3
状態化されている(フロートされている)。どの2つの
駆動装置も信号ラインを同時に制御できるようになるこ
とを防止することに対して、一般に、大きな配慮がシス
テム設計者によってとられる。そうでなければ、駆動装
置が反対方向にプルしようとするため、非常に大きな電
流が流れ得る。例えば、出力バッファが、オンのとき、
接地基準またはVD に対して5Ωの抵抗を有しており、
競合があれば、VD ら接地基準への通電に対して、10
Ωの経路が存在し得る。3.3VのVD に対する競合の
際の消費電力は、PC =3.32/10=1.09Wと
なり得る。この電力は2つの競合している出力バッファ
において消費され得て、永久損傷につながり得る。0.
3VのVIOに対して、消費電力PC は0.32 /10、
即ち9mWである。従って、バス回線競合は、本発明の
実施例においては、破局的なことではない。
【0035】一方の駆動装置がパワーアツプし、他方が
パワーダウンしている幾つかの駆動装置が、共通のバス
を駆動しているとすれば、パワーダウンしている駆動装
置が高インピーダンス状態にあることが望ましい。図2
は、VD が0Vであれば、トランジスタ52及び54双
方に対するゲート駆動電圧は0Vになり、バッファ50
を実質的に3状態化していることを図示している。
パワーダウンしている幾つかの駆動装置が、共通のバス
を駆動しているとすれば、パワーダウンしている駆動装
置が高インピーダンス状態にあることが望ましい。図2
は、VD が0Vであれば、トランジスタ52及び54双
方に対するゲート駆動電圧は0Vになり、バッファ50
を実質的に3状態化していることを図示している。
【0036】簡潔の為、図2では、トランジスタ52及
び54の接地基準及びVIOリターン(VI0 retur
ns)に対するパッケージ・インダクタンスは示してい
ない。同一の接地基準及びVI0を共有し、同時に切換え
を行う(スイッチングする)多数の出バッファがあれ
ば、パッケージ・インダクタンスを流れる大きな過渡電
流は、振幅がVIOに等しくあり得る接地基準またはVIO
電圧ノイズ(雑音)を発する。このノイズは、静止出力
(quiescent output)に送られ得ると
共に、低電圧信号伝送の全構成を無効にし得る。
び54の接地基準及びVIOリターン(VI0 retur
ns)に対するパッケージ・インダクタンスは示してい
ない。同一の接地基準及びVI0を共有し、同時に切換え
を行う(スイッチングする)多数の出バッファがあれ
ば、パッケージ・インダクタンスを流れる大きな過渡電
流は、振幅がVIOに等しくあり得る接地基準またはVIO
電圧ノイズ(雑音)を発する。このノイズは、静止出力
(quiescent output)に送られ得ると
共に、低電圧信号伝送の全構成を無効にし得る。
【0037】図4は、この種のノイズを除去するための
出力バッファ100を図示している。バッファ100
は、多数の接地基準及びVIOパッケージ・ピンを備えて
いる。バッファ100は更に、複数のNANDゲート1
01〜105と、複数のインバータ106〜112と、
1組の4個のNMOSトランジスタ113〜116と、
一対のESD保護ダイオード117及び118と、イン
ダクタ120〜123によって表わされたパッケージ・
インダクタンスとを備えている。ダイオード117及び
118は、一般に、半導体接合型ダイオードである。例
えば、ダイオード117及び118は、約0.5Vから
0.7Vの順方向バイアス電圧を有するシリコンPN接
合を備えている。トランジスタ52(図2)は、トラン
ジスタ113及び116と同等物である。トランジスタ
54はトランジスタ114及び115と等価である。ト
ランジスタ113は、ハイからローへの遷移の際、出力
(OUT)ローを「ノイズのある(noisy)」接地
基準にプルしうる。遅延後、トランジスタ116はオン
に切り換って、出力をノイズのない「静かな」(qui
et)接地基準に保持し、そしてトランジスタ113は
オフに切り換る。同様に、トランジスタ114は、ロー
からハイへの遷移の際、出力(OUT)ハイを「ノイズ
のある」VIOにプルする。遅延後、トランジスタ115
はオンに切り換って、出力をノイズのない「静かな」
(quiet)VIOに保持すると共に、トランジスタ1
14はオフに切り換わる。この技術は、本発明者である
フランク・エム・ウォンラス(Frank M.Wan
lass)によって1991年7月23日付で出願され
た米国特許同時係属出願第07/734,752号に更
に詳細に記載されている。この出願は、全てが公開され
たかのように参照することによって、ここに含まれる。
出力バッファ100を図示している。バッファ100
は、多数の接地基準及びVIOパッケージ・ピンを備えて
いる。バッファ100は更に、複数のNANDゲート1
01〜105と、複数のインバータ106〜112と、
1組の4個のNMOSトランジスタ113〜116と、
一対のESD保護ダイオード117及び118と、イン
ダクタ120〜123によって表わされたパッケージ・
インダクタンスとを備えている。ダイオード117及び
118は、一般に、半導体接合型ダイオードである。例
えば、ダイオード117及び118は、約0.5Vから
0.7Vの順方向バイアス電圧を有するシリコンPN接
合を備えている。トランジスタ52(図2)は、トラン
ジスタ113及び116と同等物である。トランジスタ
54はトランジスタ114及び115と等価である。ト
ランジスタ113は、ハイからローへの遷移の際、出力
(OUT)ローを「ノイズのある(noisy)」接地
基準にプルしうる。遅延後、トランジスタ116はオン
に切り換って、出力をノイズのない「静かな」(qui
et)接地基準に保持し、そしてトランジスタ113は
オフに切り換る。同様に、トランジスタ114は、ロー
からハイへの遷移の際、出力(OUT)ハイを「ノイズ
のある」VIOにプルする。遅延後、トランジスタ115
はオンに切り換って、出力をノイズのない「静かな」
(quiet)VIOに保持すると共に、トランジスタ1
14はオフに切り換わる。この技術は、本発明者である
フランク・エム・ウォンラス(Frank M.Wan
lass)によって1991年7月23日付で出願され
た米国特許同時係属出願第07/734,752号に更
に詳細に記載されている。この出願は、全てが公開され
たかのように参照することによって、ここに含まれる。
【0038】図4を参照すると、NANDゲート103
及びインバータ110内のトランジスタは、トランジス
タ113のゲートをオンに切り換えるべく、1×10-9
秒以下の遅延が得られるように寸法が決められているこ
とが好ましい。このことは、入力信号(OE)がハイで
あって、入力信号(IN)が0Vから3.3Vに移行す
れば、生じることとなる。NANDゲート104及びイ
ンバータ112内のトランジスタは、同様に、トランジ
スタ116のゲートをオンに切り換えるときに数nse
c、の遅延を引き起こすべく、寸法が決められている。
この遅延は、信号OUTが論理ローに達するように十分
長いことが好ましい。トランジスタ116のゲートがハ
イに切り換った後、インバータ111は反転したロー信
号をNANDゲート103に送って、その出力をハイに
すると共に、インバータ110の出力をローにし、これ
によって、トランジスタ113をオフに切り換える。立
上り信号INに対して、インバータ109の出力はロー
に遷移して、NANDゲート102及び101の出力を
ハイに遷移させる。インバータ108及び106の出力
はローとなって、トランジスタ114及びトランジスタ
115をオフに切り換える。NANDゲート102及び
101とインバータ108及び106のトランジスタ
は、トランジスタ114及び115をオフに切り換える
とき1×10-9秒以下の最小遅延を有するように、寸法
が決められていることが好ましい。インバータ109、
NANDゲート102及びインバータ108のトランジ
スタは、トランジスタ114のゲートをオンに切り換え
るとき1×10-9秒以下の最小遅延を有するように、寸
法が決められていることが好ましい。例えば、これは、
信号OEがハイであって、信号INが3.3Vから0V
に遷移するときに、生じる。NANDゲート101及び
インバータ106内のトランジスタは、トランジスタ1
15のゲートをオンに切り換えるとき数nsec.の遅
延を引き起こすように、寸法が決められていることが好
ましい。この遅延は、信号OUTが論理ハイに先ず達す
るのに十分長いことが好ましい。立下り信号INに対し
て、NANDゲート104及び103の出力が論理ハイ
となり、かつ、インバータ112及びインバータ110
の出力が論理ローとなって、トランジスタ113及び1
16をオフに切り換える。NANDゲート104及び1
03と、インバータ112及び110のトランジスタ
は、トランジスタ113及び116をオフに切り換える
のに1×10-9秒以下の遅延を有するように、寸法が決
められていることが好ましい。
及びインバータ110内のトランジスタは、トランジス
タ113のゲートをオンに切り換えるべく、1×10-9
秒以下の遅延が得られるように寸法が決められているこ
とが好ましい。このことは、入力信号(OE)がハイで
あって、入力信号(IN)が0Vから3.3Vに移行す
れば、生じることとなる。NANDゲート104及びイ
ンバータ112内のトランジスタは、同様に、トランジ
スタ116のゲートをオンに切り換えるときに数nse
c、の遅延を引き起こすべく、寸法が決められている。
この遅延は、信号OUTが論理ローに達するように十分
長いことが好ましい。トランジスタ116のゲートがハ
イに切り換った後、インバータ111は反転したロー信
号をNANDゲート103に送って、その出力をハイに
すると共に、インバータ110の出力をローにし、これ
によって、トランジスタ113をオフに切り換える。立
上り信号INに対して、インバータ109の出力はロー
に遷移して、NANDゲート102及び101の出力を
ハイに遷移させる。インバータ108及び106の出力
はローとなって、トランジスタ114及びトランジスタ
115をオフに切り換える。NANDゲート102及び
101とインバータ108及び106のトランジスタ
は、トランジスタ114及び115をオフに切り換える
とき1×10-9秒以下の最小遅延を有するように、寸法
が決められていることが好ましい。インバータ109、
NANDゲート102及びインバータ108のトランジ
スタは、トランジスタ114のゲートをオンに切り換え
るとき1×10-9秒以下の最小遅延を有するように、寸
法が決められていることが好ましい。例えば、これは、
信号OEがハイであって、信号INが3.3Vから0V
に遷移するときに、生じる。NANDゲート101及び
インバータ106内のトランジスタは、トランジスタ1
15のゲートをオンに切り換えるとき数nsec.の遅
延を引き起こすように、寸法が決められていることが好
ましい。この遅延は、信号OUTが論理ハイに先ず達す
るのに十分長いことが好ましい。立下り信号INに対し
て、NANDゲート104及び103の出力が論理ハイ
となり、かつ、インバータ112及びインバータ110
の出力が論理ローとなって、トランジスタ113及び1
16をオフに切り換える。NANDゲート104及び1
03と、インバータ112及び110のトランジスタ
は、トランジスタ113及び116をオフに切り換える
のに1×10-9秒以下の遅延を有するように、寸法が決
められていることが好ましい。
【0039】ダイオード117及び118は、それらの
間の電圧が各方向において0.5Vを超えたときに、順
方向に導通する。従って、0.3Vの信号は何ら影響さ
れることはないが、静電型放電(ESD)は短絡されよ
う。こうして、低電圧動作レベルによって、極めて簡易
で、しかも非常に強力なESD保護が実現される。
間の電圧が各方向において0.5Vを超えたときに、順
方向に導通する。従って、0.3Vの信号は何ら影響さ
れることはないが、静電型放電(ESD)は短絡されよ
う。こうして、低電圧動作レベルによって、極めて簡易
で、しかも非常に強力なESD保護が実現される。
【0040】バッファ100が、内部チップ発生ノイズ
を抑制するが、動作上の問題を引き起こし得る多少の外
部発生ノイズが存在し得る。図5は、入力/出力伝送特
性においてヒステリシスを有する入力バッファ130を
図示している。入力バッファ130は、複数のPMOS
トランジスタ131〜136と、複数のNMOSトラン
ジスタ138〜141と、一対のESDダイオード14
2及び143と、一対のインバータ144及び145
と、1組の3つの抵抗器146〜148からなる分圧器
とを備えている。好ましいヒステリシス量は、抵抗器1
46〜148の値によって制御される。これらの値が全
て等しければ、信号INは、信号OUTが切り換わるた
めには、0.3Vの2/3の電圧まで立ち上る必要があ
る。また、信号INは、信号OUTが切り換わるために
は、0.3Vの1/3まで立ち下がる必要がある。ヒス
テリシスによって、誤入力を受けることなく、全論理振
幅の殆んど2/3のノイズに、入力を晒することができ
る。抵抗器146,147及び148は、任意の1チッ
プに1度だけ組み込まれることが好ましい。
を抑制するが、動作上の問題を引き起こし得る多少の外
部発生ノイズが存在し得る。図5は、入力/出力伝送特
性においてヒステリシスを有する入力バッファ130を
図示している。入力バッファ130は、複数のPMOS
トランジスタ131〜136と、複数のNMOSトラン
ジスタ138〜141と、一対のESDダイオード14
2及び143と、一対のインバータ144及び145
と、1組の3つの抵抗器146〜148からなる分圧器
とを備えている。好ましいヒステリシス量は、抵抗器1
46〜148の値によって制御される。これらの値が全
て等しければ、信号INは、信号OUTが切り換わるた
めには、0.3Vの2/3の電圧まで立ち上る必要があ
る。また、信号INは、信号OUTが切り換わるために
は、0.3Vの1/3まで立ち下がる必要がある。ヒス
テリシスによって、誤入力を受けることなく、全論理振
幅の殆んど2/3のノイズに、入力を晒することができ
る。抵抗器146,147及び148は、任意の1チッ
プに1度だけ組み込まれることが好ましい。
【0041】図6は、所定のチップ上にて、共通のバス
ライン156に接続され、出力または入力として機能し
得る複数の信号パッド150〜155を図示している。
信号パッド150〜155は、基板上及びバックプレー
ン(backplane)上のアドレス及びデータバス
等の長いストリップライン・トレースを駆動するのに使
用することができる。所定の信号トレースと結合した幾
つかのチップ入力及び出力が、一般にあり得る。抵抗器
158〜161等の、共通ライン156の端部での終端
は、この状況に対する反射を最小化する。ライン156
が50Ωの特性インピーダンスを有していれば、抵抗器
158〜161は全て、100Ωに等しくなり得る。2
つのネットワークは並列であるため、5Ωの出力抵抗を
有する駆動装置デバイスは、ライン156を、論理ロー
に対して接地基準の0.03V以内にプルすると共に、
論理ハイに対して、VIOの±10%の許容範囲である、
0.3Vのうちの0.03V内にプルすることができ
る。
ライン156に接続され、出力または入力として機能し
得る複数の信号パッド150〜155を図示している。
信号パッド150〜155は、基板上及びバックプレー
ン(backplane)上のアドレス及びデータバス
等の長いストリップライン・トレースを駆動するのに使
用することができる。所定の信号トレースと結合した幾
つかのチップ入力及び出力が、一般にあり得る。抵抗器
158〜161等の、共通ライン156の端部での終端
は、この状況に対する反射を最小化する。ライン156
が50Ωの特性インピーダンスを有していれば、抵抗器
158〜161は全て、100Ωに等しくなり得る。2
つのネットワークは並列であるため、5Ωの出力抵抗を
有する駆動装置デバイスは、ライン156を、論理ロー
に対して接地基準の0.03V以内にプルすると共に、
論理ハイに対して、VIOの±10%の許容範囲である、
0.3Vのうちの0.03V内にプルすることができ
る。
【0042】抵抗器158〜161は、チップに対し
て、外部よりもむしろ内部に組み込み得る。ゲートが
3.3Vに結合したNMOSトランジスタは、この種の
内部組込み抵抗を実施するのに使用することができる。
100Ωの抵抗器の同等物は、約40:1のW/L比を
有するNMOSトランジスタを備えている。正確な寸法
は、特定のプロセスのパラメータに依存し得る。
て、外部よりもむしろ内部に組み込み得る。ゲートが
3.3Vに結合したNMOSトランジスタは、この種の
内部組込み抵抗を実施するのに使用することができる。
100Ωの抵抗器の同等物は、約40:1のW/L比を
有するNMOSトランジスタを備えている。正確な寸法
は、特定のプロセスのパラメータに依存し得る。
【0043】図7は、一対の内蔵終端用トランジスタ1
72及び174を有するチップI/Oセル170を図示
している。共通信号ライン176の端部におけるI/O
セルりみが、この種の終端を必要とする。従って、終端
使用可能(TE:tormination enabl
e)信号は、トランジスタ172及び174がアクティ
ブであるか否かを制御するのに使用することが好まし
い。例えば、図6において、ストリップライン156の
対抗端部のチップ153及び155のみが、こういった
使用可能の終端ネットワークを有することとなる。実用
上、TE信号は、出力使用可能信号OEが共有されるの
と同様にして、共通チップ上の多数のI/Oセルによっ
て共有し得る。
72及び174を有するチップI/Oセル170を図示
している。共通信号ライン176の端部におけるI/O
セルりみが、この種の終端を必要とする。従って、終端
使用可能(TE:tormination enabl
e)信号は、トランジスタ172及び174がアクティ
ブであるか否かを制御するのに使用することが好まし
い。例えば、図6において、ストリップライン156の
対抗端部のチップ153及び155のみが、こういった
使用可能の終端ネットワークを有することとなる。実用
上、TE信号は、出力使用可能信号OEが共有されるの
と同様にして、共通チップ上の多数のI/Oセルによっ
て共有し得る。
【0044】以上、本発明を、目下の好ましい実施例の
観点から述べてきたが、この開示が限定的に解釈される
べきものではないことは言うまでもない。種々の変更及
び修正は、上述の開示を読めば、当業者にとって、確か
に明瞭となり得る。例えば、CMOS装置間のシングル
エンデッド式の相互接続についてこれまで説明してきた
が、低電圧差動式結合を可能にするためには、入力及び
出力バッファに簡易な修正を施こせばよい。この種差動
式結合は、優れたコモンモードノイズ排除品質を有する
ような背景技術において周知である。従って、特許請求
の範囲を、本発明の真の精神及び範囲にもとることな
く、全ての変更及び修正を含んだ形で解釈すべきであ
る。
観点から述べてきたが、この開示が限定的に解釈される
べきものではないことは言うまでもない。種々の変更及
び修正は、上述の開示を読めば、当業者にとって、確か
に明瞭となり得る。例えば、CMOS装置間のシングル
エンデッド式の相互接続についてこれまで説明してきた
が、低電圧差動式結合を可能にするためには、入力及び
出力バッファに簡易な修正を施こせばよい。この種差動
式結合は、優れたコモンモードノイズ排除品質を有する
ような背景技術において周知である。従って、特許請求
の範囲を、本発明の真の精神及び範囲にもとることな
く、全ての変更及び修正を含んだ形で解釈すべきであ
る。
【図1】本発明のシステムの実施例のブロック図であ
る。
る。
【図2】図1のシステムに含まれる出力バッファの略回
路図である。
路図である。
【図3】図1のシステムに含まれる入力バッファの略回
路図である。
路図である。
【図4】本発明のノイズ抑制用出力バッファの実施例の
略回路図である。
略回路図である。
【図5】本発明のノイズ排除用入力バッファの実施例の
略回路図である。
略回路図である。
【図6】共有式I/O信号ラインの図である。
【図7】固有終端を有する本発明のI/Oセルの実施例
の略回路図である。
の略回路図である。
10 CMOSベースのデジタル・システム
12,14,16 チップ
20 コンデンサ
22 終端用ネットワーク
26,32,38 入力バッファ
28,34,40 内部回路
30,36,42 出力バッファ
フロントページの続き
(56)参考文献 特開 平4−211515(JP,A)
特開 平4−175011(JP,A)
特開 平2−84815(JP,A)
特開 平2−312317(JP,A)
特開 昭64−19810(JP,A)
特開 昭58−194429(JP,A)
特開 昭64−10721(JP,A)
特開 昭62−216351(JP,A)
特開 昭60−51326(JP,A)
米国特許5266848(US,A)
米国特許4645951(US,A)
Claims (6)
- 【請求項1】 比較的大規模の複数の外部の高容量負荷
を実質的に高い論理スイッチング速度で駆動する、制限
された電力損失ポテンシャルを有するCMOS集積回路
装置において、 実質的に3.3から5Vの範囲内の内部論理信号レベル
で動作すると共に、それぞれの比較的大きな容量性負荷
の間に、複数の外部装置との独立した並列通信のための
比較的大規模の複数の信号を生成する内部論理機能手段
と、 前記内部論理信号を、半導体接合ダイオードの順バイア
ス電圧を超えない外部論理レベルに変換する複数の独立
した出力バッファ手段であって、おのおの及び全てが、
所定の最大スイッチング速度で、前記比較的大規模の複
数の外部の高容量負荷を駆動するものの、前記装置の前
記制限された電力損失ポテンシャルに比して少ない電力
損失となる前記複数の独立した出力バッファ手段と、 0.5Vを超えない論理レベルを受信すると共に、前記
内部論理機能手段にインターフェースする入力バッファ
手段と、 0.5Vを超えない電圧VIOを前記入力及び出力バッフ
ァ手段にもたらして、前記出力バッファからの信号出力
が接地基準及びVIOの間で動作し得るようにすると共
に、前記入力バッファ手段が電圧VIOの約半分の入力し
きい値を示し得るようにした基準発生手段を、具備した
ことを特徴とする前記装置。 - 【請求項2】 請求項1記載の装置において、前記出力
バッファ手段が、VIO電源端子と接地基準の間に前記信
号出力を接続するプルアップ終端トランジスタ及びプル
ダウン終端トランジスタと、外部バスラインに沿った前
記出力バッファの位置に応じて、前記終端トランジスタ
がアクティブかまたはインアクティブであるかを管理す
るゲート制御手段及び終端使用可能(TE:termi
nation enable)入力であって、多くのこ
の種出力バッファ手段が前記外部バスラインに共通して
結合され得るが、このうちの2つの出力バッファ手段の
みがアクティブ終端トランジスタと共に動作してなる前
記関連のゲート制御手段及びTE入力と、を有する信号
出力終端手段を備えたことを特徴とする前記装置。 - 【請求項3】 請求項1記載の装置において、前記出力
バッファ手段が、VIO電源端子と接地基準の間に前記信
号出力を接続するプルアップ終端トランジスタ及びプル
ダウン終端トランジスタと、外部バスラインに沿った前
記出力バッファの位置に応じて、前記終端トランジスタ
がアクティブかまたはインアクティブであるかを管理す
る関連のゲート制御手段及び終端使用可能(TE)入力
であって、多くのこの種出力バッファ手段が前記外部バ
スラインに共通して結合され得るが、このうちの2つの
出力バッファ手段のみがアクティブ終端トランジスタと
共に動作してなる前記関連のゲート制御手段及びTE入
力と、を有する信号出力終端手段を備えたことを特徴と
する前記装置。 - 【請求項4】 比較的大規模の複数の外部の高容量負荷
を実質的に高い論理スイッチング速度で駆動する、制限
された電力損失ポテンシャルを有するCMOS集積回路
装置において、 実質的に3.3ないし5Vの範囲内の内部論理信号レベ
ルで動作すると共に、それぞれの比較的大きな容量性負
荷の間に、複数の外部装置との独立した並列通信のため
の比較的大規模の複数の信号を生成する内部論理機能手
段と、 前記内部論理信号を、半導体接合ダイオードの順バイア
ス電圧を超えない外部論理レベルに変換する複数の独立
した出力バッファ手段であって、おのおの及び全てが、
所定の最大スイッチング速度で、前記比較的大規模の複
数の外部の高容量負荷を駆動するものの、前記装置の前
記制限された電力損失ポテンシャルに比して少ない電力
損失となる前記複数の独立した出力バッファ手段と、 0.5Vを超えない論理レベルを受信すると共に、前記
内部論理機能手段にインターフェースする入力バッファ
手段と、 0.5Vを超えない電圧VIOを前記入力及び出力バッフ
ァ手段にもたらして、前記出力バッファからの信号出力
が接地基準及びVIOの間で動作し得るようにすると共
に、前記入力バッファ手段が電圧VIOの約半分の入力し
きい値を示し得るようにした基準発生手段と、を具備し
たことを特徴とする前記装置。 - 【請求項5】 請求項4記載の装置において、前記入力
バッファ手段は、 第2の対のPMOSトランジスタと直列接続されると共
に、入力信号(IN)ポート及び約0.15Vの動作電
圧しきい値をもたらす差動増幅器を形成する第1の対の
PMOSトランジスタと、第3の対のPMOSトランジ
スタと直列接続されると共に、前記差動増幅器に応答し
て出力信号(OUT)ポートをもたらす増幅器を形成す
る第1の対のNMOSトランジスタとであって、前記I
Nポートに印加される0.3V論理信号が、前記内部論
理機能手段の前記OUTポートに3.3Vの論理信号を
生成してなるものと、 前記入力バッファの接地基準と入力信号ポートの間に並
列に接続された2つの逆極性ダイオードを有する静電型
放電(ESD)保護手段と、 前記入力信号論理レベルの1/3と2/3の間で入力論
理レベルしきい値を変化させるヒステリシス手段と、を
備えていることを特徴とする前記装置。 - 【請求項6】 請求項4記載の装置において、各前記出
力バッファ手段は、 前記出力バッファの接地基準と出力信号ポートの間に並
列に接続された2つの逆極性ダイオードを有する静電型
放電(ESD)保護手段と、 VIO電源端子と接地基準の間に前記信号出力を接続する
プルアップ終端トランジスタ及びプルダウン終端トラン
ジスタと、外部バスラインに沿った前記出力バッファの
位置に応じて、前記終端トランジスタがアクティブかま
たはインアクティブであるかを管理する関連のゲート制
御手段及び終端使用可能(TE)入力であって、多くの
この種出力バッファ手段が前記外部バスラインに共通に
結合され得るが、このうちの2つの出力バッファ手段の
みがアクティブ終端トランジスタと共に動作してなる前
記関連のゲート制御手段及びTE入力と、を備えたこと
を特徴とする前記装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US008669 | 1993-01-25 | ||
US08/008,669 US5311083A (en) | 1993-01-25 | 1993-01-25 | Very low voltage inter-chip CMOS logic signaling for large numbers of high-speed output lines each associated with large capacitive loads |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH077409A JPH077409A (ja) | 1995-01-10 |
JP3512223B2 true JP3512223B2 (ja) | 2004-03-29 |
Family
ID=21732982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00351394A Expired - Fee Related JP3512223B2 (ja) | 1993-01-25 | 1994-01-18 | おのおのが大容量性負荷に関連した多数の高速出力ライン用の極低電圧チップ間cmos論理信号伝送 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5311083A (ja) |
EP (1) | EP0608786B1 (ja) |
JP (1) | JP3512223B2 (ja) |
CA (1) | CA2113987A1 (ja) |
DE (1) | DE69412652T2 (ja) |
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