JP5099791B2 - 半導体集積回路装置 - Google Patents
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Description
図1に本発明の基本的な構成を示す。回路ブロックBLK1、BLK2は、1個以上のMOSトランジスタで構成されている。なお、本明細書においては、絶縁ゲート型電界効果トランジスタの総称としてMOSトランジスタの語を使用する。回路ブロックBLKは望ましくはP型MOSとN型MOSとを直列接続したCMOS回路として構成されている。ここで、回路ブロックBLK1は、チップCHP1全体に対する電源の投入/遮断とは独立にリーク電流低減のために電源電圧を制御するモードを有する(回路ブロックBLK2も同様のモードを有していてもよい)。マイクロI/O MIO1、MIO2、MIO3、MIO4は本発明の特徴的な構成であり、その詳しい構成形態は後述する。I/OバッファIOB1、IOB2は、モジュールMDL1外部の大きな負荷容量を駆動するための低インピーダンスの出力ドライバ回路DRV1や、必要に応じて静電破壊防止素子などが付加された入力バッファ回路IBF1などから構成されている。I/OバッファMIOB1、MIOB2は、チップCHP1外部(モジュールMDL1内部)の比較的大きな負荷容量を駆動するための低インピーダンス(但し、I/Oバッファ IOBの出力ドライバ回路DRVの出力インピーダンスよりは高いインピーダンスである)の出力ドライバ回路DRV2や、必要に応じて静電破壊防止素子などが付加された入力バッファ回路IBF2などから構成されている。本明細書においては、モジュール内のチップ間を接続するためのI/Oバッファのことを、モジュール間を接続するためのI/Oバッファと区別する場合には、「ミニI/Oバッファ」と称することにする。また、L11、L12、L13、L21、L22、L23、L24、L31、L32、L41、L42、L43は信号線群を示している。
(1)送信側の回路ブロックBLKAの電源供給とマイクロI/O前段回路MIOAの電源供給とが遮断される場合(VDDAあるいはVSSAへの電位供給が遮断される場合)。この状態を「電源遮断ケース1」と称する。
(2)受信側の回路ブロックBLKBの電源供給が遮断される(回路ブロックBLKBへのVDDBあるいはVSSBへの電位供給が遮断される)一方、マイクロI/O後段回路MIOBの電源供給は行われている場合。この状態を「電源遮断ケース2」と称する。
(3)送信側の回路ブロックBLKAの電源供給が遮断される(回路ブロックBLKAへのVDDAあるいはVSSAへの電位供給が遮断される)一方、マイクロI/O前段回路MIOAの電源供給は行われている場合。この状態を「電源遮断ケース3」と称する。
(4)受信側の回路ブロックBLKBの電源供給とマイクロI/O後段回路MIOBの電源供給とが遮断される場合(VDDBあるいはVSSBへの電位供給が遮断される場合)。この状態を「電源遮断ケース4」と称する。
図11は、図6から図8の電源スイッチ制御回路PSCAあるいはPSCBのインターフェース構成例である。電源スイッチPSWを制御する電源スイッチ制御回路PSCは、要求線reqと応答線ackによるハンドシェイクによって、電源スイッチPSWのオン・オフを制御し、回路ブロックBLKの電源供給状態を制御している。ここでは、要求線reqを'H'レベルにする(時刻T1)ことで電源スイッチPSWがオンし、回路ブロックBLKに電源供給を行う。完全に電源スイッチPSWがオンし、回路ブロックBLKへの電源供給が完了した後、応答線ackが'H'レベルになる(時刻T1B)ことで、電源スイッチ制御回路外部に回路ブロックBLKが動作可能状態に移行したことを通知する。逆に、要求線reqを'L'レベルにする(時刻T2)ことで電源スイッチPSWをオフし、回路ブロックBLKを電源遮断状態に制御する。完全に電源スイッチPSWがオフし、応答線ackが'L'レベルになる(時刻T2B)ことで、電源スイッチ制御回路外部に回路ブロックBLKが電源遮断状態に移行したことを通知する。
回路ブロックを構成しているMOSトランジスタの基板端子(ウェル)の接続形態は多様な形態が考えられる。図12はPMOSトランジスタMP2の基板端子vbpは電源VDDに、NMOSトランジスタMN2の基板端子vbnは接地VSSに接続されている構成例である。NMOSトランジスタMN2の基板端子vbnを接地VSSに接続することにより、電源スイッチPSWがオフされた場合には仮想接地線VSSMの電位が上昇するために、NMOSトランジスタMN2のソース・基板間に基板バイアスが印加されることになる。これにより、基板バイアス効果によってNMOSトランジスタMN2に流れるリーク電流を小さくすることができる。一方、vbnを仮想接地線VSSMに接続してもよい。この場合にはNMOSトランジスタMN2のウェル電位とソース電位とが等しくなるために、トランジスタの高速動作に適している。
回路ブロックのレイアウトについて説明する。図14は、図12で示した回路ブロックBLKのレイアウト配置例を示している。RUSRは回路ブロックBLKを構成しているMOSトランジスタを配置する領域である。RPWR1、RPWR2、RPWR3、RPWR4、RPWR5、RPWR6、RPWR7、RPWR8で構成されるリング状の領域は、図12でいう電源線VDD、接地線VSS、仮想接地線VSSMなどの電源幹線が、比較的太い配線幅の配線で周回して配置されており、電源リングを形成している。これにより、回路ブロックを構成しているMOSトランジスタに供給される電源線、接地線、仮想接地線を低抵抗化している。
図16は本発明のチップ断面図例を示している。PSUB100はP型基板、NW100、NW110はN型ウェル、PW100、PW110はP型ウェル、NISO100およびNISO110はNW100およびNW110よりも深い位置に生成した不純物層であり、いわゆる三重ウェル構造を構成するためのディープN型ウェルである。P100およびP101はP型拡散層であり、ゲート電極G100およびゲート絶縁膜T100とともにPMOSトランジスタMP100を構成している。P110およびP111もP型拡散層であり、ゲート電極G110およびゲート絶縁膜T110とともにPMOSトランジスタMP110を構成している。N100およびN101はN型拡散層であり、ゲート電極G101およびゲート絶縁膜T101とともにNMOSトランジスタMN100を構成している。N110およびN111もN型拡散層であり、ゲート電極G111およびゲート絶縁膜T111とともにNMOSトランジスタMN110を構成している。N102はN型拡散層であり、N型ウェルNW100に電位を供給するための、PMOSトランジスタPMOS100の基板端子である。P102はP型拡散層であり、P型ウェルPW100に電位を供給するための、NMOSトランジスタNMOS100の基板端子である。N112はN型拡散層であり、N型ウェルNW110に電位を供給するための、PMOSトランジスタPMOS110の基板端子である。P112はP型拡散層であり、P型ウェルPW110に電位を供給するための、NMOSトランジスタNMOS110の基板端子である。S100はP型拡散層であり、PSUB100に電位をここから供給する。
回路ブロックのテスト容易化手法の一つとして、本発明のマイクロI/Oにスキャン機能を付加した場合の構成例を図18に示す。図18で、BLKAは送信側の回路ブロック、BLKBは受信側の回路ブロック、MIOb1からMIObnはそれぞれ1ビット分のマイクロI/Oを示している。LA1からLAnはマイクロI/Oへの入力信号であり、LB1からLBnはマイクロI/Oからの出力信号である。ここでは簡単のために、図8で図示したようなcr、cs、eなどの制御信号と電源関係の接続は省略している。si0がスキャンデータの入力であり、si1、si2、sinの順番にそのデータがシフトしていく。
MIO1、MIO2、MIO3、MIO4、MIO、MIOb1、MIOb2、MIObn……マイクロI/O
IOB1、IOB2、IOB3……I/Oバッファ
MIOB1、MIOB2……ミニI/Oバッファ
CHP1、CHP2、CHP3……チップ
MDL1、MDL2……モジュール
L11、L12、L13、L21、L22、L23、L24、L31、L32、L33、L41、L42、L43、LA、LB、d……信号線群
VDDA、VDDB、VDD……電源
VSSA、VSSB、VSS……接地
MIOA……マイクロI/O前段回路
MIOB……マイクロI/O後段回路
d1、d2、e、cr、cs、/d2……信号線
PSCA、PSCB、PSC……電源スイッチ制御回路
ctla、ctlb……電源スイッチ制御回路のインターフェース信号群
PSWA、PSWB、PSW……電源スイッチ
VSSMA、VSSMB、VSSM……仮想接地線
NAND1……NAND回路
INV1、INV2……インバータ回路
AND1……AND回路
LC1……レベル変換回路
MN1、MN2、MN100……NMOSトランジスタ
MP1、MP2、MP100……NMOSトランジスタ
req……要求線
ack……応答線線
vbp……PMOSトランジスタの基板端子
vbn……NMOSトランジスタの基板端子
VBC……基板バイアス制御回路
RPWR1、RPWR2、RPWR3、RPWR4、RPWR5、RPWR6、RPWR7、RPWR8……電源リングを形成している領域
RUSR……回路ブロックを構成しているMOSトランジスタを配置する領域
VDD100、VDD101、VDD102、VDD103、VDD104、VDD105、VDD106、VDD107、VDD108、VDD109、VDD110……電源線
VSS100、VSS101、VSS102、VSS103、VSS104、VSS105、VSS106、VSS107、VSS108、VSS109、VSS110、VSS111、VSS113……接地線
VSSM100、VSSM101、VSSM102、VSSM103、VSSM104、VSSM105、VSSM106、VSSM107……仮想接地線
SIG100、SIG101……信号線
RPWRV……縦方向電源幹線
RPWRH……横方向電源幹線
CELL100……スタンダートセル。
Claims (8)
- 第1チップと、前記第1チップとは異なるチップである第2チップとを有して成る半導体集積回路装置であって、
前記第1チップは、
第1ノード及び第2ノードと、
前記第1ノードと第3ノードとにより定められる電源電圧が供給される第1回路ブロックと、
前記第3ノードと前記第2ノードとの間にソース・ドレイン経路を有する第1MOSトランジスタと、
前記第1MOSトランジスタのオン状態とオフ状態とを制御する第1制御回路と、
前記第1ノードと前記第2ノードとにより定められる電源電圧が供給されると共に前記第1回路ブロックの出力が入力される第1変換回路と
を具備し、
前記第2チップは、
第4ノード及び第5ノードと、
前記第4ノードと前記第5ノードとにより定められる電源電圧が供給されると共に前記第1変換回路の出力が入力される第2変換回路と
を具備し、
前記第1制御回路は、前記第1MOSトランジスタがオン状態に制御される場合には第1状態の第1制御信号を前記第1変換回路に出力し、前記第1変換回路は前記第1回路ブロックの出力の変化に応じて変化する信号を前記第2変換回路に出力し、
前記第1制御回路は、前記第1MOSトランジスタがオフ状態に制御される場合には第2状態の第1制御信号を前記第1変換回路に出力し、前記第1変換回路はその出力を前記第1ノードまたは前記第2ノードの電位に制御する
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記第2チップは、前記第4ノードと第6ノードとにより定められる電源電圧が供給されると共に前記第2変換回路の出力が入力される第2回路ブロックを更に具備し、
前記第2回路ブロックは、前記第1ノードおよび前記第2ノードへの電位の供給がなされている場合には第1状態の第2制御信号を前記第2変換回路に出力し、前記第2変換回路は前記第1変換回路の出力の変化に応じて変化する信号を前記第2回路ブロックに出力し、
前記第2回路ブロックは、前記第1ノードまたは前記第2ノードの少なくとも一方への電位の供給がなされない場合には第2状態の第2制御信号を前記第2変換回路に出力し、前記第2変換回路はその出力を前記第4ノードまたは前記第5ノードの電位に制御する
ことを特徴とする半導体集積回路装置。 - 請求項2において、
前記第2チップは、
前記第5ノードと前記第6ノードとの間にソース・ドレイン経路を有する第2MOSトランジスタと、
前記第2MOSトランジスタのオン状態とオフ状態とを制御する第2制御回路と
を更に具備し、
前記第2制御回路は、前記第2MOSトランジスタがオン状態に制御される場合には第1状態の第3制御信号を前記第2変換回路に出力し、前記第2変換回路は前記第1変換回路の出力の変化に応じて変化する信号を前記第2回路ブロックに出力し、
前記第2制御回路は、前記第2MOSトランジスタがオフ状態に制御される場合には第2状態の第3制御信号を前記第2変換回路に出力し、前記第2変換回路はその出力を前記第4ノードまたは前記第5ノードの電位に制御する
ことを特徴とする半導体集積回路装置。 - 請求項1乃至3のいずれか1項において、
前記第1ノードと前記第2ノードとの間の電位差と前記第4ノードと前記第5ノードとの間の電位差とが互いに異なり、
前記第2変換回路はレベル変換回路を含む
ことを特徴とする半導体集積回路装置。 - 請求項2において、
前記第1回路ブロックを構成するMOSトランジスタのしきい値電圧と前記第2回路ブロックを構成するMOSトランジスタのしきい値電圧とが互いに異なる
ことを特徴とする半導体集積回路装置。 - 請求項1において、
前記第1制御回路は第4制御信号を出力し、
前記第4制御信号が、前記第1回路ブロックが入出力不能であることを示す第1状態から、前記第1回路ブロックが入出力可能であることを示す第2状態に移行する前に、前記第1制御信号は前記第2状態から前記第1状態に移行する
ことを特徴とする半導体集積回路装置。 - 請求項3において、
前記第2制御回路は第5制御信号を出力し、
前記第5制御信号が、前記第2回路ブロックが入出力不能であることを示す第1状態から、前記第2回路ブロックが入出力可能であることを示す第2状態に移行する前に、前記第3制御信号は前記第2状態から前記第1状態に移行する
ことを特徴とする半導体集積回路装置。 - 請求項3において、
前記第1チップは、
第7ノード及び第8ノードと、
前記第1ノードと前記第2ノードとにより定められる電源電圧が供給されると共に前記第1回路ブロックの出力が入力される前段変換回路、及び前記第7ノードと前記第8ノードとにより定められる電源電圧が供給されると共に前記前段変換回路の出力が入力される後段変換回路を含んで構成される第3変換回路と、
前記第7ノードと第9ノードとにより定められる電源電圧が供給されると共に前記第3変換回路の前記後段変換回路の出力が入力される第3回路ブロックと
を更に具備し、
前記第1回路ブロックは第1ディープウェル上に形成されており、
前記第3回路ブロックは前記第1ディープウェルと同じ導電型の第2ディープウェル上に形成されており、
前記第3変換回路の前記前段変換回路は前記第1ディープウェルと同じ導電型の第3ディープウェル上に形成されており、
前記第3変換回路の前記後段変換回路は前記第1ディープウェルと同じ導電型の第4ディープウェル上に形成されており、
前記第1乃至第4ディープウェルは、互いにpn接合分離されている
ことを特徴とする半導体集積回路装置。
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