JPH0983411A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0983411A JPH0983411A JP23634195A JP23634195A JPH0983411A JP H0983411 A JPH0983411 A JP H0983411A JP 23634195 A JP23634195 A JP 23634195A JP 23634195 A JP23634195 A JP 23634195A JP H0983411 A JPH0983411 A JP H0983411A
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- Japan
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- input
- output
- circuit
- output pad
- mos transistor
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】 データ出力時の終端動作との競合が避けら
れデータバスのデータ転送を効率的に行える、 データ
受信時には終端動作を行うことにより雑音が低減する等
の効果が存在し、かつ これを小占有面積の回路で構成
することができるアクティブ終端回路を実現すること。 【解決手段】 入出力パッド１１と、入出力パッド１１
に接続された入力バッファ回路１２と、出力駆動回路１
３と、入出力パッド１１に接続される伝送線路１６を終
端する終端回路１４とを具備する半導体集積回路１０に
おいて、出力駆動回路１３が入出力パッド１１上の電位
を駆動制御している際には、伝送線路１６を終端しない
ことを特徴とする。
れデータバスのデータ転送を効率的に行える、 データ
受信時には終端動作を行うことにより雑音が低減する等
の効果が存在し、かつ これを小占有面積の回路で構成
することができるアクティブ終端回路を実現すること。 【解決手段】 入出力パッド１１と、入出力パッド１１
に接続された入力バッファ回路１２と、出力駆動回路１
３と、入出力パッド１１に接続される伝送線路１６を終
端する終端回路１４とを具備する半導体集積回路１０に
おいて、出力駆動回路１３が入出力パッド１１上の電位
を駆動制御している際には、伝送線路１６を終端しない
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関する。特に、半導体集積回路の入出力回路において、
終端回路を具備したものに関する。
関する。特に、半導体集積回路の入出力回路において、
終端回路を具備したものに関する。
【０００２】
【従来の技術】ＣＰＵやＤＲＡＭ等のデータ転送の高速
化が進むにつれ、各チップを接続するデータバスは分布
定数回路ないし導波路としてとらえ直す必要が生じてき
た。すなわち、データバスの一端を駆動回路（例えばＣ
ＰＵの出力駆動回路）でパルス駆動すると、発生したパ
ルスが波となってデータバスを伝わり、データバスの終
端においてインピーダンスの整合がとれていないとパル
ス信号が反射をおこし、データバス上に雑音が乗ること
となる。そして、この雑音によるデータ転送マージンの
低下、入力段トランジスタの保護の問題等が深刻化して
いる。
化が進むにつれ、各チップを接続するデータバスは分布
定数回路ないし導波路としてとらえ直す必要が生じてき
た。すなわち、データバスの一端を駆動回路（例えばＣ
ＰＵの出力駆動回路）でパルス駆動すると、発生したパ
ルスが波となってデータバスを伝わり、データバスの終
端においてインピーダンスの整合がとれていないとパル
ス信号が反射をおこし、データバス上に雑音が乗ること
となる。そして、この雑音によるデータ転送マージンの
低下、入力段トランジスタの保護の問題等が深刻化して
いる。
【０００３】以上の問題を解決するために、分布定数回
路としてのデータバスの他端に終端回路を設ける技術が
開発された。終端回路の例としては、転送信号が所定周
波数を有するアナログ信号であれば分布定数回路に整合
した抵抗素子でもかまわないが、パルス信号ないしデジ
タル信号の場合は固有の周波数が存在せず、固定抵抗で
は充分な終端を行えない。ここで、1994 Symposium on
VLSI Circuits Digest of Technical Papers pp45-46,
1994に詳細に示されるように、ＭＯＳトランジスタを用
いた能動的な終端回路（アクティブ終端回路）が開発さ
れた。
路としてのデータバスの他端に終端回路を設ける技術が
開発された。終端回路の例としては、転送信号が所定周
波数を有するアナログ信号であれば分布定数回路に整合
した抵抗素子でもかまわないが、パルス信号ないしデジ
タル信号の場合は固有の周波数が存在せず、固定抵抗で
は充分な終端を行えない。ここで、1994 Symposium on
VLSI Circuits Digest of Technical Papers pp45-46,
1994に詳細に示されるように、ＭＯＳトランジスタを用
いた能動的な終端回路（アクティブ終端回路）が開発さ
れた。
【０００４】しかし、上記文献のアクティブ終端回路は
あくまでもデータ転送方向が固定されているものであ
り、１つのパッドを入出力パッドとして用いる双方向バ
スの場合には用いることができないという問題点が存在
した。すなわち、出力回路の近傍に終端回路を接続する
と、出力回路の出力を終端回路が吸収してしまい、デー
タバスへのデータ転送が効率的に行えないという問題が
存在した。
あくまでもデータ転送方向が固定されているものであ
り、１つのパッドを入出力パッドとして用いる双方向バ
スの場合には用いることができないという問題点が存在
した。すなわち、出力回路の近傍に終端回路を接続する
と、出力回路の出力を終端回路が吸収してしまい、デー
タバスへのデータ転送が効率的に行えないという問題が
存在した。
【０００５】
【発明が解決しようとする課題】上記したように、従来
のアクティブ終端回路においては、データ出力と終端動
作とが競合することがあり、この場合はデータバスへの
データ転送が効率的に行えないという問題が存在した。
のアクティブ終端回路においては、データ出力と終端動
作とが競合することがあり、この場合はデータバスへの
データ転送が効率的に行えないという問題が存在した。
【０００６】本発明は上記欠点を除去し、データ出力時
の終端動作との競合を避け、同時にデータ受信時には終
端動作を行うことにより、データバスのデータ転送を効
率的に行いつつデータバス上の雑音を低減する簡易かつ
小占有面積の入出力回路を提供することを目的とする。
の終端動作との競合を避け、同時にデータ受信時には終
端動作を行うことにより、データバスのデータ転送を効
率的に行いつつデータバス上の雑音を低減する簡易かつ
小占有面積の入出力回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、入出力パッドと、入出力パッドに接続
され、入力信号を増幅し内部に転送する入力バッファ回
路と、出力制御信号に応じ入出力パッド上の電位を駆動
制御する出力駆動回路と、入出力パッド上の電位の変化
に応じて入出力パッドを電源電位側もしくは接地電位側
に充放電させることにより入出力パッドに接続される伝
送線路を終端する終端回路とを具備する半導体集積回路
において、終端回路は出力制御信号を受け、出力駆動回
路が入出力パッド上の電位を駆動制御している際には、
入出力パッドに接続される伝送線路を終端しないことを
特徴とする半導体集積回路を提供する。終端回路は、入
出力パット上の電位の変化を微分するＣＲ回路と、その
微分出力である電位に応じて電源電位もしくは接地電位
と入出力パッドとを電気的に接続する。この終端回路
は、出力パッドを電源電位側もしくは接地電位側に充放
電させることにより入出力パッドに接続される伝送線路
を終端する終端部と、出力駆動回路が前記入出力パッド
上の電位を駆動制御している際には、入出力パッドに接
続される伝送線路を終端しないよう制御する終端制御部
とから構成される。そして、この終端制御部は終端部に
おける電流充放電経路の間に挿入され、出力制御信号に
より断続制御されるトランジスタであるかもしくは終端
部と入出力パッドとの間に挿入され、出力制御信号によ
り断続制御されるトランジスタである。
に、本発明では、入出力パッドと、入出力パッドに接続
され、入力信号を増幅し内部に転送する入力バッファ回
路と、出力制御信号に応じ入出力パッド上の電位を駆動
制御する出力駆動回路と、入出力パッド上の電位の変化
に応じて入出力パッドを電源電位側もしくは接地電位側
に充放電させることにより入出力パッドに接続される伝
送線路を終端する終端回路とを具備する半導体集積回路
において、終端回路は出力制御信号を受け、出力駆動回
路が入出力パッド上の電位を駆動制御している際には、
入出力パッドに接続される伝送線路を終端しないことを
特徴とする半導体集積回路を提供する。終端回路は、入
出力パット上の電位の変化を微分するＣＲ回路と、その
微分出力である電位に応じて電源電位もしくは接地電位
と入出力パッドとを電気的に接続する。この終端回路
は、出力パッドを電源電位側もしくは接地電位側に充放
電させることにより入出力パッドに接続される伝送線路
を終端する終端部と、出力駆動回路が前記入出力パッド
上の電位を駆動制御している際には、入出力パッドに接
続される伝送線路を終端しないよう制御する終端制御部
とから構成される。そして、この終端制御部は終端部に
おける電流充放電経路の間に挿入され、出力制御信号に
より断続制御されるトランジスタであるかもしくは終端
部と入出力パッドとの間に挿入され、出力制御信号によ
り断続制御されるトランジスタである。
【０００８】また、本発明においては、さらに、半導体
基板上に形成された複数の入出力パッドと、複数の入出
力パッドにそれぞれ設けられた入出力回路とを具備し、
入出力回路には対応する入出力パッドに接続される伝送
線路を終端する終端回路が接続されており、この終端回
路は入出力回路が出力動作を行っていないときに動作す
るよう構成されたことを特徴とする半導体集積回路を提
供する。この例において、入出力回路は、それぞれ対応
する入出力パッドに入力された信号を増幅し内部に転送
する入力バッファ回路と、出力制御信号に応じ対応する
入出力パッド上の電位を駆動制御する出力駆動回路と、
対応する入出力パッド上の電位の変化に応じて入出力パ
ッドを電源電位側もしくは接地電位側に充放電させるこ
とにより入出力パッドに接続される伝送線路を終端する
終端回路とを具備し、入出力パッドは出力制御信号を受
け、出力駆動回路が入出力パッド上の電位を駆動制御し
ている際には、入出力パッドに接続される伝送線路を終
端しない。
基板上に形成された複数の入出力パッドと、複数の入出
力パッドにそれぞれ設けられた入出力回路とを具備し、
入出力回路には対応する入出力パッドに接続される伝送
線路を終端する終端回路が接続されており、この終端回
路は入出力回路が出力動作を行っていないときに動作す
るよう構成されたことを特徴とする半導体集積回路を提
供する。この例において、入出力回路は、それぞれ対応
する入出力パッドに入力された信号を増幅し内部に転送
する入力バッファ回路と、出力制御信号に応じ対応する
入出力パッド上の電位を駆動制御する出力駆動回路と、
対応する入出力パッド上の電位の変化に応じて入出力パ
ッドを電源電位側もしくは接地電位側に充放電させるこ
とにより入出力パッドに接続される伝送線路を終端する
終端回路とを具備し、入出力パッドは出力制御信号を受
け、出力駆動回路が入出力パッド上の電位を駆動制御し
ている際には、入出力パッドに接続される伝送線路を終
端しない。
【０００９】上述の回路を構造をより詳細に述べると、
以下の通りとなる。すなわち、入出力パッドと、入出力
パッドと電源電位との間に接続された第１のＭＯＳトラ
ンジスタと、入出力パッドと接地電位との間に接続され
た第２のＭＯＳトランジスタと、入出力パッドに接続さ
れた入力バッファ回路と、入出力パッドに一端が接続さ
れた第１の抵抗素子と、第１の抵抗素子の他端と電源電
位との間に直列に接続された第３及び第４のＭＯＳトラ
ンジスタと、第１の抵抗素子の他端と接地電位との間に
直列に接続された第５及び第６のＭＯＳトランジスタ
と、入出力パッドと前記第３のＭＯＳトランジスタのゲ
ート電極との間に接続された第１の容量素子と、入出力
パッドと第５のＭＯＳトランジスタのゲート電極との間
に接続された第２の容量素子と、第３のＭＯＳトランジ
スタのゲート電極と電源電位との間に接続された第２の
抵抗素子と、第５のＭＯＳトランジスタのゲート電極と
接地電位との間に接続された第３の抵抗素子とから構成
される。ここで、第１のＭＯＳトランジスタと第６のＭ
ＯＳトランジスタとは相補的に導通制御され、第２のＭ
ＯＳトランジスタと第４のＭＯＳトランジスタとは相補
的に導通制御される。
以下の通りとなる。すなわち、入出力パッドと、入出力
パッドと電源電位との間に接続された第１のＭＯＳトラ
ンジスタと、入出力パッドと接地電位との間に接続され
た第２のＭＯＳトランジスタと、入出力パッドに接続さ
れた入力バッファ回路と、入出力パッドに一端が接続さ
れた第１の抵抗素子と、第１の抵抗素子の他端と電源電
位との間に直列に接続された第３及び第４のＭＯＳトラ
ンジスタと、第１の抵抗素子の他端と接地電位との間に
直列に接続された第５及び第６のＭＯＳトランジスタ
と、入出力パッドと前記第３のＭＯＳトランジスタのゲ
ート電極との間に接続された第１の容量素子と、入出力
パッドと第５のＭＯＳトランジスタのゲート電極との間
に接続された第２の容量素子と、第３のＭＯＳトランジ
スタのゲート電極と電源電位との間に接続された第２の
抵抗素子と、第５のＭＯＳトランジスタのゲート電極と
接地電位との間に接続された第３の抵抗素子とから構成
される。ここで、第１のＭＯＳトランジスタと第６のＭ
ＯＳトランジスタとは相補的に導通制御され、第２のＭ
ＯＳトランジスタと第４のＭＯＳトランジスタとは相補
的に導通制御される。
【００１０】また、別の回路構成例においては、以下の
通りとなる。すなわち、入出力パッドと、入出力パッド
と電源電位との間に接続された第１のＭＯＳトランジス
タと、入出力パッドと接地電位との間に接続された第２
のＭＯＳトランジスタと、入出力パッドに接続された入
力バッファ回路と、電源電位と 接地電位との間に直列
に接続された第３及び第４のＭＯＳトランジスタと、第
３及び第４のＭＯＳトランジスタの交点に一端が接続さ
れた抵抗素子と、抵抗素子の他端と 第３のＭＯＳトラ
ンジスタのゲート電極との間に接続された第１の容量素
子と、抵抗素子の他端と 第４のＭＯＳトランジスタの
ゲート電極との間に接続された第２の容量素子と、抵抗
素子の他端と 入出力パッドとの間に接続され、第１も
しくは第２のＭＯＳトランジスタが導通しているときに
は非導通となるスイッチ回路とを具備する。
通りとなる。すなわち、入出力パッドと、入出力パッド
と電源電位との間に接続された第１のＭＯＳトランジス
タと、入出力パッドと接地電位との間に接続された第２
のＭＯＳトランジスタと、入出力パッドに接続された入
力バッファ回路と、電源電位と 接地電位との間に直列
に接続された第３及び第４のＭＯＳトランジスタと、第
３及び第４のＭＯＳトランジスタの交点に一端が接続さ
れた抵抗素子と、抵抗素子の他端と 第３のＭＯＳトラ
ンジスタのゲート電極との間に接続された第１の容量素
子と、抵抗素子の他端と 第４のＭＯＳトランジスタの
ゲート電極との間に接続された第２の容量素子と、抵抗
素子の他端と 入出力パッドとの間に接続され、第１も
しくは第２のＭＯＳトランジスタが導通しているときに
は非導通となるスイッチ回路とを具備する。
【００１１】以上のように構成することにより、 デー
タ出力時の終端動作との競合が避けられデータバスのデ
ータ転送を効率的に行える、 データ受信時には終端動
作を行うことにより雑音が低減する、等の効果が存在
し、かつ これを小占有面積の回路で構成することがで
きるという利点がある。
タ出力時の終端動作との競合が避けられデータバスのデ
ータ転送を効率的に行える、 データ受信時には終端動
作を行うことにより雑音が低減する、等の効果が存在
し、かつ これを小占有面積の回路で構成することがで
きるという利点がある。
【００１２】
【発明の実施の形態】続いて、本発明の最良の実施形態
を図１〜図１３を参照して説明する。図１は本発明の第
一の実施例の入出力回路の回路構成図である。半導体装
置（ＣＰＵ、ＤＲＡＭなどその種類を問わない）１０の
半導体基板上には、入出力パッド１１、入力回路１２、
出力回路１３、終端回路１４等が形成されている。
を図１〜図１３を参照して説明する。図１は本発明の第
一の実施例の入出力回路の回路構成図である。半導体装
置（ＣＰＵ、ＤＲＡＭなどその種類を問わない）１０の
半導体基板上には、入出力パッド１１、入力回路１２、
出力回路１３、終端回路１４等が形成されている。
【００１３】入出力パッド１１は他の半導体装置におけ
る出力回路１５により一端が駆動されるデータバス１６
の他端が接続されている。このデータバス１６はデータ
転送速度が非常に高速のため、分布定数線路として扱
う。
る出力回路１５により一端が駆動されるデータバス１６
の他端が接続されている。このデータバス１６はデータ
転送速度が非常に高速のため、分布定数線路として扱
う。
【００１４】入力回路１２は入力バッファ回路１８（レ
シーバ）が接続されており、この回路は入力された信号
を増幅し、内部回路へ伝達する。出力回路１２は電源電
位Ｖcc（５．０Ｖもしくは３．３Ｖ）と接地電位Ｖss
（０Ｖ）との間に直列に接続されたＰ型ＭＯＳトランジ
スタＱ1 とＮ型ＭＯＳトランジスタＱ2 とから構成され
ている。Ｐ型ＭＯＳトランジスタＱ1 のゲートには出力
制御信号Ｖa が、Ｎ型ＭＯＳトランジスタＱ2 のゲート
には出力制御信号Ｖb が入力される。Ｐ型ＭＯＳトラン
ジスタＱ1 とＮ型ＭＯＳトランジスタＱ2 との交点は入
出力パッド１１に接続されている。
シーバ）が接続されており、この回路は入力された信号
を増幅し、内部回路へ伝達する。出力回路１２は電源電
位Ｖcc（５．０Ｖもしくは３．３Ｖ）と接地電位Ｖss
（０Ｖ）との間に直列に接続されたＰ型ＭＯＳトランジ
スタＱ1 とＮ型ＭＯＳトランジスタＱ2 とから構成され
ている。Ｐ型ＭＯＳトランジスタＱ1 のゲートには出力
制御信号Ｖa が、Ｎ型ＭＯＳトランジスタＱ2 のゲート
には出力制御信号Ｖb が入力される。Ｐ型ＭＯＳトラン
ジスタＱ1 とＮ型ＭＯＳトランジスタＱ2 との交点は入
出力パッド１１に接続されている。
【００１５】終端回路は電源電位Ｖccと接地電位Ｖssと
の間に直列に接続されたＰ型ＭＯＳトランジスタＱ3 、
Ｑ4 、Ｎ型ＭＯＳトランジスタＱ5 、Ｑ6 と、これらＭ
ＯＳトランジスタの中点と入出力パッド１１との間に接
続された抵抗素子Ｒ1 と、電源電位ＶccとＭＯＳトラン
ジスタＱ3 のゲートとの間に接続された抵抗素子Ｒ2
と、接地電位ＶssとＭＯＳトランジスタＱ5 のゲートと
の間に接続された抵抗素子Ｒ3 と、入出力パッド１１と
ＭＯＳトランジスタＱ3 のゲートとの間に接続された容
量素子Ｃ1 と、入出力パッド１１とＭＯＳトランジスタ
Ｑ5 のゲートとの間に接続された容量素子Ｃ2 とから構
成される。ＭＯＳトランジスタＱ4 のゲートには出力制
御信号Ｖb が、ＭＯＳトランジスタＱ6 のゲートには出
力制御信号Ｖa 与えられる。以上のように構成すること
により、ＭＯＳトランジスタＱ3 、Ｑ5 、抵抗素子Ｒ1
、Ｒ2 、Ｒ3 、容量素子Ｃ1 、Ｃ2 がアクティブ終端
回路を構成し、ＭＯＳトランジスタＱ4 、Ｑ6 がその制
御を行う。すなわち、ＭＯＳトランジスタＱ4 、Ｑ6 が
導通しているときにはアクティブ終端回路が終端動作を
行い、非道通のときにはアクティブ終端回路が終端動作
を停止する。
の間に直列に接続されたＰ型ＭＯＳトランジスタＱ3 、
Ｑ4 、Ｎ型ＭＯＳトランジスタＱ5 、Ｑ6 と、これらＭ
ＯＳトランジスタの中点と入出力パッド１１との間に接
続された抵抗素子Ｒ1 と、電源電位ＶccとＭＯＳトラン
ジスタＱ3 のゲートとの間に接続された抵抗素子Ｒ2
と、接地電位ＶssとＭＯＳトランジスタＱ5 のゲートと
の間に接続された抵抗素子Ｒ3 と、入出力パッド１１と
ＭＯＳトランジスタＱ3 のゲートとの間に接続された容
量素子Ｃ1 と、入出力パッド１１とＭＯＳトランジスタ
Ｑ5 のゲートとの間に接続された容量素子Ｃ2 とから構
成される。ＭＯＳトランジスタＱ4 のゲートには出力制
御信号Ｖb が、ＭＯＳトランジスタＱ6 のゲートには出
力制御信号Ｖa 与えられる。以上のように構成すること
により、ＭＯＳトランジスタＱ3 、Ｑ5 、抵抗素子Ｒ1
、Ｒ2 、Ｒ3 、容量素子Ｃ1 、Ｃ2 がアクティブ終端
回路を構成し、ＭＯＳトランジスタＱ4 、Ｑ6 がその制
御を行う。すなわち、ＭＯＳトランジスタＱ4 、Ｑ6 が
導通しているときにはアクティブ終端回路が終端動作を
行い、非道通のときにはアクティブ終端回路が終端動作
を停止する。
【００１６】続いて、図１に示す回路の動作を図２の動
作波形を参照して説明する。時刻ｔ0 において、Ｖb が
“Ｌ”（Ｖss）から“Ｈ”（Ｖcc）へと変化する。Ｖa
は“Ｈ”を維持する。これに応じてＭＯＳトランジスタ
Ｑ2 は導通し、出力回路１３は“Ｌ”を出力することに
なる。このとき、ＭＯＳトランジスタＱ4 、Ｑ6 は非道
通であり、ＭＯＳトランジスタＱ3 、Ｑ5 、抵抗素子Ｒ
1 、Ｒ2 、Ｒ3 、容量素子Ｃ1 、Ｃ2 から構成されるア
クティブ終端回路は終端動作を停止している。電源電位
Ｖcc、接地電位Ｖssへの電流経路が遮断されているから
である。
作波形を参照して説明する。時刻ｔ0 において、Ｖb が
“Ｌ”（Ｖss）から“Ｈ”（Ｖcc）へと変化する。Ｖa
は“Ｈ”を維持する。これに応じてＭＯＳトランジスタ
Ｑ2 は導通し、出力回路１３は“Ｌ”を出力することに
なる。このとき、ＭＯＳトランジスタＱ4 、Ｑ6 は非道
通であり、ＭＯＳトランジスタＱ3 、Ｑ5 、抵抗素子Ｒ
1 、Ｒ2 、Ｒ3 、容量素子Ｃ1 、Ｃ2 から構成されるア
クティブ終端回路は終端動作を停止している。電源電位
Ｖcc、接地電位Ｖssへの電流経路が遮断されているから
である。
【００１７】続いて、時刻ｔ1 において、Ｖb が“Ｈ”
から“Ｌ”へと変化する。Ｖa は“Ｈ”を維持する。こ
の結果、ＭＯＳトランジスタＱ1 、Ｑ2 は何れも非導通
となり、この結果、出力回路１３はハイインピーダンス
状態となる。このとき、ＭＯＳトランジスタＱ4 、Ｑ6
は道通し、アクティブ終端回路は終端動作を開始する。
から“Ｌ”へと変化する。Ｖa は“Ｈ”を維持する。こ
の結果、ＭＯＳトランジスタＱ1 、Ｑ2 は何れも非導通
となり、この結果、出力回路１３はハイインピーダンス
状態となる。このとき、ＭＯＳトランジスタＱ4 、Ｑ6
は道通し、アクティブ終端回路は終端動作を開始する。
【００１８】続いて、時刻ｔ2 において、外部のバス駆
動回路１５がハイレベルパルスを出力する。すなわち、
Ｖbus は“Ｌ”から“Ｈ”へと変化する。分布定数線路
であるデータバスにより転送されたハイレベルパルス
は、入出力パッド１１において、Ｖbus'の様な波形とな
る。ここで、Ｖd は容量素子Ｃ1 の容量結合により
“Ｈ”よりもさらに高レベル側に、Ｖe は容量素子Ｃ2
の容量結合において、“Ｌ”レベルよりも若干高レベル
側へと変化する。この結果、ＭＯＳトランジスタＱ5は
短期間の間導通し、抵抗素子Ｒ1 を介して入出力パッド
１１を放電する。
動回路１５がハイレベルパルスを出力する。すなわち、
Ｖbus は“Ｌ”から“Ｈ”へと変化する。分布定数線路
であるデータバスにより転送されたハイレベルパルス
は、入出力パッド１１において、Ｖbus'の様な波形とな
る。ここで、Ｖd は容量素子Ｃ1 の容量結合により
“Ｈ”よりもさらに高レベル側に、Ｖe は容量素子Ｃ2
の容量結合において、“Ｌ”レベルよりも若干高レベル
側へと変化する。この結果、ＭＯＳトランジスタＱ5は
短期間の間導通し、抵抗素子Ｒ1 を介して入出力パッド
１１を放電する。
【００１９】続いて、時刻ｔ3 において、 Ｖbus は
“Ｈ”から“Ｌ”へと変化する。ここで、Ｖbus'、Ｖd
、Ｖe は図の様に変化する。以上の様にして、出力が
ハイインピーダンス状態の時のみ終端動作がなされ、そ
の終端動作により伝送線路の雑音が低減されることが判
る。なお、図中点線は仮に終端動作を行わなかったとし
たときの波形（オーバーシュート・アンダーシュート）
である。
“Ｈ”から“Ｌ”へと変化する。ここで、Ｖbus'、Ｖd
、Ｖe は図の様に変化する。以上の様にして、出力が
ハイインピーダンス状態の時のみ終端動作がなされ、そ
の終端動作により伝送線路の雑音が低減されることが判
る。なお、図中点線は仮に終端動作を行わなかったとし
たときの波形（オーバーシュート・アンダーシュート）
である。
【００２０】続いて、本発明をチップに登載したときの
図を図３に示す。多数の入出力ピン及びこれに対応する
多数の入出力回路３０が存在する。入出力回路３０の内
部構成は、図１と同様である。図１に示した回路の占有
面積は比較的小さいため、図３のように各パッド毎に配
置することが可能となる。
図を図３に示す。多数の入出力ピン及びこれに対応する
多数の入出力回路３０が存在する。入出力回路３０の内
部構成は、図１と同様である。図１に示した回路の占有
面積は比較的小さいため、図３のように各パッド毎に配
置することが可能となる。
【００２１】続いて、本発明の各種の変形例を図４〜図
１３を参照して説明する。図４は、図１におけるアクテ
ィブ終端回路の回路構成を変化させたものである。すな
わち、図１において、ＭＯＳトランジスタＱ3 、Ｑ4 の
順序を入れ替え、さらに、ＭＯＳトランジスタＱ5 、Ｑ
6 の順序を入れ替えたものである。このように構成する
と、ＲＣフィルタ（Ｒ2 、Ｃ1 より構成される高レベル
側フィルタ及びＲ1 、Ｃ2 より構成される低レベル側フ
ィルタ）が電源電位および接地電位に接続されるため、
より安定した動作が実現できる。
１３を参照して説明する。図４は、図１におけるアクテ
ィブ終端回路の回路構成を変化させたものである。すな
わち、図１において、ＭＯＳトランジスタＱ3 、Ｑ4 の
順序を入れ替え、さらに、ＭＯＳトランジスタＱ5 、Ｑ
6 の順序を入れ替えたものである。このように構成する
と、ＲＣフィルタ（Ｒ2 、Ｃ1 より構成される高レベル
側フィルタ及びＲ1 、Ｃ2 より構成される低レベル側フ
ィルタ）が電源電位および接地電位に接続されるため、
より安定した動作が実現できる。
【００２２】図５は図１におけるアクティブ終端回路の
制御部の回路構成を変化させたものである。すなちわ、
排他的ＯＲ回路５１、ＮＡＮＤ回路５２、インバータ回
路５３から構成される論理回路において、ＭＯＳトラン
ジスタＱ4 、Ｑ6 が制御される。動作はほぼ図１と同様
のため省略するが、出力制御信号線に雑音が乗ってもア
クティブ終端回路が誤動作しない、排他的ＯＲ回路５
１、ＮＡＮＤ回路５２の入力容量を小さく設定しておけ
ばより高速な動作が期待できる等の効果が存する。
制御部の回路構成を変化させたものである。すなちわ、
排他的ＯＲ回路５１、ＮＡＮＤ回路５２、インバータ回
路５３から構成される論理回路において、ＭＯＳトラン
ジスタＱ4 、Ｑ6 が制御される。動作はほぼ図１と同様
のため省略するが、出力制御信号線に雑音が乗ってもア
クティブ終端回路が誤動作しない、排他的ＯＲ回路５
１、ＮＡＮＤ回路５２の入力容量を小さく設定しておけ
ばより高速な動作が期待できる等の効果が存する。
【００２３】図６は図１における出力回路をプルアップ
・プルダウン共にＮ型ＭＯＳトランジスタで構成したも
のである。すなわち、出力回路はＮ型ＭＯＳトランジス
タＱ61、Ｑ2 から構成され、アクティブ終端回路のＭＯ
ＳトランジスタＱ6 はＰ型ＭＯＳトランジスタＱ66に置
きかえられている。そしてその制御回路は、ＯＲ回路５
４により両出力制御信号のＯＲを取ってアクティブ終端
回路を制御する。この例では、Ｐ型ＭＯＳトランジスタ
よりもＮ型ＭＯＳトランジスタの方が小面積で大電流駆
動が可能となるため、多ビットＤＲＡＭ等入出力ピンが
多数存在するチップに好適である。
・プルダウン共にＮ型ＭＯＳトランジスタで構成したも
のである。すなわち、出力回路はＮ型ＭＯＳトランジス
タＱ61、Ｑ2 から構成され、アクティブ終端回路のＭＯ
ＳトランジスタＱ6 はＰ型ＭＯＳトランジスタＱ66に置
きかえられている。そしてその制御回路は、ＯＲ回路５
４により両出力制御信号のＯＲを取ってアクティブ終端
回路を制御する。この例では、Ｐ型ＭＯＳトランジスタ
よりもＮ型ＭＯＳトランジスタの方が小面積で大電流駆
動が可能となるため、多ビットＤＲＡＭ等入出力ピンが
多数存在するチップに好適である。
【００２４】図７に、図６の回路構成にさらなる改良を
加えた例を示す。ＭＯＳトランジスタＱ4 及びＭＯＳト
ランジスタＱ66をそれぞれＰ型ＭＯＳトランジスタＱ4
7、Ｑ67へと変更した。この結果、小面積で大電流駆動
が可能なＮ型ＭＯＳトランジスタによりアクティブ終端
回路の動作制御を行うため、より小さな面積で当該回路
を構成可能である。
加えた例を示す。ＭＯＳトランジスタＱ4 及びＭＯＳト
ランジスタＱ66をそれぞれＰ型ＭＯＳトランジスタＱ4
7、Ｑ67へと変更した。この結果、小面積で大電流駆動
が可能なＮ型ＭＯＳトランジスタによりアクティブ終端
回路の動作制御を行うため、より小さな面積で当該回路
を構成可能である。
【００２５】図８に、図７の回路構成にさらなる改良を
加えた例を示す。ＭＯＳトランジスタＱ47とＭＯＳトラ
ンジスタＱ5 の順を入れ換えたものである。この結果、
アクティブ終端部が電源電圧に接続されるため、安定し
た終端動作が可能となる。
加えた例を示す。ＭＯＳトランジスタＱ47とＭＯＳトラ
ンジスタＱ5 の順を入れ換えたものである。この結果、
アクティブ終端部が電源電圧に接続されるため、安定し
た終端動作が可能となる。
【００２６】図９に、図６の回路構成に改良を加えた例
を示す。ＭＯＳトランジスタＱ61及びＱ2 はＰ型ＭＯＳ
トランジスタＱ71、Ｑ72へ変更され、出力制御信号の論
理レベルが反転するため、ＯＲ回路５４はＮＡＮＤ回路
５５へと変更されている。動作は図６とほぼ同等である
が、Ｐ型ＭＯＳトランジスタを出力回路に用いているた
め、雑音が発生しにくいという利点がある。
を示す。ＭＯＳトランジスタＱ61及びＱ2 はＰ型ＭＯＳ
トランジスタＱ71、Ｑ72へ変更され、出力制御信号の論
理レベルが反転するため、ＯＲ回路５４はＮＡＮＤ回路
５５へと変更されている。動作は図６とほぼ同等である
が、Ｐ型ＭＯＳトランジスタを出力回路に用いているた
め、雑音が発生しにくいという利点がある。
【００２７】図１０に、図６の回路構成を簡略化した例
を示す。ＯＲ回路５４は省略されているが、これは、Ｍ
ＯＳトランジスタＱ61が動作する場合のみアクティブ終
端回路の動作を停止する例である。出力回路において、
しきい値落ちの問題が発生し、駆動能力が低下しがちな
プルアップ側のＭＯＳトランジスタのみに対策を施した
のである。この様に簡略化された回路においても、充分
に動作することは言うまでもない。
を示す。ＯＲ回路５４は省略されているが、これは、Ｍ
ＯＳトランジスタＱ61が動作する場合のみアクティブ終
端回路の動作を停止する例である。出力回路において、
しきい値落ちの問題が発生し、駆動能力が低下しがちな
プルアップ側のＭＯＳトランジスタのみに対策を施した
のである。この様に簡略化された回路においても、充分
に動作することは言うまでもない。
【００２８】図１１は図１の回路構成に改良を加えた例
である。ＭＯＳトランジスタＱ4 、Ｑ6 （スイッチ回
路）が入出力パッド１１と抵抗素子Ｒ1 との間に直列に
接続されている。この様に構成すると、抵抗素子Ｒ1 の
抵抗値をそれほど大きくする必要がなくパターン面積の
縮小に寄与する。
である。ＭＯＳトランジスタＱ4 、Ｑ6 （スイッチ回
路）が入出力パッド１１と抵抗素子Ｒ1 との間に直列に
接続されている。この様に構成すると、抵抗素子Ｒ1 の
抵抗値をそれほど大きくする必要がなくパターン面積の
縮小に寄与する。
【００２９】図１２に、図１１の回路構成にさらなる改
良を加えた例を示す。ＭＯＳトランジスタＱ1 、がＮ型
ＭＯＳトランジスタＱ82に変更されており、直列のトラ
ンジスタ列Ｑ4 、Ｑ6 （スイッチ回路）は一つのＭＯＳ
トランジスタＱ81に変更されている。さらに、ＭＯＳト
ランジスタＱ81を駆動するためのＮＯＲ回路８１が付加
されている。この様に構成すると、Ｐ型ＭＯＳトランジ
スタよりもＮ型ＭＯＳトランジスタの方が小面積で大電
流駆動が可能となるため、多ビットＤＲＡＭ等入出力ピ
ンが多数存在するチップに好適である。
良を加えた例を示す。ＭＯＳトランジスタＱ1 、がＮ型
ＭＯＳトランジスタＱ82に変更されており、直列のトラ
ンジスタ列Ｑ4 、Ｑ6 （スイッチ回路）は一つのＭＯＳ
トランジスタＱ81に変更されている。さらに、ＭＯＳト
ランジスタＱ81を駆動するためのＮＯＲ回路８１が付加
されている。この様に構成すると、Ｐ型ＭＯＳトランジ
スタよりもＮ型ＭＯＳトランジスタの方が小面積で大電
流駆動が可能となるため、多ビットＤＲＡＭ等入出力ピ
ンが多数存在するチップに好適である。
【００３０】図１３に、図１２の回路構成にさらなる改
良を加えた例を示す。出力回路はＰ型ＭＯＳトランジス
タＱ1 、Ｑ91から構成され、スイッチ回路は２つのＮ型
ＭＯＳトランジスタＱ92、Ｑ93から構成されている。や
はり図１２と同様の効果が得られる。
良を加えた例を示す。出力回路はＰ型ＭＯＳトランジス
タＱ1 、Ｑ91から構成され、スイッチ回路は２つのＮ型
ＭＯＳトランジスタＱ92、Ｑ93から構成されている。や
はり図１２と同様の効果が得られる。
【００３１】以上、本発明を実施例を用いて説明してき
たが、本発明は以上の実施例に限定されることはなく、
本発明の趣旨を逸脱しない限り各種の変更が可能である
ことは言うまでもない。
たが、本発明は以上の実施例に限定されることはなく、
本発明の趣旨を逸脱しない限り各種の変更が可能である
ことは言うまでもない。
【００３２】
【発明の効果】本発明を用いることにより、 データ出
力時の終端動作との競合が避けられデータバスのデータ
転送を効率的に行える、 データ受信時には終端動作を
行うことにより雑音が低減する、等の効果が存在し、か
つ これを小占有面積の回路で構成することができるア
クティブ終端回路を実現できる。
力時の終端動作との競合が避けられデータバスのデータ
転送を効率的に行える、 データ受信時には終端動作を
行うことにより雑音が低減する、等の効果が存在し、か
つ これを小占有面積の回路で構成することができるア
クティブ終端回路を実現できる。
【図１】本発明の実施例の入出力回路の回路図である。
【図２】図１の入出力回路の動作を説明する動作波形図
である。
である。
【図３】本発明の実施例における集積回路の平面図であ
る。
る。
【図４】本発明の実施例を改良した例の回路図である。
【図５】本発明の実施例を改良した例の回路図である。
【図６】本発明の実施例を改良した例の回路図である。
【図７】本発明の実施例を改良した例の回路図である。
【図８】本発明の実施例を改良した例の回路図である。
【図９】本発明の実施例を改良した例の回路図である。
【図１０】本発明の実施例を改良した例の回路図であ
る。
る。
【図１１】本発明の実施例を改良した例の回路図であ
る。
る。
【図１２】本発明の実施例を改良した例の回路図であ
る。
る。
【図１３】本発明の実施例を改良した例の回路図であ
る。
る。
１０…半導体基板ないし半導体チップ， １１…入出力パッド， １２…入力回路 １３…出力回路 １４…終端回路 １５…駆動回路 １６…データバスないし分布定数線路 １８…入力バッファ Ｑ…ＭＯＳトランジスタ Ｒ…抵抗素子 Ｃ…容量素子
Claims (12)
- 【請求項１】入出力パッドと、 前記入出力パッドに接続され、入力信号を増幅し内部に
転送する入力バッファ回路と、 出力制御信号に応じ入出力パッド上の電位を駆動制御す
る出力駆動回路と、 前記入出力パッド上の電位の変化に応じて前記入出力パ
ッドを電源電位側もしくは接地電位側に充放電させるこ
とにより前記入出力パッドに接続される伝送線路を終端
する終端回路とを具備する半導体集積回路において、 前記終端回路は前記出力制御信号を受け、前記出力駆動
回路が前記入出力パッド上の電位を駆動制御している際
には、前記入出力パッドに接続される伝送線路を終端し
ないことを特徴とする半導体集積回路。 - 【請求項２】前記終端回路は、前記入出力パット上の電
位の変化を微分するＣＲ回路と、その微分出力である電
位に応じて前記電源電位もしくは接地電位と前記入出力
パッドとを電気的に接続することを特徴とする請求項１
記載の半導体集積回路。 - 【請求項３】前記終端回路は前記出力パッドを電源電位
側もしくは接地電位側に充放電させることにより前記入
出力パッドに接続される伝送線路を終端する終端部と前
記出力駆動回路が前記入出力パッド上の電位を駆動制御
している際には、前記入出力パッドに接続される伝送線
路を終端しないよう制御する終端制御部とから構成され
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】前記終端制御部は前記終端部における電流
充放電経路の間に挿入され、前記出力制御信号により断
続制御されるトランジスタであることを特徴とする請求
項３記載の半導体集積回路。 - 【請求項５】前記終端制御部は前記終端部と前記入出力
パッドとの間に挿入され、前記出力制御信号により断続
制御されるトランジスタであることを特徴とする請求項
３記載の半導体集積回路。 - 【請求項６】半導体基板上に形成された複数の入出力パ
ッドと、 前記複数の入出力パッドにそれぞれ設けられた入出力回
路とを具備し、 前記入出力回路には対応する入出力パッドに接続される
伝送線路を終端する終端回路が接続されており、この終
端回路は前記入出力回路が出力動作を行っていないとき
に動作するよう構成されたことを特徴とする半導体集積
回路。 - 【請求項７】前記入出力回路は、それぞれ対応する入出
力パッドに入力された信号を増幅し内部に転送する入力
バッファ回路と、出力制御信号に応じ対応する入出力パ
ッド上の電位を駆動制御する出力駆動回路と、対応する
入出力パッド上の電位の変化に応じて前記入出力パッド
を電源電位側もしくは接地電位側に充放電させることに
より前記入出力パッドに接続される伝送線路を終端する
終端回路とを具備し、前記入出力パッドは前記出力制御
信号を受け、前記出力駆動回路が前記入出力パッド上の
電位を駆動制御している際には、前記入出力パッドに接
続される伝送線路を終端しないことを特徴とする請求項
６記載の半導体集積回路。 - 【請求項８】入出力パッドと、 前記入出力パッドと電源電位との間に接続された第１の
ＭＯＳトランジスタと、 前記入出力パッドと接地電位との間に接続された第２の
ＭＯＳトランジスタと、 前記入出力パッドに接続された入力バッファ回路と、 前記入出力パッドに一端が接続された第１の抵抗素子
と、 前記第１の抵抗素子の他端と前記電源電位との間に直列
に接続された第３及び第４のＭＯＳトランジスタと、 前記第１の抵抗素子の前記他端と前記接地電位との間に
直列に接続された第５及び第６のＭＯＳトランジスタ
と、 前記入出力パッドと前記第３のＭＯＳトランジスタのゲ
ート電極との間に接続された第１の容量素子と、 前記入出力パッドと前記第５のＭＯＳトランジスタのゲ
ート電極との間に接続された第２の容量素子と、 前記第３のＭＯＳトランジスタのゲート電極と前記電源
電位との間に接続された第２の抵抗素子と、 前記第５のＭＯＳトランジスタのゲート電極と前記接地
電位との間に接続された第３の抵抗素子とを具備するこ
とを特徴とする半導体集積回路。 - 【請求項９】前記第１のＭＯＳトランジスタと前記第６
のＭＯＳトランジスタとは相補的に導通制御され、前記
第２のＭＯＳトランジスタと前記第４のＭＯＳトランジ
スタとは相補的に導通制御されることを特徴とする請求
項８記載の半導体集積回路。 - 【請求項１０】前記第１、第３、第４のＭＯＳトランジ
スタはＰ型ＭＯＳトランジスタであり、前記第２、第
３、第４のＭＯＳトランジスタはＮ型ＭＯＳトランジス
タであり、前記第１のＭＯＳトランジスタと前記第６の
ＭＯＳトランジスタはゲートが共通に接続されており、
前記第２のＭＯＳトランジスタと前記第４のＭＯＳトラ
ンジスタはゲートが共通に接続されていることを特徴と
する請求項８記載の半導体集積回路。 - 【請求項１１】入出力パッドと、 前記入出力パッドと電源電位との間に接続された第１の
ＭＯＳトランジスタと、 前記入出力パッドと接地電位との間に接続された第２の
ＭＯＳトランジスタと、 前記入出力パッドに接続された入力バッファ回路と、 前記電源電位と前記接地電位との間に直列に接続された
第３及び第４のＭＯＳトランジスタと、 前記第３及び第４のＭＯＳトランジスタの交点に一端が
接続された抵抗素子と、 前記抵抗素子の他端と前記第３のＭＯＳトランジスタの
ゲート電極との間に接続された第１の容量素子と、 前記抵抗素子の他端と前記第４のＭＯＳトランジスタの
ゲート電極との間に接続された第２の容量素子と、 前記抵抗素子の他端と前記入出力パッドとの間に接続さ
れ、前記第１もしくは第２のＭＯＳトランジスタが導通
しているときには非導通となるスイッチ回路とを具備す
ることを特徴とする半導体集積回路。 - 【請求項１２】前記スイッチ回路は直列に接続された第
５及び第６のＭＯＳトランジスタから構成され、前記第
１、第３、第５のＭＯＳトランジスタはＰ型ＭＯＳトラ
ンジスタであり、前記第２、第３、第５のＭＯＳトラン
ジスタはＮ型ＭＯＳトランジスタであり、前記第１のＭ
ＯＳトランジスタと前記第６のＭＯＳトランジスタとは
ゲート電極が共通に接続されており、前記第２のＭＯＳ
トランジスタと前記第５のＭＯＳトランジスタとはゲー
ト電極が共通に接続されていることを特徴とする請求項
１１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23634195A JPH0983411A (ja) | 1995-09-14 | 1995-09-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23634195A JPH0983411A (ja) | 1995-09-14 | 1995-09-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983411A true JPH0983411A (ja) | 1997-03-28 |
Family
ID=16999381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23634195A Withdrawn JPH0983411A (ja) | 1995-09-14 | 1995-09-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983411A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853213B2 (en) | 2001-10-29 | 2005-02-08 | Elpida Memory, Inc. | Input/output circuit, reference-voltage generating circuit, and semiconductor integrated circuit |
| JP2006162828A (ja) * | 2004-12-06 | 2006-06-22 | Seiko Epson Corp | 電気光学装置の駆動回路、電気光学装置および電子機器 |
| JP5590215B2 (ja) * | 2011-03-16 | 2014-09-17 | 富士通株式会社 | 終端回路、半導体装置および試験システム |
-
1995
- 1995-09-14 JP JP23634195A patent/JPH0983411A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853213B2 (en) | 2001-10-29 | 2005-02-08 | Elpida Memory, Inc. | Input/output circuit, reference-voltage generating circuit, and semiconductor integrated circuit |
| KR100544939B1 (ko) * | 2001-10-29 | 2006-01-24 | 엘피다 메모리, 아이엔씨. | 입출력 회로, 기준 전압 생성 회로, 반도체 집적 회로 및메모리 장치 |
| US7038498B2 (en) | 2001-10-29 | 2006-05-02 | Elpida Memory, Inc. | Input/output circuit, reference-voltage generating circuit, and semiconductor integrated circuit |
| JP2006162828A (ja) * | 2004-12-06 | 2006-06-22 | Seiko Epson Corp | 電気光学装置の駆動回路、電気光学装置および電子機器 |
| JP4517837B2 (ja) * | 2004-12-06 | 2010-08-04 | セイコーエプソン株式会社 | 電気光学装置の駆動回路、電気光学装置および電子機器 |
| JP5590215B2 (ja) * | 2011-03-16 | 2014-09-17 | 富士通株式会社 | 終端回路、半導体装置および試験システム |
| US9069043B2 (en) | 2011-03-16 | 2015-06-30 | Fujitsu Limited | Termination circuit, semiconductor device, and test system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |