JP2556728B2 - 集積回路 - Google Patents
集積回路Info
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- JP2556728B2 JP2556728B2 JP63094385A JP9438588A JP2556728B2 JP 2556728 B2 JP2556728 B2 JP 2556728B2 JP 63094385 A JP63094385 A JP 63094385A JP 9438588 A JP9438588 A JP 9438588A JP 2556728 B2 JP2556728 B2 JP 2556728B2
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- internal
- input
- integrated circuit
- clock generator
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 発明の背景 この発明は一般に集積回路とともに使用するためのタ
イミングまたはクロックキング回路に関するものであ
り、特に、外部TTLレベルクロック信号に応答して内部C
MOSレベルシステムクロック信号を発生するための入力
クロック発生器回路と、内部CMOSレベルシステムクロッ
ク信号かまたは外部CMOSレベルシステムクロック信号の
いずれかに応答して内部CMOS位相クロック信号を発生す
るための内部クロック発生器回路とを含む集積回路に関
するものである。
イミングまたはクロックキング回路に関するものであ
り、特に、外部TTLレベルクロック信号に応答して内部C
MOSレベルシステムクロック信号を発生するための入力
クロック発生器回路と、内部CMOSレベルシステムクロッ
ク信号かまたは外部CMOSレベルシステムクロック信号の
いずれかに応答して内部CMOS位相クロック信号を発生す
るための内部クロック発生器回路とを含む集積回路に関
するものである。
高速マイクロプロセッサおよび他のディジタルシステ
ムの動作で必要とされる種々の型の論理機能を実現する
際の使用に利用可能であるいくかの群の論理回路が存在
する。たとえば、従来のトランジスタトランジスタ論理
（TTL）においては２進「１」および「０」に対応する
論理値は通常は2.0ボルトよりも大きい高レベル電圧と
0.8ボルトよりも小さい低レベル電圧とにより表わされ
る。他方、相補形金属酸化物半導体（CMOS）論理回路は
それぞれの２進「１」および「０」状態に対し５ボルト
ないし０ボルトのより大きな電圧の揺れを有する。した
がって、これら電圧レベルは互換性がなく、所要の電圧
レベルの変換を実施するのにインターフェイスすなわち
バッファ回路が必要となる。さらに、これら種々の型の
論理回路はマイクロプロセッサの動作において異なる信
号のタイミングと制御で何度も使用されるので、そのよ
うな種々の論理回路はまたそれら自体のクロック信号を
必要とする。結果として、TTL論理回路に対するTTLレベ
ルクロック信号およびCMOS論理回路に対するCMOSレベル
クロック信号のような異なるクロック信号が同様に互換
性がない。
ムの動作で必要とされる種々の型の論理機能を実現する
際の使用に利用可能であるいくかの群の論理回路が存在
する。たとえば、従来のトランジスタトランジスタ論理
（TTL）においては２進「１」および「０」に対応する
論理値は通常は2.0ボルトよりも大きい高レベル電圧と
0.8ボルトよりも小さい低レベル電圧とにより表わされ
る。他方、相補形金属酸化物半導体（CMOS）論理回路は
それぞれの２進「１」および「０」状態に対し５ボルト
ないし０ボルトのより大きな電圧の揺れを有する。した
がって、これら電圧レベルは互換性がなく、所要の電圧
レベルの変換を実施するのにインターフェイスすなわち
バッファ回路が必要となる。さらに、これら種々の型の
論理回路はマイクロプロセッサの動作において異なる信
号のタイミングと制御で何度も使用されるので、そのよ
うな種々の論理回路はまたそれら自体のクロック信号を
必要とする。結果として、TTL論理回路に対するTTLレベ
ルクロック信号およびCMOS論理回路に対するCMOSレベル
クロック信号のような異なるクロック信号が同様に互換
性がない。
それゆえ、TTLレベルクロック信号とCMOSレベルクロ
ック信号の間で所要の互換性を得るためにそれらの間に
インターフェイス回路を設けることがまた一般に必要と
なる。しかしながらこの方法は、変換が必要となるごと
に伝播遅延が増加し、システムクロックに関連して測定
されるときに出力信号遅延および入力データ「保持時
間」のような領域において集積回路性能を果たすという
不利を被る。TTLレベルクロック信号で遭遇する別の問
題は、それらがスキューになりがちである、すなわちク
ロックパルスの衝撃係数が50％オンタイムおよび50％オ
フタイムとは異なり、それによりそれの動作性能に影響
を及ぼすことである。
ック信号の間で所要の互換性を得るためにそれらの間に
インターフェイス回路を設けることがまた一般に必要と
なる。しかしながらこの方法は、変換が必要となるごと
に伝播遅延が増加し、システムクロックに関連して測定
されるときに出力信号遅延および入力データ「保持時
間」のような領域において集積回路性能を果たすという
不利を被る。TTLレベルクロック信号で遭遇する別の問
題は、それらがスキューになりがちである、すなわちク
ロックパルスの衝撃係数が50％オンタイムおよび50％オ
フタイムとは異なり、それによりそれの動作性能に影響
を及ぼすことである。
それゆえ外部TTLレベルクロック信号に応答してそれ
自身が使用しかつ他の集積回路が使用するための内部CM
OSレベルシステムクロック信号を発生する入力クロック
発生器回路と、内部CMOSレベルシステムクロック信号か
または外部CMOSレベルシステムクロック信号のいずれか
に応答してそれ自体が使用するための内部CMOS位相クロ
ック信号を発生する内部クロック発生器回路とを含む集
積回路を提供することは望ましいであろう。その結果と
して、高速動作が達成され、かつ外部クロック信号と内
部クロック信号の間の伝播遅延が最小にされている。
自身が使用しかつ他の集積回路が使用するための内部CM
OSレベルシステムクロック信号を発生する入力クロック
発生器回路と、内部CMOSレベルシステムクロック信号か
または外部CMOSレベルシステムクロック信号のいずれか
に応答してそれ自体が使用するための内部CMOS位相クロ
ック信号を発生する内部クロック発生器回路とを含む集
積回路を提供することは望ましいであろう。その結果と
して、高速動作が達成され、かつ外部クロック信号と内
部クロック信号の間の伝播遅延が最小にされている。
発明の概要 したがって、この発明の一般的な目的は、外部TTLレ
ベルクロック信号と外部CMOSレベルシステムクロック信
号の両方と互換性がある集積回路を提供することであ
る。
ベルクロック信号と外部CMOSレベルシステムクロック信
号の両方と互換性がある集積回路を提供することであ
る。
この発明の目的は、外部TTLレベルクロック信号に応
答してそれ自体が使用しかつ他の集積回路が使用するた
めの内部CMOSレベルシステムクロック信号を発生するた
めの入力クロック発生器回路を含む集積回路を提供する
ことである。
答してそれ自体が使用しかつ他の集積回路が使用するた
めの内部CMOSレベルシステムクロック信号を発生するた
めの入力クロック発生器回路を含む集積回路を提供する
ことである。
この発明の別な目的は、内部CMOSレベルシテムクロッ
ク信号かまたは外部CMOSレベルシステムクロック信号の
いずれかに応答してそれ自体が使用するための内部CMOS
位相クロック信号を発生するための内部クロック発生器
回路を含む集積回路を提供することである。
ク信号かまたは外部CMOSレベルシステムクロック信号の
いずれかに応答してそれ自体が使用するための内部CMOS
位相クロック信号を発生するための内部クロック発生器
回路を含む集積回路を提供することである。
これら目標および目的に従えば、この発明は入力パッ
ド、入力クロック発生器回路、入力／出力パッド、可能
化回路、および内部クロック発生器回路を含む集積回路
の提供に関連する。入力パッドは外部TTLレベルクロッ
ク信号を受信するように接続される。入力クロック発生
器回路はTTLレベルクロック信号に応答して内部CMOSレ
ベルシステムクロック信号を発生する。可能化回路は入
力クロック発生器回路を選択的に可能化および不能化す
るために使用される。入力／出力パッドは内部CMOSレベ
ルシステムクロック信号を受信するように接続される。
内部クロック発生器回路は内部CMOSレベルシステムクロ
ック信号に応答して、入力クロック発生器手段が可能化
されると、第１の内部CMOSレベル位相クロック信号と第
１の内部CMOS位相クロック信号に対し相補的である第２
の内部CMOSレベル位相クロック信号とを発生する。入力
／出力パッドはまた入力クロック発生器回路が不能化さ
れると外部CMOSレベルシステムクロック信号を受信する
ように接続される。内部クロック発生器回路は外部CMOS
レベルシステムクロック信号に応答して入力クロック発
生器が不能化されると第１および第２の内部CMOSレベル
位相クロック信号を発生する。
ド、入力クロック発生器回路、入力／出力パッド、可能
化回路、および内部クロック発生器回路を含む集積回路
の提供に関連する。入力パッドは外部TTLレベルクロッ
ク信号を受信するように接続される。入力クロック発生
器回路はTTLレベルクロック信号に応答して内部CMOSレ
ベルシステムクロック信号を発生する。可能化回路は入
力クロック発生器回路を選択的に可能化および不能化す
るために使用される。入力／出力パッドは内部CMOSレベ
ルシステムクロック信号を受信するように接続される。
内部クロック発生器回路は内部CMOSレベルシステムクロ
ック信号に応答して、入力クロック発生器手段が可能化
されると、第１の内部CMOSレベル位相クロック信号と第
１の内部CMOS位相クロック信号に対し相補的である第２
の内部CMOSレベル位相クロック信号とを発生する。入力
／出力パッドはまた入力クロック発生器回路が不能化さ
れると外部CMOSレベルシステムクロック信号を受信する
ように接続される。内部クロック発生器回路は外部CMOS
レベルシステムクロック信号に応答して入力クロック発
生器が不能化されると第１および第２の内部CMOSレベル
位相クロック信号を発生する。
この発明のこれらおよび他の目的および利点は、同じ
参照番号が全体を通して対応する部分を示す添付の図面
に関連して読まれると、次の詳細な説明からより十分に
明らかとなるであろう。
参照番号が全体を通して対応する部分を示す添付の図面
に関連して読まれると、次の詳細な説明からより十分に
明らかとなるであろう。
好ましい実施例の説明 ここで図面を参照すると、第１図にはこの発明に従っ
て構成された集積回路チップすなわちデバイス８の一部
のブロック図が示されている。集積回路デバイス８はそ
れの周辺に設置されて外部TTLクロック信号C1を受信す
る入力パッド１を含む。TTLレベルクロック信号は0.8ボ
ルトと2.0ボルトの間で電圧の揺れを有し、さらに16か
ら70MHzの間の典型的な動作周波数を有する。この集積
回路デバイスはまた、それの周辺に設置されて外部TTL
レベルクロック信号C1が入力パッド１に与えられると他
の集積回路が使用するための内部発生CMOSレベルシステ
ムクロック信号C2を伝送する入力／出力パッド３を含
む。したがって、パッド３はこの状態において出力パッ
ドとして機能している。TTLレベルクロック信号C1が与
えられていないと、パッド３は別な集積回路デバイスか
ら外部CMOSレベルシステムクロック信号C3を受信するた
めに使用される。この状態で、パッド３は入力パッドと
して機能している。CMOSレベルクロック信号C2およびC3
は０ボルトと5.0ボルトの間で名目の電圧の揺れを有
し、さらに50％の衝撃係数で８から35MHzの間の典型的
な動作周波数を有する。こうしてわかるように、CMOSレ
ベルクロック信号はTTLレベルクロック信号の２分の１
の周波数で動作される。しかしながら、TTLレベルクロ
ック信号はCMOSレベルクロック信号として８ないし35MH
zの同一周波数で動作され得ることが理解されるべきで
ある。さらに、TTLクロック信号は典型的には50％衝撃
係数からいずれの方向へもスキューされ得ることが理解
されるべきである。
て構成された集積回路チップすなわちデバイス８の一部
のブロック図が示されている。集積回路デバイス８はそ
れの周辺に設置されて外部TTLクロック信号C1を受信す
る入力パッド１を含む。TTLレベルクロック信号は0.8ボ
ルトと2.0ボルトの間で電圧の揺れを有し、さらに16か
ら70MHzの間の典型的な動作周波数を有する。この集積
回路デバイスはまた、それの周辺に設置されて外部TTL
レベルクロック信号C1が入力パッド１に与えられると他
の集積回路が使用するための内部発生CMOSレベルシステ
ムクロック信号C2を伝送する入力／出力パッド３を含
む。したがって、パッド３はこの状態において出力パッ
ドとして機能している。TTLレベルクロック信号C1が与
えられていないと、パッド３は別な集積回路デバイスか
ら外部CMOSレベルシステムクロック信号C3を受信するた
めに使用される。この状態で、パッド３は入力パッドと
して機能している。CMOSレベルクロック信号C2およびC3
は０ボルトと5.0ボルトの間で名目の電圧の揺れを有
し、さらに50％の衝撃係数で８から35MHzの間の典型的
な動作周波数を有する。こうしてわかるように、CMOSレ
ベルクロック信号はTTLレベルクロック信号の２分の１
の周波数で動作される。しかしながら、TTLレベルクロ
ック信号はCMOSレベルクロック信号として８ないし35MH
zの同一周波数で動作され得ることが理解されるべきで
ある。さらに、TTLクロック信号は典型的には50％衝撃
係数からいずれの方向へもスキューされ得ることが理解
されるべきである。
集積回路デバイスすなわちチップ８は、その入力がラ
イン11により入力パッド１に接続されて外部TTLレベル
クロック信号C1を受信する入力クロック発生器回路10を
含む。発生器回路10はレベル変換を実施し、ライン13で
のその出力で50％衝撃係数でTTLレベルクロック信号を
内部発生CMOSレベルシステムクロック信号C2に変換す
る。ライン13上の内部CMOSレベルシステムクロック信号
C2はクロック発生器ドライバ回路14の入力に送られ、こ
のドライバ回路14はこのクロック信号C2を増幅するため
に使用され、それをライン15を介して出力パッド３に送
る。
イン11により入力パッド１に接続されて外部TTLレベル
クロック信号C1を受信する入力クロック発生器回路10を
含む。発生器回路10はレベル変換を実施し、ライン13で
のその出力で50％衝撃係数でTTLレベルクロック信号を
内部発生CMOSレベルシステムクロック信号C2に変換す
る。ライン13上の内部CMOSレベルシステムクロック信号
C2はクロック発生器ドライバ回路14の入力に送られ、こ
のドライバ回路14はこのクロック信号C2を増幅するため
に使用され、それをライン15を介して出力パッド３に送
る。
集積回路デバイス８は、その入力がライン９により入
力パッド２に接続されて制御信号C4を受信するクロック
出力可能化回路12をさらに含む。出力可能化回路12は制
御信号C4に応答し、ライン７で出力信号を発生してクロ
ック発生器ドライバ回路14を選択的に可能化または不能
化する。パッド２に与えられた制御信号C4がハイレベル
にあると、ライン７上の出力信号は発生器ドライバ回路
14の動作を可能化するであろう。パッド２に与えられた
制御信号C4がローレベルにあると、ライン７上の出力信
号はドライバ回路14の動作を不能化するであろう。ドラ
イバ回路14が可能化されると、内部発生CMOSレベルシス
テムクロック信号C2はドライバ回路14を介して他の集積
回路デバイスが使用するようにそれを伝送するための入
力／出力パッド３に送られる。
力パッド２に接続されて制御信号C4を受信するクロック
出力可能化回路12をさらに含む。出力可能化回路12は制
御信号C4に応答し、ライン７で出力信号を発生してクロ
ック発生器ドライバ回路14を選択的に可能化または不能
化する。パッド２に与えられた制御信号C4がハイレベル
にあると、ライン７上の出力信号は発生器ドライバ回路
14の動作を可能化するであろう。パッド２に与えられた
制御信号C4がローレベルにあると、ライン７上の出力信
号はドライバ回路14の動作を不能化するであろう。ドラ
イバ回路14が可能化されると、内部発生CMOSレベルシス
テムクロック信号C2はドライバ回路14を介して他の集積
回路デバイスが使用するようにそれを伝送するための入
力／出力パッド３に送られる。
集積回路デバイス８は、その入力がライン15上のノー
ドＡに接続されてドライバ回路14が可能化されると内部
発生CMOSレベルシステムクロック信号C2を受取るか、あ
るいはドライバ回路14が不能化されると外部CMOSレベル
システムクロック信号C3を受信する、内部クロック発生
器回路16をさらに含む。したがって、内部クロック発生
器回路16は動作のモードに依存するシステムクロック信
号C2かC3のいずれかに応答する。発生器回路16は、ライ
ン20で第１の内部CMOSレベル位相クロック信号φ１を生
じ、さらにライン22で位相クロック信号φ１に相補的で
ある第２の内部CMOSレベル位相クロック信号φ２を生じ
るように機能する。位相クロック信号φ１およびφ２は
同じ集積回路チップ８内に設置される他の内部回路によ
り使用される。
ドＡに接続されてドライバ回路14が可能化されると内部
発生CMOSレベルシステムクロック信号C2を受取るか、あ
るいはドライバ回路14が不能化されると外部CMOSレベル
システムクロック信号C3を受信する、内部クロック発生
器回路16をさらに含む。したがって、内部クロック発生
器回路16は動作のモードに依存するシステムクロック信
号C2かC3のいずれかに応答する。発生器回路16は、ライ
ン20で第１の内部CMOSレベル位相クロック信号φ１を生
じ、さらにライン22で位相クロック信号φ１に相補的で
ある第２の内部CMOSレベル位相クロック信号φ２を生じ
るように機能する。位相クロック信号φ１およびφ２は
同じ集積回路チップ８内に設置される他の内部回路によ
り使用される。
集積回路デバイス８は、システムクロック信号C2かC3
のいずれかもまた受信するタイミング回路18をさらに含
む。タイミング回路18は同じ集積回路チップに配置され
る他の集積回路が使用するためのタイミング信号をライ
ン19で発生するために使用される。
のいずれかもまた受信するタイミング回路18をさらに含
む。タイミング回路18は同じ集積回路チップに配置され
る他の集積回路が使用するためのタイミング信号をライ
ン19で発生するために使用される。
動作の第１のモードでは、ドライバ回路14が可能化さ
れ、TTLレベルクロック信号C1が入力パッド１に与えら
れる。この状態では、発生器回路10の出力は、入力／出
力パッド３に内部発生CMOSレベルシステムクロック信号
C2を供給して他の集積回路を駆動するために、かつ内部
クロック発生器回路16とタイミング回路18の入力を直接
的に駆動するために使用される。動作の第２のモードに
おいては、ドライバ回路14は不能化され、外部CMOSレベ
ルシステムクロック信号C3は入力／出力パッド３に与え
られる。この状態では、外部CMOSレベルシステムクロッ
ク信号C3は内部クロック発生器回路16とタイミング回路
18の入力を駆動するために使用される。
れ、TTLレベルクロック信号C1が入力パッド１に与えら
れる。この状態では、発生器回路10の出力は、入力／出
力パッド３に内部発生CMOSレベルシステムクロック信号
C2を供給して他の集積回路を駆動するために、かつ内部
クロック発生器回路16とタイミング回路18の入力を直接
的に駆動するために使用される。動作の第２のモードに
おいては、ドライバ回路14は不能化され、外部CMOSレベ
ルシステムクロック信号C3は入力／出力パッド３に与え
られる。この状態では、外部CMOSレベルシステムクロッ
ク信号C3は内部クロック発生器回路16とタイミング回路
18の入力を駆動するために使用される。
第２図では、自己クロッキング構成で接続される複数
個の集積回路IC1,IC2、…ICNが示されている。集積回路
IC2ないしICNの各々は第１図の集積回路チップすなわち
デバイス８と全く同一に構成されて、パッド１、２およ
び３を有するかまたはシステムクロックパッド３のみを
有する。集積回路IC1はそのパッド１がライン24上の外
部TTLレベルクロック信号C1を受信するように接続され
る。集積回路IC1は入力クロック発生器回路10を有して
内部発生CMOSレベルシステムクロック信号C2を生じ、こ
の信号C2はそれのパッド３からライン26へ送り出され
る。他の集積回路IC2ないしICNの各々はライン26を介し
てそのパッド３でCMOSレベルシステムクロック信号C2を
受信し、この信号C2は各チップに設置される対応する内
部クロック発生器回路16および／またはタイミング回路
18を駆動するために使用される。集積回路IC2ないしICN
に設置される発生器回路16は、CMOSレベル位相クロック
信号φ１およびφ２を生じて、同じ対応するチップに配
置される他の集積回路を駆動するために使用される。思
い出されるだろうが、集積回路IC1もまた、同じCMOSレ
ベルシステムクロック信号C2を受信する内部クロック発
生器回路16を有し、さらにCMOSレベル位相クロック信号
φ１およびφ２を生じてチップIC1内に設置される他の
内部回路を駆動するために使用される。それゆえ、ライ
ン26上のCMOSレベルクロック信号C2またはC3と種々のチ
ップ上の内部クロック（CMOSレベルシテムクロック信号
φ１、φ２およびライン19上の信号）との間には最小の
遅延しか存在しなくなり、その理由は各チップがそれ自
体の内部クロック発生器16を含んでそれぞれの位置クロ
ック信号φ１およびφ２を生じるからである。この自己
クロッキング構成においては、集積回路IC1上のパッド
２は可能化される唯一のパッドとなることが認められる
であろう。他の残余の集積回路IC2ないしICNは各々その
パッド２が接地電位に接続されてそのクロック出力可能
化回路12を不能化する。
個の集積回路IC1,IC2、…ICNが示されている。集積回路
IC2ないしICNの各々は第１図の集積回路チップすなわち
デバイス８と全く同一に構成されて、パッド１、２およ
び３を有するかまたはシステムクロックパッド３のみを
有する。集積回路IC1はそのパッド１がライン24上の外
部TTLレベルクロック信号C1を受信するように接続され
る。集積回路IC1は入力クロック発生器回路10を有して
内部発生CMOSレベルシステムクロック信号C2を生じ、こ
の信号C2はそれのパッド３からライン26へ送り出され
る。他の集積回路IC2ないしICNの各々はライン26を介し
てそのパッド３でCMOSレベルシステムクロック信号C2を
受信し、この信号C2は各チップに設置される対応する内
部クロック発生器回路16および／またはタイミング回路
18を駆動するために使用される。集積回路IC2ないしICN
に設置される発生器回路16は、CMOSレベル位相クロック
信号φ１およびφ２を生じて、同じ対応するチップに配
置される他の集積回路を駆動するために使用される。思
い出されるだろうが、集積回路IC1もまた、同じCMOSレ
ベルシステムクロック信号C2を受信する内部クロック発
生器回路16を有し、さらにCMOSレベル位相クロック信号
φ１およびφ２を生じてチップIC1内に設置される他の
内部回路を駆動するために使用される。それゆえ、ライ
ン26上のCMOSレベルクロック信号C2またはC3と種々のチ
ップ上の内部クロック（CMOSレベルシテムクロック信号
φ１、φ２およびライン19上の信号）との間には最小の
遅延しか存在しなくなり、その理由は各チップがそれ自
体の内部クロック発生器16を含んでそれぞれの位置クロ
ック信号φ１およびφ２を生じるからである。この自己
クロッキング構成においては、集積回路IC1上のパッド
２は可能化される唯一のパッドとなることが認められる
であろう。他の残余の集積回路IC2ないしICNは各々その
パッド２が接地電位に接続されてそのクロック出力可能
化回路12を不能化する。
ここで第２図の自己クロッキング構成の種々の点で現
われる波形を例示する図面の第５図（Ａ）ないし（Ｅ）
を参照する。外部TTLレベルクロック信号C1はライン24
を介して集積回路IC1のパッド１に与えられ、それは第
５図（Ａ）に示されている。内部発生CMOSレベルシステ
ムクロック信号C2は集積回路IC1のパッド３とライン26
上で生じられる。このクロック信号C2は第５図（Ｃ）に
例示されている。チップIC1、IC2ないしICNの各々での
内部CMOS位相クロック信号φ１およびφ２はそれぞれ第
５図（Ｄ）および第５図（Ｅ）が描かれている。
われる波形を例示する図面の第５図（Ａ）ないし（Ｅ）
を参照する。外部TTLレベルクロック信号C1はライン24
を介して集積回路IC1のパッド１に与えられ、それは第
５図（Ａ）に示されている。内部発生CMOSレベルシステ
ムクロック信号C2は集積回路IC1のパッド３とライン26
上で生じられる。このクロック信号C2は第５図（Ｃ）に
例示されている。チップIC1、IC2ないしICNの各々での
内部CMOS位相クロック信号φ１およびφ２はそれぞれ第
５図（Ｄ）および第５図（Ｅ）が描かれている。
第３図において、共に共通の外部クロック構成で接続
される複数個の集積回路IC1、IC2ないしICNが示されて
いる。再び集積回路IC1、IC2ないしICNの各々は第１図
の集積回路チップすなわちデバイス８と全く同一に構成
され、パッド１、２および３を有するかまたはシステム
クロックパッド３のみを有する。集積回路の各々はその
パッド３がライン28に接続されて共通の外部CMOSレベル
システムクロック信号C3を受信する。集積回路の各々の
内部クロック発生器回路16はこのクロック信号C3を利用
して内部CMOS位相クロック信号φ１およびφ２を生じ、
それにより種々のチップ間で伝播遅延とクロックスキュ
ーを減じる。この共通の外部クロック構成においては、
集積回路の各々のパッド２が低電位に接続されて、それ
により集積回路の各々を不能化することが認められるで
あろう。
される複数個の集積回路IC1、IC2ないしICNが示されて
いる。再び集積回路IC1、IC2ないしICNの各々は第１図
の集積回路チップすなわちデバイス８と全く同一に構成
され、パッド１、２および３を有するかまたはシステム
クロックパッド３のみを有する。集積回路の各々はその
パッド３がライン28に接続されて共通の外部CMOSレベル
システムクロック信号C3を受信する。集積回路の各々の
内部クロック発生器回路16はこのクロック信号C3を利用
して内部CMOS位相クロック信号φ１およびφ２を生じ、
それにより種々のチップ間で伝播遅延とクロックスキュ
ーを減じる。この共通の外部クロック構成においては、
集積回路の各々のパッド２が低電位に接続されて、それ
により集積回路の各々を不能化することが認められるで
あろう。
ここで第３図の共通の外部クロック構成の種々の点で
現われる波形を例示する図面、第６図（Ａ）ないし
（Ｃ）を参照する。共通の外部CMOSレベルシステムクロ
ック信号C3はライン28を介して集積回路の各々のパッド
３に与えられ、それは第６図（Ａ）に例示されている。
チップIC1、IC2ないしICNの各々での内部CMOS位相クロ
ック信号φ１およびφ２はそれぞれ第６図（Ｂ）および
第６図（Ｃ）に描かれている。
現われる波形を例示する図面、第６図（Ａ）ないし
（Ｃ）を参照する。共通の外部CMOSレベルシステムクロ
ック信号C3はライン28を介して集積回路の各々のパッド
３に与えられ、それは第６図（Ａ）に例示されている。
チップIC1、IC2ないしICNの各々での内部CMOS位相クロ
ック信号φ１およびφ２はそれぞれ第６図（Ｂ）および
第６図（Ｃ）に描かれている。
第１図の入力クロック発生器回路10、クロック出力可
能化回路12、クロック発生器ドライバ回路14、内部クロ
ック発生器回路16およびタイミング回路18の種々のブロ
ックは種々の形式を呈し得るが、その適当な回路が第４
図に例示されている。この詳細な概略回路図は先の説明
から見て当業者には自明のことと思われ、したがって各
ブロックの動作についての詳細な検討は不要であると思
われる。
能化回路12、クロック発生器ドライバ回路14、内部クロ
ック発生器回路16およびタイミング回路18の種々のブロ
ックは種々の形式を呈し得るが、その適当な回路が第４
図に例示されている。この詳細な概略回路図は先の説明
から見て当業者には自明のことと思われ、したがって各
ブロックの動作についての詳細な検討は不要であると思
われる。
先の詳細な説明から、この発明が外部TTLレベルクロ
ック信号に応答して内部CMOSレベルシステムクロック信
号を発生するための入力クロック発生器回路と内部CMOS
レベルシステムクロック信号かまたは外部CMOSレベルシ
ステムクロック信号のいずれかに応答して内部CMOS位相
クロック信号を発生するための内部クロック発生器回路
とを含む集積回路を提供することがこうしてわかる。こ
の発明の集積回路は、外部クロック信号と内部クロック
信号の間の伝播遅延時間が最小にされているので、高速
動作を行なう。
ック信号に応答して内部CMOSレベルシステムクロック信
号を発生するための入力クロック発生器回路と内部CMOS
レベルシステムクロック信号かまたは外部CMOSレベルシ
ステムクロック信号のいずれかに応答して内部CMOS位相
クロック信号を発生するための内部クロック発生器回路
とを含む集積回路を提供することがこうしてわかる。こ
の発明の集積回路は、外部クロック信号と内部クロック
信号の間の伝播遅延時間が最小にされているので、高速
動作を行なう。
この発明の好ましい実施例であると現在考えられてい
るものが例示されかつ説明されてきたが、この発生の真
の範囲から逸脱することなしに種々に変化および変更が
なされ得ることおよび同等物がその要素の代わりに使用
され得ることが当業者には理解されるであろう。さら
に、この発明の教示に特定の状況または材料を適合させ
るためにその中心の範囲から逸脱することなしに多くの
変更がなされ得る。それゆえ、この発明はこの発明を実
行するために熟考された最良のモードとして開示された
特定の実施例には限定されないこと、しかしこの発明は
前掲の特許請求の範囲に入るすべての実施例を含むこと
が意図されている。
るものが例示されかつ説明されてきたが、この発生の真
の範囲から逸脱することなしに種々に変化および変更が
なされ得ることおよび同等物がその要素の代わりに使用
され得ることが当業者には理解されるであろう。さら
に、この発明の教示に特定の状況または材料を適合させ
るためにその中心の範囲から逸脱することなしに多くの
変更がなされ得る。それゆえ、この発明はこの発明を実
行するために熟考された最良のモードとして開示された
特定の実施例には限定されないこと、しかしこの発明は
前掲の特許請求の範囲に入るすべての実施例を含むこと
が意図されている。
第１図はこの発明の原理に従って構成された集積回路の
ブロック図である。 第２図は自己クロッキング構成で接続される、第１図の
複数個の集積回路のブロック図である。 第３図は共通の外部システムクロック構成で接続され
る、第１図の複数個の集積回路のブロック図である。 第４図は第１図の或るブロックで使用するのに適する回
路を示す概略図である。 第５図（Ａ）ないし（Ｅ）は第２図の回路構成の種々の
点での波形である。 第６図（Ａ）ないし（Ｃ）は第３図の回路構成の種々の
点での波形である。 図において、１および２は入力パッド、３は入力／出力
パッド、10は入力クロック発生器回路、12はクロック出
力可能化回路、14はクロック発生器ドライバ回路、16は
内部クロック発生器回路、18はタイミング回路である。
ブロック図である。 第２図は自己クロッキング構成で接続される、第１図の
複数個の集積回路のブロック図である。 第３図は共通の外部システムクロック構成で接続され
る、第１図の複数個の集積回路のブロック図である。 第４図は第１図の或るブロックで使用するのに適する回
路を示す概略図である。 第５図（Ａ）ないし（Ｅ）は第２図の回路構成の種々の
点での波形である。 第６図（Ａ）ないし（Ｃ）は第３図の回路構成の種々の
点での波形である。 図において、１および２は入力パッド、３は入力／出力
パッド、10は入力クロック発生器回路、12はクロック出
力可能化回路、14はクロック発生器ドライバ回路、16は
内部クロック発生器回路、18はタイミング回路である。
Claims (12)
- 【請求項１】第１の外部クロック信号を受信するように
接続される入力パッドと、 前記第１のクロック信号に応答して内部システムクロッ
ク信号を発生するための入力クロック発生器手段と、 前記入力クロック発生器手段を選択的に可能化または不
能化するための手段と、 前記内部システムクロック信号を受信するようにかつ他
の集積回路に前記内部システムクロック信号を供給する
ように接続される入力／出力パッドと、 前記入力クロック発生器手段が可能化されると、前記内
部システムクロック信号に応答して、第１の内部位相ク
ロック信号と、前記第１の内部位相クロック信号に相補
的である第２の内部位相クロック信号とを発生するため
の内部クロック発生器手段とを含み、 前記入力／出力パッドは前記入力クロック発生器手段が
不能化されると第２の外部システムクロック信号を受信
するようにさらに接続され、さらに 前記内部クロック発生器手段は前記入力クロック発生器
手段が不能化されると、前記第２の外部システムクロッ
ク信号に応答して、前記第１および第２の内部位相クロ
ック信号を発生する、集積回路。 - 【請求項２】前記入力クロック発生器手段は、 入力および出力を有する入力クロック発生器回路と、 入力および出力を有するクロック発生器ドライバ回路と
を含む、請求項１に記載の集積回路。 - 【請求項３】前記入力クロック発生器回路はその入力が
前記入力パッドに接続され、さらに前記クロック発生器
ドライバ回路はその入力が前記入力クロック発生器回路
の出力に接続されかつその出力が前記入力／出力パッド
に接続される、請求項２に記載の集積回路。 - 【請求項４】前記内部クロック発生器手段が内部クロッ
ク発生器回路を含む、請求項１に記載の集積回路。 - 【請求項５】前記入力クロック発生器手段を選択的に可
能化または不能化するための前記手段がクロック出力可
能化回路を含む、請求項１に記載の集積回路。 - 【請求項６】前記第１の外部クロック信号がTTLレベル
クロック信号である、請求項１に記載の集積回路。 - 【請求項７】前記内部クロック信号がCMOSレベルシステ
ムクロック信号である、請求項６に記載の集積回路。 - 【請求項８】前記第２の外部クロック信号が共通のCMOS
レベルシステムクロック信号である、請求項７に記載の
集積回路。 - 【請求項９】前記内部クロック信号かまたは前記第２の
外部クロック信号のいずれかに応答するタイミング回路
手段をさらに含む、請求項１に記載の集積回路。 - 【請求項１０】外部TTLレベルクロック信号を受信する
ように接続される入力パッドと、 前記TTLレベルクロック信号に応答して内部CMOSレベル
システムクロック信号を発生するための入力クロック発
生器手段と、 前記入力クロック発生器手段を選択的に可能化または不
能化するための手段と、 前記内部CMOSレベルシステムクロック信号を受信するよ
うにかつ他の集積回路に前記内部システムクロック信号
を供給するように接続される入力／出力パッドと、 前記入力クロック発生器手段が可能化されると、前記内
部CMOSレベルシステムクロック信号に応答して、第１の
内部CMOSレベル位相クロック信号と、前記第１の内部CM
OSレベル位相クロック信号に相補的である第２の内部CM
OSレベル位相クロック信号とを発生するための内部クロ
ック発生器手段とを含み、 前記入力／出力パッドは前記入力クロック発生器手段が
不能化されると共通の外部CMOSレベルシステムクロック
信号を受信するようにさらに接続され、さらに 前記内部クロック発生器手段は前記入力クロック発生器
手段が不能化されると、前記共通の外部CMOSレベルシス
テムクロック信号に応答して、前記第１および第２の内
部CMOSレベル位相クロック信号を発生する、集積回路。 - 【請求項１１】自己クロッキング構成で接続される複数
個の集積回路をさらに含み、その結果集積回路の１つが
TTLレベルクロック信号に応答して内部CMOSレベルシス
テムクロック信号を生じ、さらに残余の集積回路が内部
CMOSレベルシステムクロック信号に応答する、請求項10
に記載の集積回路。 - 【請求項１２】共通の外部クロック構成で接続される複
数個の集積回路をさらに含み、その結果前記複数個の集
積回路の各々が共通の外部CMOSレベルシステムクロック
信号に応答する、請求項10に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US052,623 | 1987-05-20 | ||
| US07/052,623 US4761567A (en) | 1987-05-20 | 1987-05-20 | Clock scheme for VLSI systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63300310A JPS63300310A (ja) | 1988-12-07 |
| JP2556728B2 true JP2556728B2 (ja) | 1996-11-20 |
Family
ID=21978819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63094385A Expired - Lifetime JP2556728B2 (ja) | 1987-05-20 | 1988-04-15 | 集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4761567A (ja) |
| EP (1) | EP0292099B1 (ja) |
| JP (1) | JP2556728B2 (ja) |
| AT (1) | ATE109907T1 (ja) |
| DE (1) | DE3851001T2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH083773B2 (ja) * | 1987-02-23 | 1996-01-17 | 株式会社日立製作所 | 大規模半導体論理回路 |
| JPH0815210B2 (ja) * | 1987-06-04 | 1996-02-14 | 日本電気株式会社 | マスタスライス方式集積回路 |
| DE3881886D1 (de) * | 1988-09-30 | 1993-07-22 | Siemens Ag | Sensorschaltanordnung. |
| US4992678A (en) * | 1988-12-15 | 1991-02-12 | Ncr Corporation | High speed computer data transfer system |
| US4891535A (en) * | 1988-12-20 | 1990-01-02 | Tektronix, Inc. | Single supply ECL to CMOS converter |
| US5036223A (en) * | 1989-05-22 | 1991-07-30 | Kabushiki Kaisha Toshiba | Inverter circuit and chopper type comparator circuit using the same |
| US5128557A (en) * | 1989-05-22 | 1992-07-07 | Ncr Corporation | Clamping circuit for data transfer bus |
| US4983924A (en) * | 1989-06-16 | 1991-01-08 | Hewlett-Packard Company | Method and apparatus for synchronized sweeping of multiple instruments |
| US5030857A (en) * | 1989-08-25 | 1991-07-09 | Ncr Corporation | High speed digital computer data transfer system having reduced bus state transition time |
| US6751696B2 (en) | 1990-04-18 | 2004-06-15 | Rambus Inc. | Memory device having a programmable register |
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| US6324120B2 (en) | 1990-04-18 | 2001-11-27 | Rambus Inc. | Memory device having a variable data output length |
| JP2519580B2 (ja) * | 1990-06-19 | 1996-07-31 | 三菱電機株式会社 | 半導体集積回路 |
| US5160859A (en) * | 1990-10-22 | 1992-11-03 | National Semiconductor Corporation | Synchronous internal clock distribution |
| US5155391A (en) * | 1990-10-22 | 1992-10-13 | National Semiconductor Corporation | Synchronous internal clock distribution |
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| US5179294A (en) * | 1991-06-24 | 1993-01-12 | International Business Machines Corporation | Process independent digital clock signal shaping network |
| JPH05204634A (ja) * | 1991-08-29 | 1993-08-13 | Internatl Business Mach Corp <Ibm> | マイクロプロセツサ回路 |
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| TW242204B (ja) * | 1991-12-09 | 1995-03-01 | Philips Nv | |
| JPH05268016A (ja) * | 1992-02-19 | 1993-10-15 | Nec Corp | 半導体集積回路 |
| US5481573A (en) * | 1992-06-26 | 1996-01-02 | International Business Machines Corporation | Synchronous clock distribution system |
| JPH1091270A (ja) * | 1996-09-13 | 1998-04-10 | Sanyo Electric Co Ltd | クロック制御方法およびその方法を用いた集積回路素子 |
| CN1196266C (zh) | 1999-09-15 | 2005-04-06 | 汤姆森许可公司 | 具有时钟发生器和双向时钟引脚装置的多时钟集成电路 |
| TW558871B (en) * | 2001-11-23 | 2003-10-21 | Via Tech Inc | Phase control device of clock signal |
| JP4592281B2 (ja) * | 2003-12-18 | 2010-12-01 | ルネサスエレクトロニクス株式会社 | Ｌｓｉのインタフェース回路 |
| US10840974B1 (en) | 2018-04-06 | 2020-11-17 | Rambus Inc. | Transmitter/receiver with small-swing level-shifted output |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4409671A (en) * | 1978-09-05 | 1983-10-11 | Motorola, Inc. | Data processor having single clock pin |
| JPS58164322A (ja) * | 1982-03-24 | 1983-09-29 | Toshiba Corp | 半導体入力回路装置 |
| US4527079A (en) * | 1983-11-01 | 1985-07-02 | Advanced Micro Devices, Inc. | Integrated circuit device accepting inputs and providing outputs at the levels of different logic families |
| US4578601A (en) * | 1983-12-07 | 1986-03-25 | Motorola, Inc. | High speed TTL clock input buffer circuit which minimizes power and provides CMOS level translation |
| JPS6188538A (ja) * | 1984-10-05 | 1986-05-06 | Fujitsu Ltd | 半導体装置 |
| US4748417A (en) * | 1985-02-05 | 1988-05-31 | Siemens Aktiengesellschaft | Method and circuit arrangement for switching a clock-controlled device having a plurality of operating statuses |
| JPS6235716A (ja) * | 1985-08-09 | 1987-02-16 | Hitachi Ltd | 半導体集積回路装置 |
| US4691126A (en) * | 1985-08-29 | 1987-09-01 | Sperry Corporation | Redundant synchronous clock system |
| US4691124A (en) * | 1986-05-16 | 1987-09-01 | Motorola, Inc. | Self-compensating, maximum speed integrated circuit |
-
1987
- 1987-05-20 US US07/052,623 patent/US4761567A/en not_active Expired - Lifetime
-
1988
- 1988-03-18 DE DE3851001T patent/DE3851001T2/de not_active Expired - Lifetime
- 1988-03-18 AT AT88302377T patent/ATE109907T1/de not_active IP Right Cessation
- 1988-03-18 EP EP88302377A patent/EP0292099B1/en not_active Expired - Lifetime
- 1988-04-15 JP JP63094385A patent/JP2556728B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4761567A (en) | 1988-08-02 |
| EP0292099B1 (en) | 1994-08-10 |
| JPS63300310A (ja) | 1988-12-07 |
| ATE109907T1 (de) | 1994-08-15 |
| EP0292099A2 (en) | 1988-11-23 |
| DE3851001D1 (de) | 1994-09-15 |
| EP0292099A3 (en) | 1990-07-04 |
| DE3851001T2 (de) | 1995-02-23 |
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| JPH0232786B2 (ja) |
Legal Events
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|---|---|---|---|
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