JP3661962B2 - データ出力バッファ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関するもので、特に、そのデータ出力バッファに関するものである。
【０００２】
【従来の技術】
最近では、半導体チップの高速化に伴ってそのインタフェースが低い電圧スイングレベル(Voltage Swing Level) へ推移している。即ち、ＴＴＬインタフェースからＬＵＴＴＬ、ＨＳＴＴＬ、ＧＴＬインタフェースへと移ってきている。これに従ってチップに供給される電源電圧も、チップ内部供給用の第１電圧と、この第１電圧と同じか又は異なる電圧としたデータ出力バッファ供給用の第２電圧とが使用され、例えば第１電圧が３．３Ｖであっても第２電圧は、チップの種類に応じて３．３Ｖ、２．５Ｖ、１．２Ｖなどのいずれかの電圧値として供給される。
【０００３】
【発明が解決しようとする課題】
上記のようにチップ内では常に２種類の電源電圧が使用され、第１電圧は内部回路に、第２電圧はデータ出力バッファ専用にそれぞれ用いられるが、これら電源電圧の使用順序には気をつけなければならず、第１電圧と第２電圧を無秩序にオンオフしてしまうと誤動作を誘発する可能性がある。
【０００４】
即ち、データ出力バッファでは、その出力ドライバを構成するプルアップ、プルダウントランジスタに対し第２電圧が供給され、該出力ドライバを制御する論理回路に対しては第１電圧が供給されて動作する。この場合、第１電圧がオン状態になってから第２電圧がオン状態になるときや第１電圧がオフ状態になってから第２電圧がオフ状態になるときは問題ないが、第２電圧が第１電圧より先にオン状態になるときには、出力ドライバのプルアップ、プルダウントランジスタが同時に導通する可能性があり、システム側で第２電圧が出力ドライバを通じて接地短絡される状況が発生するという問題がある。これにつき図１を参照してより詳細に説明する。
【０００５】
図１に示すデータ出力バッファでは、論理回路をなすデータラッチ回路１０とＮＯＲゲート１１，１２に第１電圧ＶＤＤが電源電圧として印加され、これにより制御される出力ドライバのＮＭＯＳトランジスタ１３，１４に第２電圧ＶＤＱが電源電圧として印加される。具体的にはその構成は、第１データ信号ＤＯＵＰ及び出力エネーブル信号バーＯＥを論理演算するＮＯＲゲート１１と、第２データ信号ＤＯＤＰ（相補データ信号）及び出力エネーブル信号バーＯＥを論理演算するＮＯＲゲート１２と、第１データ信号ＤＯＵＰ及び第２データ信号ＤＯＤＰの論理状態をラッチするデータラッチ回路１０と、から論理回路が構成されて第１電圧ＶＤＤにより動作し、そして、ＮＯＲゲート１１の出力論理により制御されるプルアップトランジスタのＮＭＯＳトランジスタ１３と、ＮＯＲゲート１２の出力論理により制御されるプルダウントランジスタのＮＭＯＳトランジスタ１４と、から出力ドライバが構成されて第２電圧ＶＤＱにより動作する。ＮＭＯＳトランジスタ１３，１４は第２電圧ＶＤＱと接地電圧との間にチャネルを直列接続して設けられており、ＮＭＯＳトランジスタ１３のソースとＮＭＯＳトランジスタ１４のドレインとの接続ノードＮ１からデータ出力バッファの出力データＤＯＵＴが発生する。
【０００６】
このデータ出力バッファでは、第２電圧ＶＤＱが第１電圧ＶＤＤより先に印加されると、フローティング状態における制御端子の論理によってはＮＭＯＳトランジスタ１３，１４が同時に導通する可能性がある。これらトランジスタ１３，１４が共に導通すると第２電圧ＶＤＱが接地短絡する状況が発生し、誤動作が誘発されてしまう。
【０００７】
このような従来技術に鑑みて本発明は、チップ内部供給用の電源電圧とデータ出力バッファ供給用の電源電圧のオンオフ順による誤動作の発生を防ぐことができるデータ出力バッファを提供する。
【０００９】
【課題を解決するための手段】
本発明によれば、チップ内部供給用の第１電圧を使用する論理回路と、該論理回路により制御されるプルアップトランジスタ及びプルダウントランジスタを有し、データ出力バッファ供給用の第２電圧を使用する出力ドライバと、を備えたデータ出力バッファにおいて、前記第２電圧の変化を感知して短パルス信号を発生する短パルス発生器と、前記短パルス信号に従い前記プルアップトランジスタ及び前記プルダウントランジスタの制御端子の放電を行うフローティング防止手段と、を設けることを特徴とする。この場合、短パルス発生器による短パルス信号によりゲート制御されてプルアップトランジスタの制御端子を接地させる第１のトランジスタと、前記短パルス信号によりゲート制御されてプルダウントランジスタの制御端子を接地させる第２のトランジスタと、からフローティング防止手段を構成することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１２】
図２に、データ出力バッファの第１実施形態を示す。このデータ出力バッファは、第１電圧ＶＤＤを電源電圧とし、第１データ信号ＤＯＵＰＢを反転駆動するインバータ２１と、第１電圧ＶＤＤを電源電圧とし、第２データ信号ＤＯＤＰＢを反転駆動するインバータ２２と、相補信号の第１データ信号ＤＯＵＰＢ及び第２データ信号ＤＯＤＰＢの論理状態をラッチするデータラッチ回路２３と、を論理回路としてもち、そして、インバータ２１の出力論理によりゲート制御されてプルアップを遂行するＮＭＯＳトランジスタ２６と、インバータ２２の出力論理によりゲート制御されてプルダウンを遂行するＮＭＯＳトランジスタ２７と、を出力ドライバとして有している。ＮＭＯＳトランジスタ２６，２７のチャネルは第２電圧ＶＤＱと接地電圧との間に直列接続して設けられ、ＮＭＯＳトランジスタ２６のソースとＮＭＯＳトランジスタ２７のドレインとの接続ノードＮ２から出力データＤＯＵＴが発生する。尚、ＮＭＯＳトランジスタ２６は同じ動作を遂行するバイポーラトランジスタに置換えることも可能である。
【００１３】
このデータ出力バッファは更に加えて、プルダウントランジスタ２７の制御端子に加わる制御電圧に従ってプルアップトランジスタ２６の制御端子を接地させるＮＭＯＳトランジスタ２４と、プルアップトランジスタ２６の制御端子に加わる制御電圧に従ってプルダウントランジスタ２７の制御端子を接地させるＮＭＯＳトランジスタ２５と、をフローティング防止手段として備えている。即ち、ＮＭＯＳトランジスタ２４のチャネルはプルアップトランジスタ２６の制御端子と接地電圧との間に設けられ、そのゲートはプルダウントランジスタ２７の制御端子と接続されており、そしてＮＭＯＳトランジスタ２５のチャネルはプルダウントランジスタ２７の制御端子と接地電圧との間に設けられ、そのゲートはプルアップトランジスタ２６の制御端子と接続されている。
【００１４】
図２のデータ出力バッファにおいて第２電圧ＶＤＱが先に印加され、ＮＭＯＳトランジスタ２６，２７の制御端子が論理“ハイ”のフローティング状態になる事態が生じる場合、ＮＭＯＳトランジスタ２４，２５が導通してそのフローティング状態にある電圧を放電させることができる。従って、プルアップ及びプルダウンのＮＭＯＳトランジスタ２６，２７が同時に導通しての過電流を防止することが可能である。
【００１５】
図３に、データ出力バッファの第２実施形態を示す。このデータ出力バッファの論理回路及び出力ドライバは図２の第１実施形態と同構成であるが、フローティング防止手段をなすＮＭＯＳトランジスタ２８，２９のゲートが短パルス発生器３０による制御を受けている構成で異なっている。即ち、第２電圧ＶＤＱを入力とする短パルス発生器３０から発生される短パルスＳＰによりＮＭＯＳトランジスタ２８，２９が導通し、第１実施形態の場合と同様にしてフローティング状態にある電圧を放電させる。図４に、このようなフローティング防止手段制御用の短パルス発生器３０の具体例を示してある。
【００１６】
図４の短パルス発生器３０は、第２電圧ＶＤＱとノードＮ３との間にチャネルを設け、ゲートをノードＮ３に接続したＰＭＯＳトランジスタ４１と、ノードＮ３と接地電圧との間に設けたキャパシタＣ１と、ノードＮ３と接地電圧との間にチャネルを設け、ゲートに第２電圧ＶＤＱを供給するＮＭＯＳトランジスタ４２と、ノードＮ３を入力として接続したインバータ４３と、インバータ４３の出力を受けるノードＮ４と第２電圧ＶＤＱとの間にチャネルを設け、ゲートを接地電圧に接続したＰＭＯＳトランジスタ４４と、ノードＮ４と第２電圧ＶＤＱとの間に設けたキャパシタＣ２と、ノードＮ４から縦列接続したインバータ４５，４６，４７を通じて発生される信号を一入力とし、且つノードＮ４から縦列接続したインバータ４５〜５０を通じて発生される信号を他の入力とするＮＡＮＤゲート５１と、ＮＡＮＤゲート５１の出力を反転駆動するインバータ５２と、から構成されている。
【００１７】
この短パルス発生器３０は、第２電圧ＶＤＱが立上りなどで変化してＮＡＮＤゲート５１の２入力信号がそれぞれ論理“ハイ”から“ロウ”遷移するときに２つの信号が重なる期間でＮＡＮＤゲート５１から短期間の論理“ロウ”出力が発生し、これによりインバータ５２を通じて論理“ハイ”の短パルスＳＰがＮＭＯＳトランジスタ２８，２９へ提供される。この短パルスＳＰのパルス幅はインバータ４８〜５０の個数変更により調整可能である。
【００１８】
図５に、データ出力バッファの第３実施形態を示す。図示のデータラッチ回路２３及びインバータ２１，２２からなる論理回路については第１、第２実施形態と同様である。
【００１９】
このデータ出力バッファにおいて出力ドライバは、第２電圧ＶＤＱと接地電圧との間にチャネルを直列接続して設けたＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５５から構成されている。そしてフローティング防止手段は、第２電圧ＶＤＱを電源電圧とし、インバータ２１の出力論理を反転するインバータ５１と、インバータ５１の入力電圧となるインバータ２１の出力論理をゲートに受け、これに従ってプルダウンを担うＮＭＯＳトランジスタ５５の制御端子を接地させるＮＭＯＳトランジスタ５２と、インバータ２２の出力論理を受け、これに従ってインバータ２１の出力端子つまりインバータ５１の入力端子を接地させるＮＭＯＳトランジスタ５３と、から構成される。この回路では、プルアップトランジスタ５４の制御端子がインバータ５１により制御され、プルダウンのＮＭＯＳトランジスタ５５の制御端子がインバータ２２により制御される。
【００２０】
この例のように、ＰＭＯＳトランジスタ５４をプルアップトランジスタとして使用する場合には第２電圧ＶＤＱを電源電圧としたインバータ５１を使用することにより、第２電圧ＶＤＱが先にオン状態になるときにインバータ５１の入力側がフローティング状態になる。従って、インバータ５１の入力側で発生するフローティング状態の電圧から、ＮＭＯＳトランジスタ５２を利用してプルダウントランジスタ５５の制御端子フローティングを除去することができる。また、プルダウントランジスタ５５の制御端子に発生するフローティング状態の電圧から、ＮＭＯＳトランジスタ５３を利用してインバータ５１の入力端子でのフローティングを除去することができる。即ち、ＮＭＯＳトランジスタ５４，５５のオフ状態を維持させることが可能で、それにより誤動作発生を防ぐことになる。
【００２１】
上記各実施形態の他にも本発明の技術的思想を外れない範囲内で多様な形態が可能であることは勿論で、例えば特に論理回路の形態は各種多様なものが可能である。
【００２２】
【発明の効果】
以上述べたように本発明によれば、チップ内部供給用の電源電圧とデータ出力バッファ供給用の電源電圧とのオンオフ順による誤動作の発生を確実に防止できるようになる。
【図面の簡単な説明】
【図１】従来の技術によるデータ出力バッファの回路図。
【図２】本発明によるデータ出力バッファの第１実施形態を示す回路図。
【図３】本発明によるデータ出力バッファの第２実施形態を示す回路図。
【図４】図３に示す短パルス発生器の回路図。
【図５】本発明によるデータ出力バッファの第３実施形態を示す回路図。
【符号の説明】
２１，２２，２３ 論理回路
２４，２５，２８，２９，５１，５２，５３ フローティング防止手段
２６，２７，５４，５５ 出力ドライバ
【発明の属する技術分野】
本発明は半導体集積回路に関するもので、特に、そのデータ出力バッファに関するものである。
【０００２】
【従来の技術】
最近では、半導体チップの高速化に伴ってそのインタフェースが低い電圧スイングレベル(Voltage Swing Level) へ推移している。即ち、ＴＴＬインタフェースからＬＵＴＴＬ、ＨＳＴＴＬ、ＧＴＬインタフェースへと移ってきている。これに従ってチップに供給される電源電圧も、チップ内部供給用の第１電圧と、この第１電圧と同じか又は異なる電圧としたデータ出力バッファ供給用の第２電圧とが使用され、例えば第１電圧が３．３Ｖであっても第２電圧は、チップの種類に応じて３．３Ｖ、２．５Ｖ、１．２Ｖなどのいずれかの電圧値として供給される。
【０００３】
【発明が解決しようとする課題】
上記のようにチップ内では常に２種類の電源電圧が使用され、第１電圧は内部回路に、第２電圧はデータ出力バッファ専用にそれぞれ用いられるが、これら電源電圧の使用順序には気をつけなければならず、第１電圧と第２電圧を無秩序にオンオフしてしまうと誤動作を誘発する可能性がある。
【０００４】
即ち、データ出力バッファでは、その出力ドライバを構成するプルアップ、プルダウントランジスタに対し第２電圧が供給され、該出力ドライバを制御する論理回路に対しては第１電圧が供給されて動作する。この場合、第１電圧がオン状態になってから第２電圧がオン状態になるときや第１電圧がオフ状態になってから第２電圧がオフ状態になるときは問題ないが、第２電圧が第１電圧より先にオン状態になるときには、出力ドライバのプルアップ、プルダウントランジスタが同時に導通する可能性があり、システム側で第２電圧が出力ドライバを通じて接地短絡される状況が発生するという問題がある。これにつき図１を参照してより詳細に説明する。
【０００５】
図１に示すデータ出力バッファでは、論理回路をなすデータラッチ回路１０とＮＯＲゲート１１，１２に第１電圧ＶＤＤが電源電圧として印加され、これにより制御される出力ドライバのＮＭＯＳトランジスタ１３，１４に第２電圧ＶＤＱが電源電圧として印加される。具体的にはその構成は、第１データ信号ＤＯＵＰ及び出力エネーブル信号バーＯＥを論理演算するＮＯＲゲート１１と、第２データ信号ＤＯＤＰ（相補データ信号）及び出力エネーブル信号バーＯＥを論理演算するＮＯＲゲート１２と、第１データ信号ＤＯＵＰ及び第２データ信号ＤＯＤＰの論理状態をラッチするデータラッチ回路１０と、から論理回路が構成されて第１電圧ＶＤＤにより動作し、そして、ＮＯＲゲート１１の出力論理により制御されるプルアップトランジスタのＮＭＯＳトランジスタ１３と、ＮＯＲゲート１２の出力論理により制御されるプルダウントランジスタのＮＭＯＳトランジスタ１４と、から出力ドライバが構成されて第２電圧ＶＤＱにより動作する。ＮＭＯＳトランジスタ１３，１４は第２電圧ＶＤＱと接地電圧との間にチャネルを直列接続して設けられており、ＮＭＯＳトランジスタ１３のソースとＮＭＯＳトランジスタ１４のドレインとの接続ノードＮ１からデータ出力バッファの出力データＤＯＵＴが発生する。
【０００６】
このデータ出力バッファでは、第２電圧ＶＤＱが第１電圧ＶＤＤより先に印加されると、フローティング状態における制御端子の論理によってはＮＭＯＳトランジスタ１３，１４が同時に導通する可能性がある。これらトランジスタ１３，１４が共に導通すると第２電圧ＶＤＱが接地短絡する状況が発生し、誤動作が誘発されてしまう。
【０００７】
このような従来技術に鑑みて本発明は、チップ内部供給用の電源電圧とデータ出力バッファ供給用の電源電圧のオンオフ順による誤動作の発生を防ぐことができるデータ出力バッファを提供する。
【０００９】
【課題を解決するための手段】
本発明によれば、チップ内部供給用の第１電圧を使用する論理回路と、該論理回路により制御されるプルアップトランジスタ及びプルダウントランジスタを有し、データ出力バッファ供給用の第２電圧を使用する出力ドライバと、を備えたデータ出力バッファにおいて、前記第２電圧の変化を感知して短パルス信号を発生する短パルス発生器と、前記短パルス信号に従い前記プルアップトランジスタ及び前記プルダウントランジスタの制御端子の放電を行うフローティング防止手段と、を設けることを特徴とする。この場合、短パルス発生器による短パルス信号によりゲート制御されてプルアップトランジスタの制御端子を接地させる第１のトランジスタと、前記短パルス信号によりゲート制御されてプルダウントランジスタの制御端子を接地させる第２のトランジスタと、からフローティング防止手段を構成することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１２】
図２に、データ出力バッファの第１実施形態を示す。このデータ出力バッファは、第１電圧ＶＤＤを電源電圧とし、第１データ信号ＤＯＵＰＢを反転駆動するインバータ２１と、第１電圧ＶＤＤを電源電圧とし、第２データ信号ＤＯＤＰＢを反転駆動するインバータ２２と、相補信号の第１データ信号ＤＯＵＰＢ及び第２データ信号ＤＯＤＰＢの論理状態をラッチするデータラッチ回路２３と、を論理回路としてもち、そして、インバータ２１の出力論理によりゲート制御されてプルアップを遂行するＮＭＯＳトランジスタ２６と、インバータ２２の出力論理によりゲート制御されてプルダウンを遂行するＮＭＯＳトランジスタ２７と、を出力ドライバとして有している。ＮＭＯＳトランジスタ２６，２７のチャネルは第２電圧ＶＤＱと接地電圧との間に直列接続して設けられ、ＮＭＯＳトランジスタ２６のソースとＮＭＯＳトランジスタ２７のドレインとの接続ノードＮ２から出力データＤＯＵＴが発生する。尚、ＮＭＯＳトランジスタ２６は同じ動作を遂行するバイポーラトランジスタに置換えることも可能である。
【００１３】
このデータ出力バッファは更に加えて、プルダウントランジスタ２７の制御端子に加わる制御電圧に従ってプルアップトランジスタ２６の制御端子を接地させるＮＭＯＳトランジスタ２４と、プルアップトランジスタ２６の制御端子に加わる制御電圧に従ってプルダウントランジスタ２７の制御端子を接地させるＮＭＯＳトランジスタ２５と、をフローティング防止手段として備えている。即ち、ＮＭＯＳトランジスタ２４のチャネルはプルアップトランジスタ２６の制御端子と接地電圧との間に設けられ、そのゲートはプルダウントランジスタ２７の制御端子と接続されており、そしてＮＭＯＳトランジスタ２５のチャネルはプルダウントランジスタ２７の制御端子と接地電圧との間に設けられ、そのゲートはプルアップトランジスタ２６の制御端子と接続されている。
【００１４】
図２のデータ出力バッファにおいて第２電圧ＶＤＱが先に印加され、ＮＭＯＳトランジスタ２６，２７の制御端子が論理“ハイ”のフローティング状態になる事態が生じる場合、ＮＭＯＳトランジスタ２４，２５が導通してそのフローティング状態にある電圧を放電させることができる。従って、プルアップ及びプルダウンのＮＭＯＳトランジスタ２６，２７が同時に導通しての過電流を防止することが可能である。
【００１５】
図３に、データ出力バッファの第２実施形態を示す。このデータ出力バッファの論理回路及び出力ドライバは図２の第１実施形態と同構成であるが、フローティング防止手段をなすＮＭＯＳトランジスタ２８，２９のゲートが短パルス発生器３０による制御を受けている構成で異なっている。即ち、第２電圧ＶＤＱを入力とする短パルス発生器３０から発生される短パルスＳＰによりＮＭＯＳトランジスタ２８，２９が導通し、第１実施形態の場合と同様にしてフローティング状態にある電圧を放電させる。図４に、このようなフローティング防止手段制御用の短パルス発生器３０の具体例を示してある。
【００１６】
図４の短パルス発生器３０は、第２電圧ＶＤＱとノードＮ３との間にチャネルを設け、ゲートをノードＮ３に接続したＰＭＯＳトランジスタ４１と、ノードＮ３と接地電圧との間に設けたキャパシタＣ１と、ノードＮ３と接地電圧との間にチャネルを設け、ゲートに第２電圧ＶＤＱを供給するＮＭＯＳトランジスタ４２と、ノードＮ３を入力として接続したインバータ４３と、インバータ４３の出力を受けるノードＮ４と第２電圧ＶＤＱとの間にチャネルを設け、ゲートを接地電圧に接続したＰＭＯＳトランジスタ４４と、ノードＮ４と第２電圧ＶＤＱとの間に設けたキャパシタＣ２と、ノードＮ４から縦列接続したインバータ４５，４６，４７を通じて発生される信号を一入力とし、且つノードＮ４から縦列接続したインバータ４５〜５０を通じて発生される信号を他の入力とするＮＡＮＤゲート５１と、ＮＡＮＤゲート５１の出力を反転駆動するインバータ５２と、から構成されている。
【００１７】
この短パルス発生器３０は、第２電圧ＶＤＱが立上りなどで変化してＮＡＮＤゲート５１の２入力信号がそれぞれ論理“ハイ”から“ロウ”遷移するときに２つの信号が重なる期間でＮＡＮＤゲート５１から短期間の論理“ロウ”出力が発生し、これによりインバータ５２を通じて論理“ハイ”の短パルスＳＰがＮＭＯＳトランジスタ２８，２９へ提供される。この短パルスＳＰのパルス幅はインバータ４８〜５０の個数変更により調整可能である。
【００１８】
図５に、データ出力バッファの第３実施形態を示す。図示のデータラッチ回路２３及びインバータ２１，２２からなる論理回路については第１、第２実施形態と同様である。
【００１９】
このデータ出力バッファにおいて出力ドライバは、第２電圧ＶＤＱと接地電圧との間にチャネルを直列接続して設けたＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５５から構成されている。そしてフローティング防止手段は、第２電圧ＶＤＱを電源電圧とし、インバータ２１の出力論理を反転するインバータ５１と、インバータ５１の入力電圧となるインバータ２１の出力論理をゲートに受け、これに従ってプルダウンを担うＮＭＯＳトランジスタ５５の制御端子を接地させるＮＭＯＳトランジスタ５２と、インバータ２２の出力論理を受け、これに従ってインバータ２１の出力端子つまりインバータ５１の入力端子を接地させるＮＭＯＳトランジスタ５３と、から構成される。この回路では、プルアップトランジスタ５４の制御端子がインバータ５１により制御され、プルダウンのＮＭＯＳトランジスタ５５の制御端子がインバータ２２により制御される。
【００２０】
この例のように、ＰＭＯＳトランジスタ５４をプルアップトランジスタとして使用する場合には第２電圧ＶＤＱを電源電圧としたインバータ５１を使用することにより、第２電圧ＶＤＱが先にオン状態になるときにインバータ５１の入力側がフローティング状態になる。従って、インバータ５１の入力側で発生するフローティング状態の電圧から、ＮＭＯＳトランジスタ５２を利用してプルダウントランジスタ５５の制御端子フローティングを除去することができる。また、プルダウントランジスタ５５の制御端子に発生するフローティング状態の電圧から、ＮＭＯＳトランジスタ５３を利用してインバータ５１の入力端子でのフローティングを除去することができる。即ち、ＮＭＯＳトランジスタ５４，５５のオフ状態を維持させることが可能で、それにより誤動作発生を防ぐことになる。
【００２１】
上記各実施形態の他にも本発明の技術的思想を外れない範囲内で多様な形態が可能であることは勿論で、例えば特に論理回路の形態は各種多様なものが可能である。
【００２２】
【発明の効果】
以上述べたように本発明によれば、チップ内部供給用の電源電圧とデータ出力バッファ供給用の電源電圧とのオンオフ順による誤動作の発生を確実に防止できるようになる。
【図面の簡単な説明】
【図１】従来の技術によるデータ出力バッファの回路図。
【図２】本発明によるデータ出力バッファの第１実施形態を示す回路図。
【図３】本発明によるデータ出力バッファの第２実施形態を示す回路図。
【図４】図３に示す短パルス発生器の回路図。
【図５】本発明によるデータ出力バッファの第３実施形態を示す回路図。
【符号の説明】
２１，２２，２３ 論理回路
２４，２５，２８，２９，５１，５２，５３ フローティング防止手段
２６，２７，５４，５５ 出力ドライバ
Claims (3)
- チップ内部供給用の第１電圧を使用する論理回路と、該論理回路により制御されるプルアップトランジスタ及びプルダウントランジスタを有し、データ出力バッファ供給用の第２電圧を使用する出力ドライバと、を備えたデータ出力バッファにおいて、
前記第２電圧の変化を感知して短パルス信号を発生する短パルス発生器と、
前記短パルス信号に従い前記プルアップトランジスタ及び前記プルダウントランジスタの制御端子の放電を行うフローティング防止手段と、
を設けたことを特徴とするデータ出力バッファ。 - 短パルス発生器による短パルス信号によりゲート制御されてプルアップトランジスタの制御端子を接地させる第１のトランジスタと、
前記短パルス信号によりゲート制御されてプルダウントランジスタの制御端子を接地させる第２のトランジスタと、
からフローティング防止手段を構成する請求項１記載のデータ出力バッファ。 - フローティング防止手段を構成する第１及び第２のトランジスタをＮＭＯＳトランジスタとした請求項２記載のデータ出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P25475 | 1995-08-18 | ||
| KR1019950025475A KR100211758B1 (ko) | 1995-08-18 | 1995-08-18 | 멀티 파워를 사용하는 데이터 출력버퍼 |
Publications (2)
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