JPH11219240A - ダイナミック型駆動回路 - Google Patents
ダイナミック型駆動回路Info
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- JPH11219240A JPH11219240A JP10021832A JP2183298A JPH11219240A JP H11219240 A JPH11219240 A JP H11219240A JP 10021832 A JP10021832 A JP 10021832A JP 2183298 A JP2183298 A JP 2183298A JP H11219240 A JPH11219240 A JP H11219240A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Abstract
(57)【要約】
【課題】ダイナミック型駆動回路におけるダイナミック
ノードの保持を貫通電流の発生及び遅延の増加を招くこ
となく実現する。 【解決手段】ダイナミック型駆動回路１００は、クロッ
ク信号１３１とデータ信号１３２を入力とする制御手段
１０１と、制御手段１０１の出力に応じて信号線を駆動
するハイレベル駆動手段１１１及びローレベル駆動手段
１２１とを備える。プリチャージ期間だけでなく、サン
プル期間においても、制御手段１０１は、データ信号１
３２がハイのときには、ハイレベル駆動手段１１１を駆
動し、出力信号をハイレベルに維持する。
ノードの保持を貫通電流の発生及び遅延の増加を招くこ
となく実現する。 【解決手段】ダイナミック型駆動回路１００は、クロッ
ク信号１３１とデータ信号１３２を入力とする制御手段
１０１と、制御手段１０１の出力に応じて信号線を駆動
するハイレベル駆動手段１１１及びローレベル駆動手段
１２１とを備える。プリチャージ期間だけでなく、サン
プル期間においても、制御手段１０１は、データ信号１
３２がハイのときには、ハイレベル駆動手段１１１を駆
動し、出力信号をハイレベルに維持する。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック型駆
動回路に関し、特に、集積回路の信号線をドライブする
ダイナミック型駆動回路に関する。
動回路に関し、特に、集積回路の信号線をドライブする
ダイナミック型駆動回路に関する。
【０００２】
【従来の技術】従来、集積回路の信号線のダイナミック
駆動を行う際，ダイナミックノードにおけるハイレベル
は電荷の保持によって達成されていた。しかしながら、
電荷の保持によるハイレベルの維持は保持抜けやノイズ
に弱く、従って、集積回路の誤動作の恐れがあるため、
データ保持特性の改善を目的として、ダイナミック型駆
動回路が用いられてきた。例えば，特開平４−４９４０
７号公報や"Principlesof CMOS VLSI Design-A Systems
Perspective- Second Edition" (著者：Neil H. E. We
ste, Kamran Eshraghian, １９９３年発行) の３０８
頁、図５．３６にそのようなダイナミック型駆動回路が
示されている。
駆動を行う際，ダイナミックノードにおけるハイレベル
は電荷の保持によって達成されていた。しかしながら、
電荷の保持によるハイレベルの維持は保持抜けやノイズ
に弱く、従って、集積回路の誤動作の恐れがあるため、
データ保持特性の改善を目的として、ダイナミック型駆
動回路が用いられてきた。例えば，特開平４−４９４０
７号公報や"Principlesof CMOS VLSI Design-A Systems
Perspective- Second Edition" (著者：Neil H. E. We
ste, Kamran Eshraghian, １９９３年発行) の３０８
頁、図５．３６にそのようなダイナミック型駆動回路が
示されている。
【０００３】図１７は，従来のダイナミック型駆動回路
の一例を示す回路図である。クロック信号（ＣＬＫ）１
７３１はインバータ回路１７０１により反転された後、
ｐＭＯＳトランジスタ１７１１及びｎＭＯＳトランジス
タ１７２１の各ゲートに入力される。データ信号（Ｉ
Ｎ）１７３２はインバータ回路１７０２により反転され
た後、ｎＭＯＳトランジスタ１７２２のゲートに入力さ
れる。ｐＭＯＳトランジスタ１７１１のドレインとｎＭ
ＯＳトランジスタ１７２２のソースとはともにノードＮ
に接続され、ｎＭＯＳトランジスタ１７２２のドレイン
とｎＭＯＳトランジスタ１７２１のソースと相互に接続
されている。ｎＭＯＳトランジスタ１７２１のドレイン
は接地されている。ｐＭＯＳトランジスタ１７１２のド
レインはノードＮに接続され、ゲートは接地されてい
る。
の一例を示す回路図である。クロック信号（ＣＬＫ）１
７３１はインバータ回路１７０１により反転された後、
ｐＭＯＳトランジスタ１７１１及びｎＭＯＳトランジス
タ１７２１の各ゲートに入力される。データ信号（Ｉ
Ｎ）１７３２はインバータ回路１７０２により反転され
た後、ｎＭＯＳトランジスタ１７２２のゲートに入力さ
れる。ｐＭＯＳトランジスタ１７１１のドレインとｎＭ
ＯＳトランジスタ１７２２のソースとはともにノードＮ
に接続され、ｎＭＯＳトランジスタ１７２２のドレイン
とｎＭＯＳトランジスタ１７２１のソースと相互に接続
されている。ｎＭＯＳトランジスタ１７２１のドレイン
は接地されている。ｐＭＯＳトランジスタ１７１２のド
レインはノードＮに接続され、ゲートは接地されてい
る。
【０００４】この従来のダイナミック型駆動回路は次の
ように作動する。クロック信号（ＣＬＫ）１７３１がロ
ー（Ｌｏｗ）であり、かつ、データ信号（ＩＮ）１７３
２がハイ（Ｈｉｇｈ）のときには、ｐＭＯＳトランジス
タ１７１１およびｎＭＯＳトランジスタ１７２２がオフ
となる。この場合、ｐＭＯＳトランジスタ１７１２がな
ければ、出力信号（ＯＵＴ) １７４１はＨｉｇｈ−Ｚ状
態のダイナミックノードとなるが，ゲートをグラウンド
（ＧＮＤ）に接続したｐＭＯＳトランジスタ１７１２に
より、図１８に示すように、出力信号（ＯＵＴ) １７４
１がハイに引き上げられて，ハイレベルを保持すること
ができるようになっている。
ように作動する。クロック信号（ＣＬＫ）１７３１がロ
ー（Ｌｏｗ）であり、かつ、データ信号（ＩＮ）１７３
２がハイ（Ｈｉｇｈ）のときには、ｐＭＯＳトランジス
タ１７１１およびｎＭＯＳトランジスタ１７２２がオフ
となる。この場合、ｐＭＯＳトランジスタ１７１２がな
ければ、出力信号（ＯＵＴ) １７４１はＨｉｇｈ−Ｚ状
態のダイナミックノードとなるが，ゲートをグラウンド
（ＧＮＤ）に接続したｐＭＯＳトランジスタ１７１２に
より、図１８に示すように、出力信号（ＯＵＴ) １７４
１がハイに引き上げられて，ハイレベルを保持すること
ができるようになっている。
【０００５】図１９は，従来のダイナミック型駆動回路
の他の例を示す回路図である。クロック信号（ＣＬＫ）
１９３１はインバータ回路１９０１により反転された
後、ｐＭＯＳトランジスタ１９１１及びｎＭＯＳトラン
ジスタ１９２１の各ゲートに入力される。データ信号
（ＩＮ）１９３２はインバータ回路１９０２により反転
された後、ｎＭＯＳトランジスタ１９２２のゲートに入
力される。ｐＭＯＳトランジスタ１９１１のドレインと
ｎＭＯＳトランジスタ１９２２のソースとはともにノー
ドＮに接続され、ｎＭＯＳトランジスタ１９２２のドレ
インとｎＭＯＳトランジスタ１９２１のソースと相互に
接続されている。ｎＭＯＳトランジスタ１９２１のドレ
インは接地されている。ｐＭＯＳトランジスタ１９１２
のドレインはノードＮに接続され、かつ、出力信号（Ｏ
ＵＴ) １９４１はインバータ回路により反転されて反転
出力１９４２となった後、ｐＭＯＳトランジスタ１９１
２のゲートに入力されるようになっている。
の他の例を示す回路図である。クロック信号（ＣＬＫ）
１９３１はインバータ回路１９０１により反転された
後、ｐＭＯＳトランジスタ１９１１及びｎＭＯＳトラン
ジスタ１９２１の各ゲートに入力される。データ信号
（ＩＮ）１９３２はインバータ回路１９０２により反転
された後、ｎＭＯＳトランジスタ１９２２のゲートに入
力される。ｐＭＯＳトランジスタ１９１１のドレインと
ｎＭＯＳトランジスタ１９２２のソースとはともにノー
ドＮに接続され、ｎＭＯＳトランジスタ１９２２のドレ
インとｎＭＯＳトランジスタ１９２１のソースと相互に
接続されている。ｎＭＯＳトランジスタ１９２１のドレ
インは接地されている。ｐＭＯＳトランジスタ１９１２
のドレインはノードＮに接続され、かつ、出力信号（Ｏ
ＵＴ) １９４１はインバータ回路により反転されて反転
出力１９４２となった後、ｐＭＯＳトランジスタ１９１
２のゲートに入力されるようになっている。
【０００６】この従来のダイナミック型駆動回路におい
ては、出力信号（ＯＵＴ) １９４１のインバータ出力
（ＯＵＴＢ）１９４２をｐＭＯＳトランジスタ１９１２
のゲートに接続することにより、図２０に示すように、
出力信号（ＯＵＴ) １９４１がハイのときに、ハイレベ
ルを保持することが可能となっている。上述の二つのダ
イナミック型駆動回路においては、サンプル期間におい
ても信号線にチヤ−ジを供給するチャ−ジ手段を備える
ことにより、チャ−ジレベルを保持し、ノイズに対して
の抵抗を強め、かつ、誤動作のおそれを少なくしてい
る。
ては、出力信号（ＯＵＴ) １９４１のインバータ出力
（ＯＵＴＢ）１９４２をｐＭＯＳトランジスタ１９１２
のゲートに接続することにより、図２０に示すように、
出力信号（ＯＵＴ) １９４１がハイのときに、ハイレベ
ルを保持することが可能となっている。上述の二つのダ
イナミック型駆動回路においては、サンプル期間におい
ても信号線にチヤ−ジを供給するチャ−ジ手段を備える
ことにより、チャ−ジレベルを保持し、ノイズに対して
の抵抗を強め、かつ、誤動作のおそれを少なくしてい
る。
【０００７】上述の二つのダイナミック型駆動回路以外
にも次のようなダイナミック型駆動回路が提案されてい
る。特開昭６３−１９５８９８号公報は、プリチャージ
手段が設けられた信号線のディスチャージ期間において
作動され、前記信号線に伝達される信号を増幅する正帰
還回路を有する集積回路を提案している。この集積回路
によれば、ディスチャージされるべき信号線のディスチ
ャージ動作が助長され、その結果、信号伝達速度を上げ
ることができるというものである。
にも次のようなダイナミック型駆動回路が提案されてい
る。特開昭６３−１９５８９８号公報は、プリチャージ
手段が設けられた信号線のディスチャージ期間において
作動され、前記信号線に伝達される信号を増幅する正帰
還回路を有する集積回路を提案している。この集積回路
によれば、ディスチャージされるべき信号線のディスチ
ャージ動作が助長され、その結果、信号伝達速度を上げ
ることができるというものである。
【０００８】特開平１−１６１９１３号公報は、第一の
電位とクロック信号の出力端子との間に挿入され、入力
クロック信号に基づいてオン・オフが制御される第一の
MOSスイッチと、第二の電位と前記出力端子との間に挿
入され、入力クロック信号に基づいてオン・オフが制御
される第二のＭＯＳスイッチと、第一のＭＯＳスイッチ
と第一の電位との間に挿入される定電流源回路と、を備
えるクロックドライバー回路を提案している。このクロ
ックドライバー回路によれば、立ち上がり速度及び立ち
下がり速度が常に一定なクロック信号が得られるという
ものである。
電位とクロック信号の出力端子との間に挿入され、入力
クロック信号に基づいてオン・オフが制御される第一の
MOSスイッチと、第二の電位と前記出力端子との間に挿
入され、入力クロック信号に基づいてオン・オフが制御
される第二のＭＯＳスイッチと、第一のＭＯＳスイッチ
と第一の電位との間に挿入される定電流源回路と、を備
えるクロックドライバー回路を提案している。このクロ
ックドライバー回路によれば、立ち上がり速度及び立ち
下がり速度が常に一定なクロック信号が得られるという
ものである。
【０００９】特開平１−１７５４１２号公報は、入力信
号に対し、所定の論理演算を行い、その結果をクロック
信号に基づいて出力側に伝達する複数の論理演算ブロッ
クを備える集積回路が開示されており、各論理演算ブロ
ックには、入力信号又は論理演算した信号が現れるライ
ンのうち少なくとも一方のラインについて、該ラインの
レベルを所定の予備レベルに設定する予備レベル設定手
段が設けられている。この集積回路によれば、負荷容量
が減少し、集積密度を高めることができるとともに、配
線抵抗が減少し、論理演算素子の応答速度が向上すると
いうものである。
号に対し、所定の論理演算を行い、その結果をクロック
信号に基づいて出力側に伝達する複数の論理演算ブロッ
クを備える集積回路が開示されており、各論理演算ブロ
ックには、入力信号又は論理演算した信号が現れるライ
ンのうち少なくとも一方のラインについて、該ラインの
レベルを所定の予備レベルに設定する予備レベル設定手
段が設けられている。この集積回路によれば、負荷容量
が減少し、集積密度を高めることができるとともに、配
線抵抗が減少し、論理演算素子の応答速度が向上すると
いうものである。
【００１０】特開平２−１２４６２９号公報は、三個の
ＮＭＯＳＦＥＴと一個のＰＭＯＳＦＥＴとからなるバス
駆動回路を提案している。このバス駆動回路は、高速動
作が可能であり、高速のCMOS集積回路に応用できるとい
うものである。
ＮＭＯＳＦＥＴと一個のＰＭＯＳＦＥＴとからなるバス
駆動回路を提案している。このバス駆動回路は、高速動
作が可能であり、高速のCMOS集積回路に応用できるとい
うものである。
【００１１】
【発明が解決しようとする課題】しかしながら、以上掲
げた従来のダイナミック型駆動回路には、次のような問
題点があった。第１の問題点は、電源からグラウンドへ
の貫通電流が流れるということである。貫通電流が流れ
ると消費電力が増大し、また，EM等によるデバイス劣化
が生じる。このような貫通電流が発生するのは、信号線
がロー（Ｌｏｗ）に遷移中であってもチャージ手段を通
じて電荷が信号線に供給され、電源から接地（ＧＮＤ）
へのパスが生じるためである。
げた従来のダイナミック型駆動回路には、次のような問
題点があった。第１の問題点は、電源からグラウンドへ
の貫通電流が流れるということである。貫通電流が流れ
ると消費電力が増大し、また，EM等によるデバイス劣化
が生じる。このような貫通電流が発生するのは、信号線
がロー（Ｌｏｗ）に遷移中であってもチャージ手段を通
じて電荷が信号線に供給され、電源から接地（ＧＮＤ）
へのパスが生じるためである。
【００１２】第２の問題点は、遅延が増加するというこ
とである。この理由は、信号線がロー（Ｌｏｗ）に遷移
中であってもチャージ手段を通じて電荷が信号線に供給
され、信号線の遷移を妨げるためである。第３の問題点
は、設計の複雑さが増加するということである。その理
由は，信号線の必要な場所にチャージ手段を配置しなけ
ればならないからである。
とである。この理由は、信号線がロー（Ｌｏｗ）に遷移
中であってもチャージ手段を通じて電荷が信号線に供給
され、信号線の遷移を妨げるためである。第３の問題点
は、設計の複雑さが増加するということである。その理
由は，信号線の必要な場所にチャージ手段を配置しなけ
ればならないからである。
【００１３】本発明は、以上のような従来のダイナミッ
ク型駆動回路の問題点に鑑みてなされたものであり、ノ
イズに強く、貫通電流の抑制が可能であり、かつ、遅延
が小さく、さらに、設計の容易なダイナミック型駆動回
路を提供することを目的とする。
ク型駆動回路の問題点に鑑みてなされたものであり、ノ
イズに強く、貫通電流の抑制が可能であり、かつ、遅延
が小さく、さらに、設計の容易なダイナミック型駆動回
路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明のうち、請求項１
は、クロック信号とデータ信号とを入力とする制御手段
と、制御手段の出力に応じて信号線を駆動する信号線駆
動手段とを備え、プリチャージ期間及びサンプル期間の
双方において、データ信号がハイ（High）のときに、信
号線駆動手段からの出力がハイレベル（High Level）に
保持されることを特徴とするダイナミック型駆動回路を
提供する。
は、クロック信号とデータ信号とを入力とする制御手段
と、制御手段の出力に応じて信号線を駆動する信号線駆
動手段とを備え、プリチャージ期間及びサンプル期間の
双方において、データ信号がハイ（High）のときに、信
号線駆動手段からの出力がハイレベル（High Level）に
保持されることを特徴とするダイナミック型駆動回路を
提供する。
【００１５】請求項１に係るダイナミック型駆動回路に
おいては、プリチャージ期間だけでなく、サンプル期間
においても、データ信号がハイのときにも信号線へのチ
ャージを行う。出力のハイレベルの維持を電荷の保持だ
けでなく，トランジスタによっても行うことによって，
保持抜けやノイズの影響に対する抵抗を強くするととも
に、データ信号がローのときには、チャージ手段をオフ
にするため，貫通電流や遅延の増加を生じず、チャージ
手段を新たに追加する必要もない。請求項１によれば、
貫通電流の発生及び遅延の増加を伴うことなく、ダイナ
ミック型駆動回路の誤動作対策を実現することができ
る。
おいては、プリチャージ期間だけでなく、サンプル期間
においても、データ信号がハイのときにも信号線へのチ
ャージを行う。出力のハイレベルの維持を電荷の保持だ
けでなく，トランジスタによっても行うことによって，
保持抜けやノイズの影響に対する抵抗を強くするととも
に、データ信号がローのときには、チャージ手段をオフ
にするため，貫通電流や遅延の増加を生じず、チャージ
手段を新たに追加する必要もない。請求項１によれば、
貫通電流の発生及び遅延の増加を伴うことなく、ダイナ
ミック型駆動回路の誤動作対策を実現することができ
る。
【００１６】本発明のうち、請求項２は、クロック信号
とデータ信号とイネーブル（enable）信号とを入力とす
る制御手段と、制御手段の出力に応じて信号線を駆動す
る信号線駆動手段とを備え、プリチャージ期間及びサン
プル期間の双方において、イネーブル信号及びデータ信
号の双方がハイ（High）のときに、信号線駆動手段から
の出力がハイレベル（High Level）に保持されることを
特徴とするダイナミック型駆動回路を提供する。
とデータ信号とイネーブル（enable）信号とを入力とす
る制御手段と、制御手段の出力に応じて信号線を駆動す
る信号線駆動手段とを備え、プリチャージ期間及びサン
プル期間の双方において、イネーブル信号及びデータ信
号の双方がハイ（High）のときに、信号線駆動手段から
の出力がハイレベル（High Level）に保持されることを
特徴とするダイナミック型駆動回路を提供する。
【００１７】請求項３は、クロック信号とデータ信号と
を入力とする制御手段と、前記制御手段の出力に応じて
信号線を駆動する信号線駆動手段とを備え、プリディス
チャージ期間及びサンプル期間の双方において、前記デ
ータ信号がロー（Low ）のときに、前記信号線駆動手段
からの出力がローレベル（Low Level ）に保持されるこ
とを特徴とするダイナミック型駆動回路を提供する。
を入力とする制御手段と、前記制御手段の出力に応じて
信号線を駆動する信号線駆動手段とを備え、プリディス
チャージ期間及びサンプル期間の双方において、前記デ
ータ信号がロー（Low ）のときに、前記信号線駆動手段
からの出力がローレベル（Low Level ）に保持されるこ
とを特徴とするダイナミック型駆動回路を提供する。
【００１８】請求項４は、クロック信号とデータ信号と
イネーブル（enable）信号とを入力とする制御手段と、
制御手段の出力に応じて信号線を駆動する信号線駆動手
段とを備え、プリディスチャージ期間及びサンプル期間
の双方において、イネーブル信号がハイ（High）であ
り、かつ、データ信号がロー（Low ）であるときに、信
号線駆動手段からの出力がローレベル（Low Level ）に
保持されることを特徴とするダイナミック型駆動回路を
提供する。
イネーブル（enable）信号とを入力とする制御手段と、
制御手段の出力に応じて信号線を駆動する信号線駆動手
段とを備え、プリディスチャージ期間及びサンプル期間
の双方において、イネーブル信号がハイ（High）であ
り、かつ、データ信号がロー（Low ）であるときに、信
号線駆動手段からの出力がローレベル（Low Level ）に
保持されることを特徴とするダイナミック型駆動回路を
提供する。
【００１９】請求項５は、クロック信号とデータ信号と
を入力とする制御手段と、制御手段の出力に応じて信号
線をハイレベル（High Level）に駆動するハイレベル駆
動手段と、制御手段の出力に応じて信号線をローレベル
（Low Level ）に駆動するローレベル駆動手段とを備
え、制御手段は、プリチャージ期間中は、データ信号が
ハイであるかローであるかにかかわらず、ハイレベル駆
動手段を作動させ、出力信号をハイレベルに維持し、サ
ンプル期間中は、データ信号がローのときには、ローレ
ベル駆動手段を作動させ、出力信号をローレベルに維持
し、データ信号がハイのときには、ハイレベル駆動手段
を作動させ、出力信号をハイレベルに維持するものであ
ることを特徴とするダイナミック型駆動回路を提供す
る。
を入力とする制御手段と、制御手段の出力に応じて信号
線をハイレベル（High Level）に駆動するハイレベル駆
動手段と、制御手段の出力に応じて信号線をローレベル
（Low Level ）に駆動するローレベル駆動手段とを備
え、制御手段は、プリチャージ期間中は、データ信号が
ハイであるかローであるかにかかわらず、ハイレベル駆
動手段を作動させ、出力信号をハイレベルに維持し、サ
ンプル期間中は、データ信号がローのときには、ローレ
ベル駆動手段を作動させ、出力信号をローレベルに維持
し、データ信号がハイのときには、ハイレベル駆動手段
を作動させ、出力信号をハイレベルに維持するものであ
ることを特徴とするダイナミック型駆動回路を提供す
る。
【００２０】請求項６は、クロック信号とデータ信号と
イネーブル（enable）信号とを入力とする制御手段と、
制御手段の出力に応じて信号線をハイレベル（High Lev
el）に駆動するハイレベル駆動手段と、制御手段の出力
に応じて信号線をローレベル（Low Level ）に駆動する
ローレベル駆動手段とを備え、制御手段は、プリチャー
ジ期間中は、データ信号がハイであるかローであるかに
かかわらず、ハイレベル駆動手段を作動させ、出力信号
をハイレベルに維持し、サンプル期間中は、イネーブル
信号がハイであり、かつ、データ信号がローのときに
は、ローレベル駆動手段を作動させ、出力信号をローレ
ベルに維持し、データ信号がハイのときには、ハイレベ
ル駆動手段を作動させ、出力信号をハイレベルに維持す
るものであることを特徴とするダイナミック型駆動回路
を提供する。
イネーブル（enable）信号とを入力とする制御手段と、
制御手段の出力に応じて信号線をハイレベル（High Lev
el）に駆動するハイレベル駆動手段と、制御手段の出力
に応じて信号線をローレベル（Low Level ）に駆動する
ローレベル駆動手段とを備え、制御手段は、プリチャー
ジ期間中は、データ信号がハイであるかローであるかに
かかわらず、ハイレベル駆動手段を作動させ、出力信号
をハイレベルに維持し、サンプル期間中は、イネーブル
信号がハイであり、かつ、データ信号がローのときに
は、ローレベル駆動手段を作動させ、出力信号をローレ
ベルに維持し、データ信号がハイのときには、ハイレベ
ル駆動手段を作動させ、出力信号をハイレベルに維持す
るものであることを特徴とするダイナミック型駆動回路
を提供する。
【００２１】請求項７は、請求項６に記載のダイナミッ
ク型駆動回路において、制御手段は、イネーブル信号が
ローのときには、ハイレベル駆動手段及びローレベル駆
動手段の双方をオフにすることを特徴とするダイナミッ
ク型駆動回路を提供する。
ク型駆動回路において、制御手段は、イネーブル信号が
ローのときには、ハイレベル駆動手段及びローレベル駆
動手段の双方をオフにすることを特徴とするダイナミッ
ク型駆動回路を提供する。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第一の実施
形態に係るダイナミック型駆動回路のブロック図であ
る。本実施形態に係るダイナミック型駆動回路１００
は、クロック信号（ＣＬＫ) １３１とデータ信号（Ｉ
Ｎ）１３２とを入力する制御手段１０１と、制御手段１
０１が入力した信号に応じて、制御手段１０１により制
御されるハイレベル駆動手段１１１及びローレベル駆動
手段１２１とを有する。
て図面を参照して説明する。図１は本発明の第一の実施
形態に係るダイナミック型駆動回路のブロック図であ
る。本実施形態に係るダイナミック型駆動回路１００
は、クロック信号（ＣＬＫ) １３１とデータ信号（Ｉ
Ｎ）１３２とを入力する制御手段１０１と、制御手段１
０１が入力した信号に応じて、制御手段１０１により制
御されるハイレベル駆動手段１１１及びローレベル駆動
手段１２１とを有する。
【００２３】第一の実施形態に係るダイナミック型駆動
回路は次のように作動する。プリチャージ期間中は、デ
ータ信号（ＩＮ）１３２がハイであるかローであるかに
よらず、制御手段１０１はハイレベル駆動手段１１１を
作動させ、出力信号（ＯＵＴ) １４１をチャージし、出
力信号１４１をハイレベルにする。プリチャージ期間が
終了し、サンプル期間になると、制御手段１０１は、デ
ータ信号（ＩＮ）１３２がローの時には、ローレベル駆
動手段１２１を作動させ，出力信号（ＯＵＴ) １４１を
ディスチャージし、出力信号をローレベルにする。一
方、制御手段１０１は、データ信号（ＩＮ）１３２がハ
イの時には、ハイレベル駆動手段１１１を作動させ、出
力信号（ＯＵＴ) １４１をハイレベルに保持する。
回路は次のように作動する。プリチャージ期間中は、デ
ータ信号（ＩＮ）１３２がハイであるかローであるかに
よらず、制御手段１０１はハイレベル駆動手段１１１を
作動させ、出力信号（ＯＵＴ) １４１をチャージし、出
力信号１４１をハイレベルにする。プリチャージ期間が
終了し、サンプル期間になると、制御手段１０１は、デ
ータ信号（ＩＮ）１３２がローの時には、ローレベル駆
動手段１２１を作動させ，出力信号（ＯＵＴ) １４１を
ディスチャージし、出力信号をローレベルにする。一
方、制御手段１０１は、データ信号（ＩＮ）１３２がハ
イの時には、ハイレベル駆動手段１１１を作動させ、出
力信号（ＯＵＴ) １４１をハイレベルに保持する。
【００２４】図２は上述の第一の実施形態に係るダイナ
ミック型駆動回路の回路図の第一の例である。図２にお
いて、ハイレベルはｐＭＯＳトランジスタ２１１と２１
２、ローレベルはｎＭＯＳトランジスタ２２１と２２２
によりそれぞれ駆動される。ｐＭＯＳトランジスタ２１
１とｎＭＯＳトランジスタ２２１はクロック信号（ＣＬ
Ｋ) ２３１を入力とするインバータ回路２０１の出力に
より制御され、ｐＭＯＳトランジスタ２１２とｎＭＯＳ
トランジスタ２２２はデータ信号（ＩＮ）２３２を入力
とするインバータ回路２０２の出力により制御される。
ミック型駆動回路の回路図の第一の例である。図２にお
いて、ハイレベルはｐＭＯＳトランジスタ２１１と２１
２、ローレベルはｎＭＯＳトランジスタ２２１と２２２
によりそれぞれ駆動される。ｐＭＯＳトランジスタ２１
１とｎＭＯＳトランジスタ２２１はクロック信号（ＣＬ
Ｋ) ２３１を入力とするインバータ回路２０１の出力に
より制御され、ｐＭＯＳトランジスタ２１２とｎＭＯＳ
トランジスタ２２２はデータ信号（ＩＮ）２３２を入力
とするインバータ回路２０２の出力により制御される。
【００２５】次に、図２に示したダイナミック型駆動回
路の回路動作について、図３を参照して説明する。図３
は、クロック信号２３１（ＣＬＫ) 、データ信号２３２
（ＩＮ）、ｐＭＯＳトランジスタ２１１、２１２への入
力信号（ＥＮＰ０，ＥＮＰ１）、ｎＭＯＳトランジスタ
２２１、２２２への入力信号（ＥＮＮ０，ＥＮＮ１）、
データ出力信号２４１（ＯＵＴ) の各波形を示す。
路の回路動作について、図３を参照して説明する。図３
は、クロック信号２３１（ＣＬＫ) 、データ信号２３２
（ＩＮ）、ｐＭＯＳトランジスタ２１１、２１２への入
力信号（ＥＮＰ０，ＥＮＰ１）、ｎＭＯＳトランジスタ
２２１、２２２への入力信号（ＥＮＮ０，ＥＮＮ１）、
データ出力信号２４１（ＯＵＴ) の各波形を示す。
【００２６】クロック信号２３１（ＣＬＫ）がハイであ
る期間はプリチャージ期間であり、この期間内は、ｐＭ
ＯＳトランジスタ２１１がオンし、データ出力信号２４
１（ＯＵＴ）はハイとなる。クロック信号２３１（ＣＬ
Ｋ）がローである期間はサンプル期間であり，データ信
号（ＩＮ）２３２のレベルに従って、データ出力信号２
４１（ＯＵＴ) のレベルが決定される。データ信号２３
２（ＩＮ）がローの場合には、ｎＭＯＳトランジスタ２
２２はオンとなり、データ出力信号２４１（ＯＵＴ) は
ローとなる。一方、データ信号２３２（ＩＮ）がハイの
場合には、ｐＭＯＳトランジスタ２１１がオンとなり、
データ出力信号２４１（ＯＵＴ) はハイを保持する。
る期間はプリチャージ期間であり、この期間内は、ｐＭ
ＯＳトランジスタ２１１がオンし、データ出力信号２４
１（ＯＵＴ）はハイとなる。クロック信号２３１（ＣＬ
Ｋ）がローである期間はサンプル期間であり，データ信
号（ＩＮ）２３２のレベルに従って、データ出力信号２
４１（ＯＵＴ) のレベルが決定される。データ信号２３
２（ＩＮ）がローの場合には、ｎＭＯＳトランジスタ２
２２はオンとなり、データ出力信号２４１（ＯＵＴ) は
ローとなる。一方、データ信号２３２（ＩＮ）がハイの
場合には、ｐＭＯＳトランジスタ２１１がオンとなり、
データ出力信号２４１（ＯＵＴ) はハイを保持する。
【００２７】ｐＭＯＳトランジスタ２２２はレベルの保
持に十分なサイズであればよいため、プリチャージ用の
ｐＭＯＳトランジスタ２２１に比べて小さいサイズのも
のを用いることができる。図４は上述の第一の実施形態
に係るダイナミック型駆動回路の回路図の第二の例であ
る。図４において、ハイレベルはｐＭＯＳトランジスタ
４１１により駆動され、ローレベルはｎＭＯＳトランジ
スタ４２１により駆動される。ｐＭＯＳトランジスタ４
１１とｎＭＯＳトランジスタ４２１はデータ信号４３２
とクロック信号４３１を入力とするＮＯＲ論理回路４０
１により制御される。この第二の例によれば、図２に示
した第一の例に比べて、回路構成を簡略化することがで
きる。
持に十分なサイズであればよいため、プリチャージ用の
ｐＭＯＳトランジスタ２２１に比べて小さいサイズのも
のを用いることができる。図４は上述の第一の実施形態
に係るダイナミック型駆動回路の回路図の第二の例であ
る。図４において、ハイレベルはｐＭＯＳトランジスタ
４１１により駆動され、ローレベルはｎＭＯＳトランジ
スタ４２１により駆動される。ｐＭＯＳトランジスタ４
１１とｎＭＯＳトランジスタ４２１はデータ信号４３２
とクロック信号４３１を入力とするＮＯＲ論理回路４０
１により制御される。この第二の例によれば、図２に示
した第一の例に比べて、回路構成を簡略化することがで
きる。
【００２８】次に、図４に示したダイナミック駆動回路
の回路動作について、図５を参照して説明する。図５
は、クロック信号４３１（ＣＬＫ) 、データ信号４３２
（ＩＮ）、ｐＭＯＳトランジスタ４１１への入力信号
（ＥＮＰ) 、ｎＭＯＳトランジスタ４２１への入力信号
（ＥＮＮ) 、データ出力信号２４１（ＯＵＴ) の各波形
を示す。
の回路動作について、図５を参照して説明する。図５
は、クロック信号４３１（ＣＬＫ) 、データ信号４３２
（ＩＮ）、ｐＭＯＳトランジスタ４１１への入力信号
（ＥＮＰ) 、ｎＭＯＳトランジスタ４２１への入力信号
（ＥＮＮ) 、データ出力信号２４１（ＯＵＴ) の各波形
を示す。
【００２９】図４に示すように、クロック信号４３１
（ＣＬＫ) がハイのときには、ＮＯＲ論理回路４０１の
出力はローとなり、ｐＭＯＳトランジスタ４１１がオン
し、データ出力信号２４１（ＯＵＴ) はハイとなる。ク
ロック信号４３１（ＣＬＫ) がローのときには、データ
信号４３２（ＩＮ）のレベルに従って、データ出力信号
２４１（ＯＵＴ) のレベルが決まる。データ信号４３２
（ＩＮ）がハイになると、ｐＭＯＳトランジスタ４１１
がオンとなり、データ出力信号２４１（ＯＵＴ) はハイ
を保持する。データ信号４３２（ＩＮ）がローになる
と、ＮＯＲ論理回路４０１の出力はハイとなり、ｐＭＯ
Ｓトランジスタ４１１はオフになり、ｎＭＯＳトランジ
スタ４２１がオンし、データ出力信号２４１（ＯＵＴ)
はローとなる。
（ＣＬＫ) がハイのときには、ＮＯＲ論理回路４０１の
出力はローとなり、ｐＭＯＳトランジスタ４１１がオン
し、データ出力信号２４１（ＯＵＴ) はハイとなる。ク
ロック信号４３１（ＣＬＫ) がローのときには、データ
信号４３２（ＩＮ）のレベルに従って、データ出力信号
２４１（ＯＵＴ) のレベルが決まる。データ信号４３２
（ＩＮ）がハイになると、ｐＭＯＳトランジスタ４１１
がオンとなり、データ出力信号２４１（ＯＵＴ) はハイ
を保持する。データ信号４３２（ＩＮ）がローになる
と、ＮＯＲ論理回路４０１の出力はハイとなり、ｐＭＯ
Ｓトランジスタ４１１はオフになり、ｎＭＯＳトランジ
スタ４２１がオンし、データ出力信号２４１（ＯＵＴ)
はローとなる。
【００３０】図６は本発明の第二の実施形態に係るダイ
ナミック型駆動回路のブロック図である。本実施形態に
係るダイナミック型駆動回路６００は、クロック信号６
３１とデータ信号６３２とイネーブル（enable）信号６
３３とを入力する制御手段６０１と、これらの信号によ
り、制御手段６０１により制御されるハイレベル駆動手
段６１１及びローレベル駆動手段６２１と、を有してい
る。
ナミック型駆動回路のブロック図である。本実施形態に
係るダイナミック型駆動回路６００は、クロック信号６
３１とデータ信号６３２とイネーブル（enable）信号６
３３とを入力する制御手段６０１と、これらの信号によ
り、制御手段６０１により制御されるハイレベル駆動手
段６１１及びローレベル駆動手段６２１と、を有してい
る。
【００３１】本実施形態に係るダイナミック型駆動回路
は次のように作動する。プリチャージ期間中において
は、制御手段６０１は、データ信号６３２がハイレベル
であるかローレベルであるかによらず、ハイレベル駆動
手段６１１を作動させ、出力信号（ＯＵＴ) ６４１をチ
ャージし、出力信号（ＯＵＴ) ６４１をハイレベルにす
る。
は次のように作動する。プリチャージ期間中において
は、制御手段６０１は、データ信号６３２がハイレベル
であるかローレベルであるかによらず、ハイレベル駆動
手段６１１を作動させ、出力信号（ＯＵＴ) ６４１をチ
ャージし、出力信号（ＯＵＴ) ６４１をハイレベルにす
る。
【００３２】プリチャージ期間が終了し、サンプル期間
になると、制御手段６０１は、イネーブル信号６３３が
ハイであり、かつ、データ信号入力６３２がローである
ときに、ローレベル駆動手段６２１を作動させる。一
方、データ信号６３２がハイの時には、制御手段６０１
はハイレベル駆動手段６１１を作動させる。イネーブル
信号６３３がローのときは、制御手段６０１は、ハイレ
ベル駆動手段６１１もローレベル駆動手段６２１もとも
にオフにする。
になると、制御手段６０１は、イネーブル信号６３３が
ハイであり、かつ、データ信号入力６３２がローである
ときに、ローレベル駆動手段６２１を作動させる。一
方、データ信号６３２がハイの時には、制御手段６０１
はハイレベル駆動手段６１１を作動させる。イネーブル
信号６３３がローのときは、制御手段６０１は、ハイレ
ベル駆動手段６１１もローレベル駆動手段６２１もとも
にオフにする。
【００３３】本実施形態に係るダイナミック型駆動回路
６００はバス駆動用の回路として利用される。図２は上
述の第二の実施形態に係るダイナミック型駆動回路の回
路図の第一の例である。図７において、ハイレベルはｐ
ＭＯＳトランジスタ７１１と７１２により、ローレベル
はｎＭＯＳトランジスタ７２１と７２２によりそれぞれ
駆動される。ｐＭＯＳトランジスタ７１１とｎＭＯＳト
ランジスタ７２１はクロック信号７３１を入力とするイ
ンバータ回路７０１により、ｐＭＯＳトランジスタ７１
２はデータ信号７３２とイネーブル信号７３３を入力と
するＮＡＮＤ回路７０３により、ｎＭＯＳトランジスタ
７２２はデータ信号７３２と、インバータ回路７０２に
より反転されたイネーブル信号７３３の反転信号とを入
力とするＮＯＲ回路７０４により、それぞれ制御され
る。
６００はバス駆動用の回路として利用される。図２は上
述の第二の実施形態に係るダイナミック型駆動回路の回
路図の第一の例である。図７において、ハイレベルはｐ
ＭＯＳトランジスタ７１１と７１２により、ローレベル
はｎＭＯＳトランジスタ７２１と７２２によりそれぞれ
駆動される。ｐＭＯＳトランジスタ７１１とｎＭＯＳト
ランジスタ７２１はクロック信号７３１を入力とするイ
ンバータ回路７０１により、ｐＭＯＳトランジスタ７１
２はデータ信号７３２とイネーブル信号７３３を入力と
するＮＡＮＤ回路７０３により、ｎＭＯＳトランジスタ
７２２はデータ信号７３２と、インバータ回路７０２に
より反転されたイネーブル信号７３３の反転信号とを入
力とするＮＯＲ回路７０４により、それぞれ制御され
る。
【００３４】次に，図７の回路動作について、図８を参
照して説明する。図８は、クロック信号７３１（ＣＬ
Ｋ) 、データ信号７３２（ＩＮ）、イネーブル信号７３
３（ＥＮ）、ｐＭＯＳトランジスタ７１１、７１２への
入力信号（ＥＮＰ０，ＥＮＰ１）、ｎＭＯＳトランジス
タ７２１、７２２への入力信号（ＥＮＮ０，ＥＮＮ
１）、データ出力信号７４１（ＯＵＴ) の各波形を示
す。
照して説明する。図８は、クロック信号７３１（ＣＬ
Ｋ) 、データ信号７３２（ＩＮ）、イネーブル信号７３
３（ＥＮ）、ｐＭＯＳトランジスタ７１１、７１２への
入力信号（ＥＮＰ０，ＥＮＰ１）、ｎＭＯＳトランジス
タ７２１、７２２への入力信号（ＥＮＮ０，ＥＮＮ
１）、データ出力信号７４１（ＯＵＴ) の各波形を示
す。
【００３５】クロック信号７３１（ＣＬＫ) がハイであ
る期間はプリチャージ期間であり、ｐＭＯＳトランジス
タ７１１がオンし、データ出力信号７４１（ＯＵＴ) は
ハイとなる。クロック信号７３１（ＣＬＫ) がローであ
る期間はサンプル期間であり、データ信号７３２（Ｉ
Ｎ）のレベルに従って、データ出力信号７４１（ＯＵ
Ｔ) のレベルが決まる。イネーブル信号（ＥＮ）がハイ
であり、かつ、データ信号７３２（ＩＮ）がハイである
と、ｐＭＯＳトランジスタ７１２がオンし、データ出力
信号７４１（ＯＵＴ) はハイレベルを保持する。ｐＭＯ
Ｓトランジスタ７１２は保持用であり、プリチャージ用
のｐＭＯＳトランジスタ７１１に比べて小さいサイズの
ものを使用することができる。
る期間はプリチャージ期間であり、ｐＭＯＳトランジス
タ７１１がオンし、データ出力信号７４１（ＯＵＴ) は
ハイとなる。クロック信号７３１（ＣＬＫ) がローであ
る期間はサンプル期間であり、データ信号７３２（Ｉ
Ｎ）のレベルに従って、データ出力信号７４１（ＯＵ
Ｔ) のレベルが決まる。イネーブル信号（ＥＮ）がハイ
であり、かつ、データ信号７３２（ＩＮ）がハイである
と、ｐＭＯＳトランジスタ７１２がオンし、データ出力
信号７４１（ＯＵＴ) はハイレベルを保持する。ｐＭＯ
Ｓトランジスタ７１２は保持用であり、プリチャージ用
のｐＭＯＳトランジスタ７１１に比べて小さいサイズの
ものを使用することができる。
【００３６】イネーブル信号（ＥＮ）がローであるとき
は、サンプル期間中であれば、データ出力信号７４１
（ＯＵＴ) はＨｉｇｈ−Ｚとなる。図９は上述の第二の
実施形態に係るダイナミック型駆動回路の回路図の第二
の例である。図９において、ハイレベルはｐＭＯＳトラ
ンジスタ９１１により、ローレベルはｎＭＯＳトランジ
スタ９２１と９２２によりそれぞれ駆動される。ｐＭＯ
Ｓトランジスタ９１１はクロック信号９３１とデータ信
号９３２とイネーブル信号９３３を入力とするＡＮＤＮ
ＯＲ論理回路９０４により、ｎＭＯＳトランジスタ９２
１はクロック信号９３１を入力とするインバータ回路９
０１により、ｎＭＯＳトランジスタ９２２はデータ信号
９３２と、インバータ回路９０１により反転されたイネ
ーブル信号９３３の反転信号とを入力とするＮＯＲ回路
９０３により、それぞれ制御される。
は、サンプル期間中であれば、データ出力信号７４１
（ＯＵＴ) はＨｉｇｈ−Ｚとなる。図９は上述の第二の
実施形態に係るダイナミック型駆動回路の回路図の第二
の例である。図９において、ハイレベルはｐＭＯＳトラ
ンジスタ９１１により、ローレベルはｎＭＯＳトランジ
スタ９２１と９２２によりそれぞれ駆動される。ｐＭＯ
Ｓトランジスタ９１１はクロック信号９３１とデータ信
号９３２とイネーブル信号９３３を入力とするＡＮＤＮ
ＯＲ論理回路９０４により、ｎＭＯＳトランジスタ９２
１はクロック信号９３１を入力とするインバータ回路９
０１により、ｎＭＯＳトランジスタ９２２はデータ信号
９３２と、インバータ回路９０１により反転されたイネ
ーブル信号９３３の反転信号とを入力とするＮＯＲ回路
９０３により、それぞれ制御される。
【００３７】次に，図９の回路動作について、図１０を
参照して説明する。図１０は、クロック信号９３１（Ｃ
ＬＫ) 、データ信号９３２（ＩＮ）、イネーブル信号９
３３（ＥＮ）、ｐＭＯＳトランジスタ９１１への入力信
号（ＥＮＰ) 、ｎＭＯＳトランジスタ９２１、９２２へ
の入力信号（ＥＮＮ０，ＥＮＮ１）、データ出力信号９
４１（ＯＵＴ) の各波形を示す。
参照して説明する。図１０は、クロック信号９３１（Ｃ
ＬＫ) 、データ信号９３２（ＩＮ）、イネーブル信号９
３３（ＥＮ）、ｐＭＯＳトランジスタ９１１への入力信
号（ＥＮＰ) 、ｎＭＯＳトランジスタ９２１、９２２へ
の入力信号（ＥＮＮ０，ＥＮＮ１）、データ出力信号９
４１（ＯＵＴ) の各波形を示す。
【００３８】クロック信号９３１（ＣＬＫ) がハイであ
る期間はプリチャージ期間であり、ｐＭＯＳトランジス
タ９１１がオンし、データ出力信号９４１（ＯＵＴ) は
ハイとなる。クロック信号９３１（ＣＬＫ) がローであ
る期間はサンプル期間であり、このサンプル期間内にお
いては、データ信号９３２（ＩＮ）のレベルに従って、
データ出力信号９４１（ＯＵＴ) のレベルが決まる。イ
ネーブル信号９３３（ＥＮ）がハイであり、かつ、デー
タ信号９３２（ＩＮ）がハイである場合には、ｐＭＯＳ
トランジスタ９１１がオンし、データ出力信号９４１
（ＯＵＴ) はハイを保持する。
る期間はプリチャージ期間であり、ｐＭＯＳトランジス
タ９１１がオンし、データ出力信号９４１（ＯＵＴ) は
ハイとなる。クロック信号９３１（ＣＬＫ) がローであ
る期間はサンプル期間であり、このサンプル期間内にお
いては、データ信号９３２（ＩＮ）のレベルに従って、
データ出力信号９４１（ＯＵＴ) のレベルが決まる。イ
ネーブル信号９３３（ＥＮ）がハイであり、かつ、デー
タ信号９３２（ＩＮ）がハイである場合には、ｐＭＯＳ
トランジスタ９１１がオンし、データ出力信号９４１
（ＯＵＴ) はハイを保持する。
【００３９】イネーブル信号９３３（ＥＮ）がローのと
きは、サンプル期間中であれば、データ出力信号９４１
（ＯＵＴ) はＨｉｇｈ−Ｚとなる。図１１は上述の第二
の実施形態に係るダイナミック型駆動回路の回路図の第
三の例である。図１１において、ハイレベルはｐＭＯＳ
トランジスタ１１１１により、ローレベルはｎＭＯＳト
ランジスタ１１２１により、それぞれ駆動される。ｐＭ
ＯＳトランジスタ１１１１はクロック信号１１３１とデ
ータ信号１１３２とイネーブル（enable）信号１１３３
を入力とするＡＮＤＮＯＲ回路１１０３により、ｎＭＯ
Ｓトランジスタ１１２１はクロック信号１１３１と、デ
ータ信号１１３２と、インバータ回路１１０１により反
転されたイネーブル信号１１３３の反転信号とを入力と
するＮＯＲ回路１１０２により、それぞれ制御される。
きは、サンプル期間中であれば、データ出力信号９４１
（ＯＵＴ) はＨｉｇｈ−Ｚとなる。図１１は上述の第二
の実施形態に係るダイナミック型駆動回路の回路図の第
三の例である。図１１において、ハイレベルはｐＭＯＳ
トランジスタ１１１１により、ローレベルはｎＭＯＳト
ランジスタ１１２１により、それぞれ駆動される。ｐＭ
ＯＳトランジスタ１１１１はクロック信号１１３１とデ
ータ信号１１３２とイネーブル（enable）信号１１３３
を入力とするＡＮＤＮＯＲ回路１１０３により、ｎＭＯ
Ｓトランジスタ１１２１はクロック信号１１３１と、デ
ータ信号１１３２と、インバータ回路１１０１により反
転されたイネーブル信号１１３３の反転信号とを入力と
するＮＯＲ回路１１０２により、それぞれ制御される。
【００４０】次に，図１１に示したダイナミック型駆動
回路の回路動作について、図１２を参照して説明する。
図１２は、クロック信号１１３１（ＣＬＫ) 、データ信
号１１３２（ＩＮ）、イネーブル信号１１３３（Ｅ
Ｎ）、ｐＭＯＳトランジスタ１１１１への入力信号（Ｅ
ＮＰ）、ｎＭＯＳトランジスタ１１２１への入力信号
（ＥＮＮ) 、データ出力信号１１４１（ＯＵＴ) の各波
形を示す。
回路の回路動作について、図１２を参照して説明する。
図１２は、クロック信号１１３１（ＣＬＫ) 、データ信
号１１３２（ＩＮ）、イネーブル信号１１３３（Ｅ
Ｎ）、ｐＭＯＳトランジスタ１１１１への入力信号（Ｅ
ＮＰ）、ｎＭＯＳトランジスタ１１２１への入力信号
（ＥＮＮ) 、データ出力信号１１４１（ＯＵＴ) の各波
形を示す。
【００４１】クロック信号１１３１（ＣＬＫ) がハイで
ある期間はプリチャージ期間であり、ｐＭＯＳトランジ
スタ１１１１がオンし、データ出力信号１１４１（ＯＵ
Ｔ)はハイとなる。クロック信号１１３１（ＣＬＫ）が
ローである期間はサンプル期間であり、データ信号１１
３２（ＩＮ）のレベルに従って、データ出力信号１１４
１（ＯＵＴ) のレベルが決まる。イネーブル信号１１３
３（ＥＮ）がハイであり、かつ、データ信号１１３２
（ＩＮ）がハイであるときに、ｐＭＯＳトランジスタ１
１１１がオンし、データ出力信号１１４１（ＯＵＴ) は
ハイを保持する。
ある期間はプリチャージ期間であり、ｐＭＯＳトランジ
スタ１１１１がオンし、データ出力信号１１４１（ＯＵ
Ｔ)はハイとなる。クロック信号１１３１（ＣＬＫ）が
ローである期間はサンプル期間であり、データ信号１１
３２（ＩＮ）のレベルに従って、データ出力信号１１４
１（ＯＵＴ) のレベルが決まる。イネーブル信号１１３
３（ＥＮ）がハイであり、かつ、データ信号１１３２
（ＩＮ）がハイであるときに、ｐＭＯＳトランジスタ１
１１１がオンし、データ出力信号１１４１（ＯＵＴ) は
ハイを保持する。
【００４２】イネーブル信号１１３３（ＥＮ）がローで
あるときは、サンプル期間中であれば、データ出力信号
１１４１（ＯＵＴ) はＨｉｇｈ−Ｚとなる。図１３は上
述の第二の実施形態に係るダイナミック型駆動回路の回
路図の第四の例である。図１３において、ハイレベルは
ｐＭＯＳトランジスタ１３１１と１３１２により、ロー
レベルはｎＭＯＳトランジスタ１３２１と１３２２によ
り、それぞれ駆動される。ｐＭＯＳトランジスタ１３１
１とｎＭＯＳトランジスタ１３２１はクロック信号（Ｃ
ＬＫ）１３３１により、ｐＭＯＳトランジスタ１３１２
とｎＭＯＳトランジスタ１３２２はデータ信号（ＩＮ）
１３３２を入力とするインバータ回路１３０１の出力に
より、それぞれ制御される。
あるときは、サンプル期間中であれば、データ出力信号
１１４１（ＯＵＴ) はＨｉｇｈ−Ｚとなる。図１３は上
述の第二の実施形態に係るダイナミック型駆動回路の回
路図の第四の例である。図１３において、ハイレベルは
ｐＭＯＳトランジスタ１３１１と１３１２により、ロー
レベルはｎＭＯＳトランジスタ１３２１と１３２２によ
り、それぞれ駆動される。ｐＭＯＳトランジスタ１３１
１とｎＭＯＳトランジスタ１３２１はクロック信号（Ｃ
ＬＫ）１３３１により、ｐＭＯＳトランジスタ１３１２
とｎＭＯＳトランジスタ１３２２はデータ信号（ＩＮ）
１３３２を入力とするインバータ回路１３０１の出力に
より、それぞれ制御される。
【００４３】次に、図１３に示したダイナミック型駆動
回路の回路動作について、図１４を参照して説明する。
図１４は、クロック信号１３３１（ＣＬＫ) 、データ信
号１３３２（ＩＮ）、ｐＭＯＳトランジスタ１３１１、
１３１２への入力信号（ＥＮＰ０，ＥＮＰ１）、ｎＭＯ
Ｓトランジスタ１３２１、１３２２への入力信号（ＥＮ
Ｎ０，ＥＮＮ１）、データ出力信号１３４１（ＯＵＴ)
の各波形を示す。
回路の回路動作について、図１４を参照して説明する。
図１４は、クロック信号１３３１（ＣＬＫ) 、データ信
号１３３２（ＩＮ）、ｐＭＯＳトランジスタ１３１１、
１３１２への入力信号（ＥＮＰ０，ＥＮＰ１）、ｎＭＯ
Ｓトランジスタ１３２１、１３２２への入力信号（ＥＮ
Ｎ０，ＥＮＮ１）、データ出力信号１３４１（ＯＵＴ)
の各波形を示す。
【００４４】クロック信号１３３１（ＣＬＫ) がハイで
ある期間はプリディスチャージ期間であり、ｎＭＯＳト
ランジスタ１３２１がオンし、データ出力信号１３４１
（ＯＵＴ) はローとなる。クロック信号１３３１（ＣＬ
Ｋ) がローである期間はサンプル期間であり、データ信
号１３３２（ＩＮ）のレベルに従って、データ出力信号
１３４１（ＯＵＴ) のレベルが決定される。データ信号
１３３２（ＩＮ）がハイのときに、ｐＭＯＳトランジス
タ１３１１、１３１２はともにオンとなり、データ出力
信号１３４１（ＯＵＴ) はハイとなる。
ある期間はプリディスチャージ期間であり、ｎＭＯＳト
ランジスタ１３２１がオンし、データ出力信号１３４１
（ＯＵＴ) はローとなる。クロック信号１３３１（ＣＬ
Ｋ) がローである期間はサンプル期間であり、データ信
号１３３２（ＩＮ）のレベルに従って、データ出力信号
１３４１（ＯＵＴ) のレベルが決定される。データ信号
１３３２（ＩＮ）がハイのときに、ｐＭＯＳトランジス
タ１３１１、１３１２はともにオンとなり、データ出力
信号１３４１（ＯＵＴ) はハイとなる。
【００４５】また、データ信号１３３２（ＩＮ）がロー
のときには、ｎＭＯＳトランジスタ１３２２がオンし、
データ出力信号１３４１（ＯＵＴ) はハイを保持する。
ｎＭＯＳトランジスタ１３２２はレベル保持に十分なサ
イズであればよいため、プリディスチャージ用のｐＭＯ
Ｓトランジスタ１３２１に比べて小さいサイズのものを
用いることができる。
のときには、ｎＭＯＳトランジスタ１３２２がオンし、
データ出力信号１３４１（ＯＵＴ) はハイを保持する。
ｎＭＯＳトランジスタ１３２２はレベル保持に十分なサ
イズであればよいため、プリディスチャージ用のｐＭＯ
Ｓトランジスタ１３２１に比べて小さいサイズのものを
用いることができる。
【００４６】図１５は上述の第二の実施形態に係るダイ
ナミック型駆動回路の回路図の第五の例である。図１５
において、ハイレベルはｐＭＯＳトランジスタ１５１１
と１５１２により、ローレベルはｎＭＯＳトランジスタ
１５２１と１５２２により、それぞれ駆動される。ｐＭ
ＯＳトランジスタ１５１１とｎＭＯＳトランジスタ１５
２１はクロック信号１５３１により、ｐＭＯＳトランジ
スタ１５１２はデータ信号１５３２とイネーブル（enab
le）信号１５３３を入力とするＮＡＮＤ回路１５０２に
より、ｎＭＯＳトランジスタ１５２２はデータ信号１５
３２と、インバータ回路１５０１により反転されたイネ
ーブル信号１５３３の反転信号とを入力とするＮＯＲ回
路１５０３により、それぞれ制御される。
ナミック型駆動回路の回路図の第五の例である。図１５
において、ハイレベルはｐＭＯＳトランジスタ１５１１
と１５１２により、ローレベルはｎＭＯＳトランジスタ
１５２１と１５２２により、それぞれ駆動される。ｐＭ
ＯＳトランジスタ１５１１とｎＭＯＳトランジスタ１５
２１はクロック信号１５３１により、ｐＭＯＳトランジ
スタ１５１２はデータ信号１５３２とイネーブル（enab
le）信号１５３３を入力とするＮＡＮＤ回路１５０２に
より、ｎＭＯＳトランジスタ１５２２はデータ信号１５
３２と、インバータ回路１５０１により反転されたイネ
ーブル信号１５３３の反転信号とを入力とするＮＯＲ回
路１５０３により、それぞれ制御される。
【００４７】次に，図１５に示したダイナミック型駆動
回路の回路動作について、図１６を参照して説明する。
図１６は、クロック信号１５３１（ＣＬＫ) 、データ信
号１５３２（ＩＮ）、イネーブル信号１５３３（Ｅ
Ｎ）、ｐＭＯＳトランジスタ１５１１、１５１２への入
力信号（ＥＮＰ０，ＥＮＰ１）、ｎＭＯＳトランジスタ
１５２１、１５２２への入力信号（ＥＮＮ０，ＥＮＮ
１）、データ出力信号１５４１（ＯＵＴ) の各波形を示
す。
回路の回路動作について、図１６を参照して説明する。
図１６は、クロック信号１５３１（ＣＬＫ) 、データ信
号１５３２（ＩＮ）、イネーブル信号１５３３（Ｅ
Ｎ）、ｐＭＯＳトランジスタ１５１１、１５１２への入
力信号（ＥＮＰ０，ＥＮＰ１）、ｎＭＯＳトランジスタ
１５２１、１５２２への入力信号（ＥＮＮ０，ＥＮＮ
１）、データ出力信号１５４１（ＯＵＴ) の各波形を示
す。
【００４８】クロック信号１５３１（ＣＬＫ) がハイで
ある期間はプリディスチャージ期間であり、ｎＭＯＳト
ランジスタ１５２１がオンし、データ出力信号１５４１
（ＯＵＴ) はローとなる。クロック信号１５３１（ＣＬ
Ｋ) がローである期間はサンプル期間であり、データ信
号１５３２（ＩＮ）のレベルに従って、データ出力信号
１５４１（ＯＵＴ) のレベルが決まる。イネーブル信号
１５３３（ＥＮ）がハイであり、かつ、データ信号１５
３２（ＩＮ）がローであるときに、ｎＭＯＳトランジス
タ１５２２がオンし、データ出力信号１５４１（ＯＵ
Ｔ) はローを保持する。ｎＭＯＳトランジスタ１５２２
はレベル保持用であり、プリディスチャージ用のｎＭＯ
Ｓトランジスタ１５２１に比べて小さいサイズのものを
用いることができる。
ある期間はプリディスチャージ期間であり、ｎＭＯＳト
ランジスタ１５２１がオンし、データ出力信号１５４１
（ＯＵＴ) はローとなる。クロック信号１５３１（ＣＬ
Ｋ) がローである期間はサンプル期間であり、データ信
号１５３２（ＩＮ）のレベルに従って、データ出力信号
１５４１（ＯＵＴ) のレベルが決まる。イネーブル信号
１５３３（ＥＮ）がハイであり、かつ、データ信号１５
３２（ＩＮ）がローであるときに、ｎＭＯＳトランジス
タ１５２２がオンし、データ出力信号１５４１（ＯＵ
Ｔ) はローを保持する。ｎＭＯＳトランジスタ１５２２
はレベル保持用であり、プリディスチャージ用のｎＭＯ
Ｓトランジスタ１５２１に比べて小さいサイズのものを
用いることができる。
【００４９】イネーブル信号１５３３（ＥＮ）がローで
あるときは、サンプル期間中においては、データ出力信
号１５４１（ＯＵＴ) はＨｉｇｈ−Ｚとなる。
あるときは、サンプル期間中においては、データ出力信
号１５４１（ＯＵＴ) はＨｉｇｈ−Ｚとなる。
【００５０】
【発明の効果】以上述べた本発明に係るダイナミック型
駆動回路により、次の効果を得ることができる。第１の
効果は貫通電流を抑制できることである。本発明に係る
ダイナミック型駆動回路においては、ハイレベル駆動手
段とローレベル駆動手段を同時にオンさせることはな
い。このため、電源からグラウンドへの貫通電流の導通
路を生じることがなく、従って、貫通電流が流れること
もない。
駆動回路により、次の効果を得ることができる。第１の
効果は貫通電流を抑制できることである。本発明に係る
ダイナミック型駆動回路においては、ハイレベル駆動手
段とローレベル駆動手段を同時にオンさせることはな
い。このため、電源からグラウンドへの貫通電流の導通
路を生じることがなく、従って、貫通電流が流れること
もない。
【００５１】第２の効果は遅延の増加を抑制できること
である。本発明に係るダイナミック型駆動回路において
は、ハイレベル駆動手段とローレベル駆動手段を同時に
オンさせることはない。このため、チャージ手段からの
電荷の漏れがなく、ローレベル駆動手段を動作させるこ
とができるためである。第３の効果は設計の複雑さを低
減できることである。本発明に係るダイナミック型駆動
回路においては、誤動作防止用のチャージ手段を別途設
ける必要がないためである。
である。本発明に係るダイナミック型駆動回路において
は、ハイレベル駆動手段とローレベル駆動手段を同時に
オンさせることはない。このため、チャージ手段からの
電荷の漏れがなく、ローレベル駆動手段を動作させるこ
とができるためである。第３の効果は設計の複雑さを低
減できることである。本発明に係るダイナミック型駆動
回路においては、誤動作防止用のチャージ手段を別途設
ける必要がないためである。
【図１】図１は本発明の第一の実施形態に係るダイナミ
ック型駆動回路のブロック図である。
ック型駆動回路のブロック図である。
【図２】図２は本発明の第一の実施形態に係るダイナミ
ック型駆動回路の回路図の第一の例である。
ック型駆動回路の回路図の第一の例である。
【図３】図３は図２に示した回路における各信号の波形
図である。
図である。
【図４】図４は本発明の第一の実施形態に係るダイナミ
ック型駆動回路の回路図の第二の例である。
ック型駆動回路の回路図の第二の例である。
【図５】図５は図４に示した回路における各信号の波形
図である。
図である。
【図６】図６は本発明の第二の実施形態に係るダイナミ
ック型駆動回路のブロック図である。
ック型駆動回路のブロック図である。
【図７】図７は本発明の第二の実施形態に係るダイナミ
ック型駆動回路の回路図の第一の例である。
ック型駆動回路の回路図の第一の例である。
【図８】図８は図７に示した回路における各信号の波形
図である。
図である。
【図９】図９は本発明の第二の実施形態に係るダイナミ
ック型駆動回路の回路図の第二の例である。
ック型駆動回路の回路図の第二の例である。
【図１０】図１０は図９に示した回路における各信号の
波形図である。
波形図である。
【図１１】図１１は本発明の第二の実施形態に係るダイ
ナミック型駆動回路の回路図の第三の例である。
ナミック型駆動回路の回路図の第三の例である。
【図１２】図１２は図１１に示した回路における各信号
の波形図である。
の波形図である。
【図１３】図１３は本発明の第二の実施形態に係るダイ
ナミック型駆動回路の回路図の第四の例である。
ナミック型駆動回路の回路図の第四の例である。
【図１４】図１４は図１３に示した回路における各信号
の波形図である。
の波形図である。
【図１５】図１５は本発明の第二の実施形態に係るダイ
ナミック型駆動回路の回路図の第五の例である。
ナミック型駆動回路の回路図の第五の例である。
【図16】図１６は図１５に示した回路における各信号の
波形図である。
波形図である。
【図１7 】図１7 は従来のダイナミック型駆動回路の回
路図の第一の例である。
路図の第一の例である。
【図１８】図１８は図１７に示した回路における各信号
の波形図である。
の波形図である。
【図１９】図１９は従来のダイナミック型駆動回路の回
路図の第二の例である。
路図の第二の例である。
【図２０】図２０は図１９に示した回路における各信号
の波形図である。
の波形図である。
１００ ダイナミック型駆動回路 １０１ 制御手段 １１１ ハイレベル駆動手段 １２１ ローレベル駆動手段 １３１ クロック信号（ＣＬＫ） １３２ データ信号（ＩＮ） １４１ データ出力信号（ＯＵＴ） ２０１，２０２インバータ回路 ２１１，２１２ ｐＭＯＳトランジスタ ２２１，２２２ ｎＭＯＳトランジスタ ２３１ クロック信号（ＣＬＫ） ２３２ データ信号（ＩＮ） ２４１ データ出力信号（ＯＵＴ） ４０１ ＮＯＲ回路 ４１１ ｐＭＯＳトランジスタ ４２１ ｎＭＯＳトランジスタ ４３１ クロック信号（ＣＬＫ） ４３２ データ信号（ＩＮ） ４４１ データ出力信号（ＯＵＴ） ６００ ダイナミック型駆動回路 ６０１ 制御手段 ６１１ ハイレベル駆動手段 ６２１ ローレベル駆動手段 ６３１ クロック信号（ＣＬＫ） ６３２ データ信号（ＩＮ） ６３３ イネーブル信号（ＥＮ） ６４１ データ出力信号（ＯＵＴ） ７０１，７０２ インバータ回路 ７０３ ＮＡＮＤ回路 ７０４ ＮＯＲ回路 ７１１，７２ ｐＭＯＳトランジスタ ７２１，７２２ ｎＭＯＳトランジスタ ７３１ クロック信号（ＣＬＫ） ７３２ データ信号（ＩＮ） ７３３ イネーブル信号（ＥＮ） ７４１ データ出力信号（ＯＵＴ）
Claims (7)
- 【請求項１】 クロック信号とデータ信号とを入力とす
る制御手段と、 前記制御手段の出力に応じて信号線を駆動する信号線駆
動手段とを備え、 プリチャージ期間及びサンプル期間の双方において、前
記データ信号がハイ（High）のときに、前記信号線駆動
手段からの出力がハイレベル（High Level）に保持され
ることを特徴とするダイナミック型駆動回路。 - 【請求項２】 クロック信号とデータ信号とイネーブル
（enable）信号とを入力とする制御手段と、 前記制御手段の出力に応じて信号線を駆動する信号線駆
動手段とを備え、 プリチャージ期間及びサンプル期間の双方において、前
記イネーブル信号及び前記データ信号の双方がハイ（Hi
gh）のときに、前記信号線駆動手段からの出力がハイレ
ベル（High Level）に保持されることを特徴とするダイ
ナミック型駆動回路。 - 【請求項３】 クロック信号とデータ信号とを入力とす
る制御手段と、 前記制御手段の出力に応じて信号線を駆動する信号線駆
動手段とを備え、 プリディスチャージ期間及びサンプル期間の双方におい
て、前記データ信号がロー（Low ）のときに、前記信号
線駆動手段からの出力がローレベル（Low Level ）に保
持されることを特徴とするダイナミック型駆動回路。 - 【請求項４】 クロック信号とデータ信号とイネーブル
（enable）信号とを入力とする制御手段と、 前記制御手段の出力に応じて信号線を駆動する信号線駆
動手段とを備え、 プリディスチャージ期間及びサンプル期間の双方におい
て、前記イネーブル信号がハイ（High）であり、かつ、
前記データ信号がロー（Low ）であるときに、前記信号
線駆動手段からの出力がローレベル（Low Level ）に保
持されることを特徴とするダイナミック型駆動回路。 - 【請求項５】 クロック信号とデータ信号とを入力とす
る制御手段と、 前記制御手段の出力に応じて信号線をハイレベル（High
Level）に駆動するハイレベル駆動手段と、 前記制御手段の出力に応じて信号線をローレベル（Low
Level ）に駆動するローレベル駆動手段とを備え、 前記制御手段は、 プリチャージ期間中は、前記データ信号がハイであるか
ローであるかにかかわらず、前記ハイレベル駆動手段を
作動させ、出力信号をハイレベルに維持し、 サンプル期間中は、前記データ信号がローのときには、
前記ローレベル駆動手段を作動させ、出力信号をローレ
ベルに維持し、前記データ信号がハイのときには、前記
ハイレベル駆動手段を作動させ、出力信号をハイレベル
に維持するものであることを特徴とするダイナミック型
駆動回路。 - 【請求項６】 クロック信号とデータ信号とイネーブル
（enable）信号とを入力とする制御手段と、 前記制御手段の出力に応じて信号線をハイレベル（High
Level）に駆動するハイレベル駆動手段と、 前記制御手段の出力に応じて信号線をローレベル（Low
Level ）に駆動するローレベル駆動手段とを備え、 前記制御手段は、 プリチャージ期間中は、前記データ信号がハイであるか
ローであるかにかかわらず、前記ハイレベル駆動手段を
作動させ、出力信号をハイレベルに維持し、 サンプル期間中は、前記イネーブル信号がハイであり、
かつ、前記データ信号がローのときには、前記ローレベ
ル駆動手段を作動させ、出力信号をローレベルに維持
し、前記データ信号がハイのときには、前記ハイレベル
駆動手段を作動させ、出力信号をハイレベルに維持する
ものであることを特徴とするダイナミック型駆動回路。 - 【請求項７】 前記制御手段は、前記イネーブル信号が
ローのときには、前記ハイレベル駆動手段及び前記ロー
レベル駆動手段の双方をオフにすることを特徴とする請
求項６に記載のダイナミック型駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02183298A JP3178666B2 (ja) | 1998-02-03 | 1998-02-03 | ダイナミック型駆動回路 |
| US09/243,755 US6100727A (en) | 1998-02-03 | 1999-02-03 | Noise-immune dynamic driving circuit capable of suppressing generation of a feedthrough current and increase of a delay |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02183298A JP3178666B2 (ja) | 1998-02-03 | 1998-02-03 | ダイナミック型駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11219240A true JPH11219240A (ja) | 1999-08-10 |
| JP3178666B2 JP3178666B2 (ja) | 2001-06-25 |
Family
ID=12066054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02183298A Expired - Fee Related JP3178666B2 (ja) | 1998-02-03 | 1998-02-03 | ダイナミック型駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6100727A (ja) |
| JP (1) | JP3178666B2 (ja) |
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| US6388489B1 (en) * | 1999-11-26 | 2002-05-14 | Hewlett-Packard Company | Large input function replaying dynamic entry latch with static and monotonic dual rail outputs |
| US6570414B1 (en) * | 2001-09-27 | 2003-05-27 | Applied Micro Circuits Corporation | Methods and apparatus for reducing the crowbar current in a driver circuit |
| KR102116722B1 (ko) * | 2013-10-16 | 2020-06-01 | 삼성전자 주식회사 | 반도체 회로 및 반도체 시스템 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH01161913A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | クロックドライバー回路 |
| JP2540178B2 (ja) * | 1987-12-29 | 1996-10-02 | 富士通株式会社 | 半導体集積回路 |
| JP2822401B2 (ja) * | 1988-11-02 | 1998-11-11 | 日本電気株式会社 | バス駆動回路 |
| JP3049737B2 (ja) * | 1990-06-19 | 2000-06-05 | 日本電気株式会社 | ダイナミック・バス回路 |
| US5111064A (en) * | 1990-09-05 | 1992-05-05 | Vlsi Technology, Inc. | Slow ramp high drive output pad |
| US5306965A (en) * | 1992-07-01 | 1994-04-26 | Hewlett-Packard Co. | Process compensating variable impedence I/O driver with feedback |
| KR960006911B1 (ko) * | 1992-12-31 | 1996-05-25 | 현대전자산업주식회사 | 데이타 출력버퍼 |
| KR960009247B1 (en) * | 1993-06-08 | 1996-07-16 | Samsung Electronics Co Ltd | Data output buffer of semiconductor integrated circuit |
| US5786720A (en) * | 1994-09-22 | 1998-07-28 | Lsi Logic Corporation | 5 volt CMOS driver circuit for driving 3.3 volt line |
-
1998
- 1998-02-03 JP JP02183298A patent/JP3178666B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-03 US US09/243,755 patent/US6100727A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6100727A (en) | 2000-08-08 |
| JP3178666B2 (ja) | 2001-06-25 |
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