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Hintergrund
und Zusammenfassung der Erfindung
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Die
Erfindung betrifft das Design und die Herstellung integrierter Schaltkreise
(ICs), und spezieller betrifft sie einen CMOS-Puffer mit stabiler
Ausgangsimpedanz und gesteuertem Stromverlauf, um Signalrauschen
sowie Rauschen der IC-Leistung und an Masseknoten zu verringern.
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Bei
jeder Erzeugung schnellerer Chips sind I/O-Pufferdesigns erforderlich,
die für
bessere Steuerung des Versorgungsspannungsrauschens und eine höhere Schaltgeschwindigkeit
bei immer breiteren Datenbussen sorgen. Die Datentransferrate digitaler Chips
ist durch die verfügbaren
Taktsignal/Datensignal-Ausbreitungsverzögerungen beschränkt, die durch
die Ausgangskippgeschwindigkeit und Störsignaleinschränkungen,
die durch das Design des Ausgangspuffers bestimmt sind, dominiert
werden. Das Übertragen
von Daten mit Raten von Gigabits pro Sekunde erfordert eine Kombination
breiter Datenpfade und einer Signallieferung hoher Frequenz. Jedoch bleibt
es immer wünschenswert,
unter Verwendung standardisierter, in weitem Umfang akzeptierbarer Logikpegel,
wie der LVTTL (low voltage transistor transistor logic) I/O-Schnittstellenspezifikation,
zwischen digitalen Einrichtungen zu kommunizieren. Mit diesem Standard
kompatible Chipdaten-Ausgangstreiber müssen dazu in der Lage sein,
mit immer größeren Geschwindigkeiten
hochkapazitive Lasten (viele zehn Pikofarad) bei relativ großen Spannungsübergängen (>2 Volt) umzuschalten.
Die sich ergebenden Verschiebungsströme müssen durch Induktivitäten von
I/O-Stiften und Spannungs/-Massestiften fließen, was zu selbstinduzierten
Spitzenspannungen führt,
die den Vorrichtungsbetrieb stören
können.
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Die
derzeitige Chipeinschlusstechnologie hat mit den Forderungen betreffend
zunehmende Frequenz nicht Schritt gehalten, wobei typischerweise
einige Nanohenry an Gehäuseleitungsinduktanz zwischen
Chips und deren Spannungs- und
Masseebenen auf Platinenniveau vorliegen. Parasitäre Induktivitäten führen zu
Störsignalkomponenten,
wie "Massehüpfen", die sich proportional
zum Quadrat der Schaltgeschwindigkeit verschlechtern. Da parasitäre Gehäu seeigenschaften
nicht verbessert wurden, um ausreichend Schritt mit den Schaltgeschwindigkeitserfordernissen
zu halten, muss das Design der Ausgangspuffer verbessert werden,
um sich stärker dem
bestmöglichen
Kompromiss zwischen der Schaltgeschwindigkeit und Störsignalen
für jede
vorgegebene Gehäusekonfiguration
anzunähern.
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Z.B.
muss ein Datenbus, der mit 100 MHz geschaltet wird, mit einer Rate
von über
einem Volt pro Nanosekunde umgeschaltet werden. Jeder Spannungs-
und Massestift muss typischerweise bis zu acht Datenstifte ansteuern,
von denen jeder eine zu ladende Kapazität von typischerweise 35 pF
aufweist, wobei Spannungsexkursionen von 2 Volt innerhalb von 2
Nanosekunden auftreten. Ein linear ansteigender (dreieckiger) Strom/Zeit-Signalverlauf
ist am effizientesten, um die maximale Ladung von einer Lastkapazität innerhalb
der minimalen Zeit zu transportieren, ohne dass eine vorgegebene
Störspannungsgrenze überschritten
wird, da die Störung
von der Änderungsrate
des Stroms gemäß der Eigeninduktivitätsgleichung
v = Ldi/dt abhängt.
Die erforderliche Spannungsschaltrate könnte dadurch erzielt werden,
dass ein dreieckiger Stromimpuls geformt wird, der linear von 0
aus für
die gesamte Umschaltzeit von 2ns ansteigt, wobei er einen Spitzenwert
erreicht, der wie folgt bestimmt ist: Qcap =
N·C·ΔV = ∫i(t)dtwobei
N die Anzahl der Ausgänge
ist, die ihre kapazitiven Lasten C gleichzeitig über einen gemeinsamen Spannungs/Masse-Strompfad
ansteuern. Für einen
linear ansteigenden Strom gilt: i(t) = Ipeak·(t – t0) → ∫i(t)dt =
Ipeak·Δt/2 → Ipeak
=
2·N·C·ΔV/Δt = 2·8 drivers·35pF·2v/2ns
= 0,56 Amp
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Dies
würde aufgrund
typischerweise drei Nanohenry an Spannung/Masse-Eigeninduktivität zu einem
induzierten Spannungsdublett (Störsignalspitze)
wie folgt führen: Vpeak = Ldi/dt = 3nH·0,56A/2ns = ±0,84 Volt.
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In
der Praxis werden die hörfrequenten
Komponenten des Störsignaldubletts
durch das LRC-Netzwerk mit der Gehäusespannungsstift-Induktivität, dem Widerstand
des Treiberkanals, den Lastkapazitäten und den Induktivitäten der
Laststifte gefiltert, was zu einem gedämpften, sinusförmigen Nachschwingen der
Ausgangssignal-Übergangsflanken
führt.
Jedoch sind die Widerstände
der Schalttreiber-Transistoren zeitlich variabel. So hängen die Spitzenstärke und
die Dauer dieses Nachschwingens von den Einzelheiten der Schaltübergänge der Ausgangstreibertransistoren
zwischen einem Zustand, der für
einen Strompfad mit niedriger Kanalimpedanz zum Spannungsstift sorgt, über einen
Zustand mit höherer
Impedanz, zu einem Anschluss mit niedriger Kanalimpedanz zum Massestift
ab. Indessen beeinflussen die Schwingungen der Lastspannung (deren
Rate maximiert werden muss, während das
zugehörige Überschwingen
eingeschränkt
werden muss) die zeitlich variablen Widerstandskomponenten des Netzwerks
durch Ändern
der Betriebsmodi der nichtlinearen Schalttransistoren.
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Das
Problem besteht im Bereitstellen einer praxisgerechten Schaltung,
die das Lastnetzwerk schnell lädt,
während
sie die Störsignalkomponenten kontrolliert
und begrenzt, um ein Fehlverhalten des Systems zu verhindern. Diese
Störsignalkomponenten
rühren
von drei Quellen her, von denen jede typischerweise für eine Maximalgrenze
von ungefähr
0,4 Volt (bei LVTTL) betreffend das effektive Versorgungsrauschen
sorgt:
- A. mehrfaches Schalten der Eingangssignale
am empfangenden Chip auf mehrere Sprünge der Ausgangsspannung hin;
- B. falsches Schalten aller unveränderlicher (nicht schaltender)
Ausgangssignale, die mit schaltenden Ausgangssignalen Spannungs-/Masseverbindungen
gemeinsam haben; und
- C. falsches Schalten von Chipeingangssignalen oder interner
Logik aufgrund von Störsignalen,
die über
gemeinsame Substrat- und Spannungsverbindungen des Chips an interne
Spannungsverteilungs-Netzwerke koppeln.
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In
der Literatur finden sich viele Versuche zum Bereitstellen von Schaltungen,
die auf die o.g. Impedanzübergänge zugeschnitten
sind, um für schnellere
Signalverläufe
zu sorgen. Jeder zeigt jedoch Nachteile. Einige erfordern es, dass
die Ausgangssignale für
eine Zeitperiode vor dem Übergang auf
einen gültigen
Logikpegel nicht angesteuert (Zustand mit hohem Z) bleiben. Jedoch
ist diese Abfolge von Ereignissen für viele digitale Systeme nicht
tolerierbar, die darauf abzielen, das Intervall zu minimieren, während dem
die Ausgangssignale unbestimmt sind. Andere verringern das Schwingen
der Spannung auf weniger als es den LVTTL-Erfordernissen entspricht.
Andere ziehen Gleichströme,
was sie für Anwendungen
mit niedriger Bereitschaftsspannung ungeeignet macht. Andere erfordern
eine nicht praxisgerechte Hinzufügung
externen Komponenten wie von Widerständen oder Bezugsspannungen.
Eher praxisgerechte Vorgehensweisen nutzen auf dem Chip vorhandene
Wider stände
zum Stabilisieren der Kipprate, jedoch nutzen sie unglücklicherweise
dieselben in Konfigurationen, die für ein weniger als optimales
und ungenaues Formen der Stromverläufe sorgen, wodurch sie nicht
die Geschwindigkeits/Störsignal-Funktionswerte
erzielen können,
wie sie für den
100-MHz-Betrieb
des obigen Beispiels benötigt werden.
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Eine
andere Vorgehensweise bestand im Unterteilen des Ausgangspuffers
in mehrere Treiber, die in aufeinanderfolgenden Zeitintervallen
aktiviert werden, um dadurch die Gleichzeitigkeit der sich ergebenden
Stromkomponenten zu verringern, was eine andere Maßnahme liefert,
um den Geschwindigkeits/Störsignal-Kompromiss
zu kontrollieren. Ohne Maßnahme,
die gewähren
würde,
dass diese zeitlich getrennten Stromimpulse in einen gleichmäßig hochlaufenden,
homogenen, zusammengesetzten Signalverlauf gemischt bleiben (durch
Variation der Versorgungsspannung, der Temperatur und des Prozesses),
besteht das Ergebnis in Stromvariationen, da jede Stufe hereinspielt,
was wiederum zu weniger als einem optimalen Geschwindigkeits/Störsignal-Kompromiss
führt.
Wie unten detaillierter beschrieben, ist eine Maßnahme dazu erforderlich, dass
diese mehreren Stufen so wechselwirken, dass Welligkeiten im zusammengesetzten
Stromverlauf herausgeglättet und
minimiert werden.
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Schließlich berücksichtigt
der Stand der Technik nicht das Problem von über Kreuz gekoppelten Störsignalquellen,
siehe den obigen Punkt C. D.h., dass die Wechselwirkung zwischen
Störsignal behafteten
Spannungsnetzwerken, die mit Ausgangstreibertransistoren verbunden
sind, und störsignalfreien
Spannungsnetzwerken, die mit Störsignal empfindlichen
Teilen des Chips, wie Eingangspuffern, Leseverstärkern oder Timinggeneratoren
verbunden sind, berücksichtigt
werden muss. Störsignale
von den Ausgangstreibertransistoren wird hauptsächlich über entweder Ohmsche oder Diodenverbindungen
zu den Störsignal
behafteten Spannungsbussen (Substratverbindungen bzw. Drain/Substratübergange)
oder direkt von einer Schaltungsanordnung, die durch diese störsignalfreien
Spannungsversorgungen, wie Ausgangspuffer-Vortreiber, betrieben
wird, in das gemeinsame Chipsubstrat eingekoppelt. Das gemeinsame
Substrat koppelt widerstandsmäßig Energie
der großen
Spannungsexkursionen, wie sie sich durch störende Spannungsstiftinduktivitäten über das
gemeinsame Substrat hinweg ergeben, in störsignalfreie Spannungsbusse
in der Nachbarschaft. I/O-Puffer-Vortreiberschaltungen injizieren Strom
direkt in die störsignalfreien
Spannungsschienen, die diese Schaltkreise versorgen. Gemeinsam kann
dies zu deutlichen Welligkeiten über
die Gehäuseinduktivität auch störsignalfreier
Spannungsstifte sorgen, was zu einem Fehlverhalten einer Störsignal empfindlichen
Schaltung führt,
wenn keine Kontrolle durch das Pufferdesign erfolgt.
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Der
Stand der Technik gemäß der 1 zeigt
einen Puffer, der versucht, die Raten beim Ein- und Ausschalten
von Ausgangstreibern unter Verwendung von Widerständen zu
kontrollieren, die sowohl mit den Source- als auch den Drainanschlüssen der
Vorverstärker
geschaltet sind, die die Gatter der Ausgangstreiber steuern. Hierbei
erzwingt die kreuzweise Verbindung zwischen den Vortreibern ein schnelleres
Ausschalten als es dem Einschalten der Treibertransistoren entspricht.
Dies minimiert den Kurzschlussstrom, führt jedoch notwendigerweise
zu einer langsameren Schaltgeschwindigkeit aufgrund des verzögerten Einschaltereignisses.
Die Widerstände
sorgen dafür,
dass die Vortreiber exponentiell fallende Spannungsverläufe erzeugen,
was zu einer zeitlichen Ableitung (Steigung des Stroms und induktives
Rauschen) führt,
die ebenfalls exponentiell abklingt: das Einschalten des Ausgangstreibers
beginnt mit einem das Funktionsvermögen einschränkenden Störsignalpeak, der unmittelbar
abzuklingen beginnt, was immer weniger zur Laderate der Ausgangslast beiträgt.
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Der
Stand der Technik in der 2 zeigt einen Puffer, bei dem
ein Ausgabeaktivierungssignal hinzugefügt ist. Dabei sind auch Widerstände in den Vortreibern
verwendet, was zu nachteiligen exponentiellen Signalverläufen führt, ähnlich denen,
wie sie durch den Puffer in der 1 erzeugt
werden. Es wurde erneut Nachdruck auf das Vermeiden von Kurzschlussströmen gelegt,
jedoch auf Kosten der Geschwindigkeit, da das Ausschalten von Treibern
in diesem Puffer vor dem Einschalten von Treibern erfolgen muss.
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Der
Stand der Technik in der 3 veranschaulicht eine Modifizierung,
um dafür
zu sorgen, dass die Spannungsanstiegsrate beim Einschalten des Treibers
eher linear als exponentiell ist, was unter Verwendung eines Stromspiegels
als Konstantstromquelle zum linearen Laden der Treibergatekapazität erfolgt.
Ein Nachteil dieser Technik besteht darin, dass die Stromspiegel
einen Gleichstrompfad zwischen den Stromversorgungen einführen, was dies
für Anwendungen
unattraktiv macht, die einen Bereitschaftsstrom im Wesentlichen
vom Wert 0 erfordern. Ein anderer Nachteil besteht darin, dass der am
Gate des Treiber-MOSFET angewandte lineare Spannungsanstieg im Drainstrom
desselben keinen linearen Anstieg erzeugt: ein idealer MOSFET ist
ein Bauteil mit quadratischem Verhalten. Sein Drainstrom steigt
proportional zum Quadrat seiner Gatespannung, wenn Sättigung
vorliegt.
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Der
Stand der Technik in der 4 zeigt einen Puffer mit einem
Aktivie rungseingang, der in den Vortreibern wiederum Widerstände verwendet,
um die Einschaltrate so zu steuern, dass sie kleiner als die Ausschaltrate
ist, was zu den o.g. Nachteilen führt. Es sind zusätzliche
Widerstände
in Reihe zu den Drains der Ausgangstreibertransistoren hinzugefügt, um die
Ausgangsimpedanz zu stabilisieren. Dies verringert eine Impedanzvariation
aufgrund von MOSFET-Herstelltoleranzen (z.B. Kanallänge, Schwellenwert,
Gateoxiddicke). Es existieren jedoch mehrere Nachteile: die hinzugefügten Widerstände verzögern das
Ausgangssignal, wenn eine kapazitive Last angesteuert wird, was
auf der zusätzlichen RC-Zeitkonstanten
beruht; außerdem
beeinträchtigt der
Spannungsabfall aufgrund des Last-Gleichstroms durch die Widerstände die
Fähigkeit,
ausreichende Bereitschaftszustands-Spannungspegel zu erzielen, wie
sie für
Schnittstellenstandards wie TTL benötigt werden.
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Der
Stand der Technik in der 5 zeigt einen zusammengesetzten
Puffer, der im Wesentlichen dadurch geschaffen wurde, dass zwei
Ausgangspuffer parallel mit demselben Ausgangsstift verbunden wurden.
Einer der zwei Treibersätze
(derjenige mit kleinerem Treiberstrom) wird durch einen schnellen
Vortreiber schnell ein- oder ausgeschaltet. Der größere parallele
Treiber wird durch einen verzögerten
Vortreiber zu einem späteren
Zeitpunkt eingeschaltet. Dies erzeugt aufgrund des verzögerten Einschaltens
der größeren Treiberstufe
einen etwas langsameren Puffer, im Austausch für ein Störsignal mit etwas kleinerem
Peak: dadurch wird eine Folge kleinerer Störsignalspitzen anstelle der
einzelnen, größeren Spitze
erzeugt, wie sie durch die anderen bekannten Puffer erzeugt wird.
Unglücklicherweise wird
die Zeitverzögerung
zwischen der Aktivierung aufeinanderfolgender Stufen (und aufeinanderfolgender
Störsignalspitzen)
in weitem Umfang vergeudet, da kein Beitrag dazu geleistet wird,
die Kipprate der Last zu beschleunigen.
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Ein
all den obigen Beispielen gemeinsames Problem ist das Folgende:
das Ausschalten ihrer großen
Ausgangstreibergates hoher Kapazität muss sehr schnell bewerkstelligt
werden, da dies die Gesamtschaltgeschwindigkeit des zusammengesetzten Puffers
beschleunigt. Dieses schnelle Ausschalten macht es erforderlich,
dass eine schnelle Spitze des Entladestroms durch den Vortreiber
in eine Spannungsversorgungsschiene injiziert wird, um diese Gatekapazität zu entladen.
Häufig
gibt es eine eingeschränkte
Verfügbarkeit
von Gehäusestiften
vor, dass die Spannungsversorgungsschiene und die gemeinsamen Substratanschlüsse für die Vortreiber von
vielen anderen Ausgangspuffer-Vortreibern und auch von anderen internen
Schaltungen des integrierten Schaltkreises, wie Eingangspuffern,
gemeinsam genutzt werden müssen.
Im Allgemeinen ist es bevorzugt, Vortreiber und Eingangspuffer mit
den "stör signalfreien" internen Versorgungsschienen
zu verbinden, da deren Daten- und
Steuereingangssignale von außerhalb
des Puffers herrühren,
jedoch sind diese auf dieselben störsignalfreien Versorgungspegel
bezogen. Dies gewährleistet
eine vorhersagbare Reaktion des Puffers beim Vorliegen eines Versorgungsrauschens.
Jedoch kann bei gemeinsamen Spannungsanschlüssen der kombinierte, gleichzeitige
Schaltstrom von mehreren derartigen Puffervortreibern ausreichend
viel an Störsignalen
induzieren, dass der Betrieb der anderen Schaltungen, die diese
störsignalfreien
Spannungsschienen gemeinsam nutzen, stört. So verbleibt ein nicht erfüllter Bedarf
hinsichtlich einer Verringerung der anfänglichen Aktivierung von Stromspitzen
von den Vortreibern.
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Es
wäre von
Vorteil, wenn ein CMOS-Puffer konzipiert werden könnte, der
Spannungsversorgungsrauschen während Übergängen von
hoch angesteuerten Puffern dadurch kontrollieren könnte, dass
die Schaltverläufe
so zugeschnitten werden, dass ein Kompromiss hinsichtlich des Geschwindigkeits/Störsignal-Funktionsvermögens erzeugt
werden kann, der sehr nahe an der theoretischen Bestleistung des
Bausteins liegt. Es wäre
auch von Vorteil, wenn der Puffer keine externen Bezugskomponenten
benötigen
würde und
keine Gleichströme
fließen
müssten,
um Bezugsströme
zu erzeugen. Ferner wäre
es von Vorteil, wenn keine Zeit vergeudenden, aktiven Kalibrierungsintervalle
oder Kipprate-Schaltverzögerungen
vorliegen würden.
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Es
wäre von
Vorteil, wenn ein CMOS-Puffer konzipiert werden könnte, der
deutliche Ausgangsübergänge bei
mehr stationären
Ausgangsimpedanzen liefert, ohne dass vor irgendeinem Ausgangssignalübergang
in einen hochimpedanten Zustand eingetreten werden müsste. Es
wäre von
Vorteil, wenn die CMOS-Ausgangsimpedanz besser an die Lastimpedanz
der Übertragungsleitung
angepasst wäre.
Es wäre
auch von Vorteil, wenn der Puffer das Intervall mit gültigen Daten
maximieren könnte,
um bei synchronen Systemen für
so viel Einstell-und Haltezeit wie möglich sorgen zu können.
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Es
wäre auch
von Vorteil, wenn die Ausgangstreiberstufen gekoppelt wären, um
einen gleichmäßigen, kontinuierlichen
Stromverlauf zu erzeugen, statt der zwei (oder mehr) getrennten
Strom- und Störsignalimpulse,
wie sie sich beim Stand der Technik zeigen.
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Es
wäre von
Vorteil, wenn das in störsignalfreien
Spannungsbussen induzierte Schaltrauschen durch Verringern der Stromänderungsraten
durch Transistoren, die mit diesen störsignalfreien Spannungsbussen
verbunden sind, ver ringert werden könnte, ohne dass an Geschwindigkeit
zu opfern wäre.
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Gemäß der Erfindung
ist Folgendes geschaffen: eine rauscharme CMOS-Schaltung zum Liefern eines
Stromverlaufs für
eine Last mit konstanter Impedanz und eines linear-rampenförmigen Stromverlaufs
am Schaltungsausgang auf den Empfang eines Eingangssignals an einem
Schaltungseingang hin, mit: einem ersten Paar von Treibertransistoren,
mit einem ersten PMOS-Pullup-Transistor und einem ersten NMOS-Pulldown-Transistor,
wobei der Schaltungsausgang funktionsmäßig mit dem Drain des ersten
PMOS-Treibers und dem Drain des ersten NMOS-Treibers verbunden ist;
einem zweiten Paar von Treibertransistoren, mit einem zweiten PMOS-Pullup-Transistor
und einem zweiten NMOS-Pulldown-Transistor,
wobei die Sources und Drains der PMOS-Pullup-Transistoren funktionsmäßig parallel
verbunden sind und die Sources und die Drains der NMOS-Pulldown-Transistoren
funktionsmäßig parallel
verbunden sind; vier Vortreiberschaltungen von Pullup- und Pulldown-Transistoren,
wobei die Gates jeder Vortreiberschaltung funktionsmäßig mit
dem Eingang der CMOS-Schaltung
verbunden sind, und wobei jede der Vortreiberschaltungen funktionsmäßig mit
dem Gate eines entsprechenden Treibertransistors verbunden ist;
einem ersten Sourcefolger-NMOS-Pulldown-Transistor, wobei die Source
funktionsmäßig mit
dem Gate des zweiten PMOS-Treibers verbunden ist und das Gate des
ersten Sourcefolger-Pulldowns funktionsmäßig mit dem Gate des ersten
NMOS-Treibers verbunden ist; einem ersten Sourcefolger-PMOS-Pulldown-Transistor, wobei
die Source funktionsmäßig mit
dem Gate des zweiten NMOS-Treibers
verbunden ist und das Gate des ersten Sourcefolger-Pulldowns funktionsmäßig mit
dem Gate des ersten NMOS-Treibers verbunden ist.
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Bevorzugte
Merkmale sind in den abhängigen
Ansprüchen
dargelegt.
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Es
ist eine speziell bevorzugte Anordnung geschaffen, die über eine
rauscharme CMOS-Schaltung verfügt,
um für
eine Last konstanter Impedanz und einen linear ansteigenden Stromverlauf
am Schaltungsausgang zu sorgen, wenn an einem Schaltungseingang
ein Eingangssignal empfangen wird. Die Schaltung verfügt über einen
ersten (Vddp) und einen zweiten (Vdd) Spannungsversorgungsknoten
sowie einen ersten (Vssp) und einen zweiten (Vss) Masseknoten. Es
ist ein erstes Paar von Treibertransistoren vorhanden, wobei die
Source eines PMOS-Transistors P5 funktionsmäßig mit dem ersten Spannungsversorgungsknoten
(Vddp) verbunden ist, der Drain dieses PMOS P5 mit dem Ausgang und
dem Drain eines NMOS-Transistors N5 verbunden ist und die Source
dieses NMOS N5 funktionsmäßig mit.
dem ersten Masseknoten (Vssp) verbunden ist.
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Ein
zweites Paar Treibertransistoren ist funktionsmäßig parallel zum ersten Transistorpaar
geschaltet, wobei die Source eines PMOS-Transistors P6 funktionsmäßig mit
dem ersten Spannungsversorgungsknoten (Vddp) verbunden ist, der
Drain dieses PMOS P6 funktionsmäßig mit
dem Ausgang und dem Drain eines NMOS-Transistors N6 verbunden ist und
die Source dieses NMOS N6 funktionsmäßig mit dem ersten Masseknoten
(Vssp) verbunden ist.
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Es
sind vier Vortreiberschaltungen vorhanden, von denen jede über ein
Transistorpaar verfügt, wobei
die Source eines PMOS-Transistors (P1, P2, P3 und P4), der funktionsmäßig mit
dem zweiten Spannungsversorgungsknoten (Vdd) verbunden ist, der
Drain dieses PMOS-Transistors funktionsmäßig mit einem Vortreiberausgang
und dem Drain eines NMOS-Transistors (N1, N2, N3 und N4) verbunden ist
und die Source dieses NMOS-Transistors funktionsmäßig mit
dem zweiten Masseknoten (Vss) verbunden ist.
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Ein
erster Vortreiber verfügt über diese
Transistoren N1 und N2, wobei die Gates derselben funktionsmäßig mit
dem Schaltungseingang verbunden sind, um das Eingangssignal zu empfangen.
Der Ausgang des ersten Vortreibers ist funktionsmäßig mit
dem Gate des Treiber-PMOS P5 verbunden, um ein Signal pdrv1 zu liefern.
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Ein
zweiter Vortreiber verfügt über die
Transistoren P2 und N2, wobei die Gates derselben funktionsmäßig mit
dem Schaltungseingang verbunden sind, um das Eingangssignal zu empfangen.
Der Ausgang des zweiten Vortreibers ist funktionsmäßig mit
dem Gate des Treiber-PMOS P6 verbunden, um ein Signal pdrv2 zu liefern.
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Ein
dritter Vortreiber verfügt über die
Transistoren P3 und N3, wobei die Gates derselben funktionsmäßig mit
dem Schaltungseingang verbunden sind, um das Eingangssignal zu empfangen.
Der Ausgang des dritten Vortreibers ist funktionsmäßig mit
dem Gate des Treiber-NMOS N6 verbunden, um ein Signal ndrv2 zu liefern.
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Ein
vierter Vortreiber verfügt über die
Transistoren P4 und N4, wobei die Gates derselben funktionsmäßig mit
dem Schaltungseingang verbunden sind, um das Eingangssignal zu empfangen.
Der Ausgang des vierten Vortreibers ist funktionsmäßig mit
dem Gate des Treiber-NMOS N5 verbunden, um ein Signal ndrv1 zu liefern.
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Es
ist ein erster NMOS-Pullup-Transistor (N7) vorhanden, dessen Drain
funk tionsmäßig mit dem
zweiten Spannungsversorgungsknoten (Vdd) verbunden ist, wobei die
Source funktionsmäßig mit dem
Gate des PMOS P6 und das Gate funktionsmäßig mit dem Gate des NMOS N5
verbunden ist.
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Es
ist ein zweiter NMOS-Pullup-Transistor (N8) vorhanden, dessen Drain
funktionsmäßig mit dem
zweiten Spannungsversorgungsknoten (Vdd) verbunden ist, wobei seine
Source funktionsmäßig mit
dem Gate des PMOS P5 verbunden ist und das Gate funktionsmäßig mit
dem Gate des NMOS N5 verbunden ist.
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Schließlich ist
ein erster PMOS-Pulldown-Transistor (P7) vorhanden, dessen Source funktionsmäßig mit
dem Gate des NMOS N5 verbunden ist, wobei sein Drain funktionsmäßig mit
dem zweiten Masseknoten (Vss) verbunden ist und sein Gate funktionsmäßig mit
dem Gate des NMOS N5 verbunden ist, wobei diese Schaltung die Erzeugung von
Störsignalen
an den Spannungsknoten, den Masseknoten und am Schaltungsausgang
minimiert.
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Bei
einigen Erscheinungsformen der Erfindung ist ein erster Widerstand
mit einem ersten Knoten funktionsmäßig mit der Source des dritten
Vortreiber-PMOS
P3 und dem Drain des ersten NMOS-Pullup-Transistors N7 verbunden,
und ein zweiter Knoten ist funktionsmäßig mit dem zweiten Spannungsversorgungsknoten
(Vdd) verbunden. Ein zweiter Widerstand mit einem ersten Knoten
ist funktionsmäßig mit
der Source des zweiten Vortreiber-NMOS N2 und dem Drain des ersten
PMOS-Pulldown-Transistors P7 verbunden, und ein zweiter Knoten ist
funktionsmäßig mit
dem zweiten Masseknoten (Vss) verbunden.
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Um
die Erfindung leichter verständlich
zu machen, werden nun spezielle Ausführungsformen derselben unter
Bezugnahme auf die beigefügten Zeichnungen
beschrieben.
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Kurze Beschreibung
der Zeichnungen
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1-5 veranschaulichen
bekannte Pufferschaltungen. 6 ist ein
schematisches Diagramm einer erfindungsgemäßen rauscharmen CMOS-Schaltung.
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7 ist ein schematisches Diagramm der 6 unter
Hinzufügung
einer Freigabeschaltung.
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8 zeigt sich ergebende Spannungsverläufe am Drain
von N7.
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9 zeigt die durch einen 0,35 μm-Prozess für einen
digitalen CMOS rea lisierte Erfindung, wobei Transistoren für diese
Technologie geeignet bemessen sind.
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10 ist
eine vereinfachte Version des Puffers der 6, um die
Signalverläufe
an kritischen Knoten zu zeigen.
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11 ist
ein Flussverlauf zum Veranschaulichen des erfindungsgemäßen Verfahrens
zum Liefern eines Ausgangssignals mit konstanter Impedanz 16ad mit
linear ansteigendem Stromverlauf.
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Detaillierte
Beschreibung der bevorzugten Ausführungsform
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Die 6 ist
ein schematisches Diagramm einer rauscharmen CMOS-Schaltung gemäß der Erfindung.
Die CMOS-Schaltung 10 sorgt für eine Last konstanter Impedanz
und linear ansteigende Stromverläufe
an einem Schaltungsausgang 12, wenn an einem Schaltungseingang 14 ein
Eingangssignal empfangen wird. Die Schaltung verfügt über ein
erstes Paar von Treibertransistoren, mit einem ersten PMOS-Pullup-Transistor 16 und
einem ersten NMOS-Pulldown-Transistor 18. Der Schaltungsausgang 12 ist
funktionsmäßig mit
dem Drain des ersten PMOS-Treibers 16 und dem Drain des
ersten NMOS-Treibers 18 verbunden.
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Es
sind ein erster Spannungsversorgungsknoten (Vddp) 20 und
ein zweiter Spannungsversorgungsknoten (Vdd) 22 vorhanden.
Der rauscharme Spannungsversorgungsknoten 22 wird dazu
verwendet, die Vortreiberschaltungen zu betreiben, was unten erörtert ist.
Um Störsignalspitzen
an der rauscharmen Versorgung 22 zu minimieren, sind Treibertransistoren 16 und 28 mit
einer gesonderten Versorgung 20 verbunden. In ähnlicher
Weise sind ein erster Masseknoten (Vssp) 24 und ein zweiter
Masseknoten (Vss) 26 vorhanden, um das Treiberrauschen von
der Vortreiberschaltung abzutrennen.
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Anders
gesagt, ist die Source des PMOS-Transistors P5 (16) funktionsmäßig mit
dem ersten Spannungsversorgungsknoten (Vddp) 20 verbunden,
und der Drain des PMOS P5 16 ist funktionsmäßig mit
dem Ausgang 12 und dem Drain des NMOS-Transistors N5 18 verbunden.
Die Source des NMOS N5 18 ist funktionsmäßig mit
dem ersten Masseknoten (Vssp) 24 verbunden.
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Es
ist auch ein zweites Paar von Treibertransistoren vorhanden, mit
einem zweiten PMOS-Pullup-Transistor 28 und einem zweiten
NMOS-Pulldown-Transistor 30. Die Sources und die Drains
der PMOS-Pullup-Transistoren 16 und 28 sind funktionsmäßig parallel
geschaltet, und die Sources und die Drains der NMOS-Pulldown-Transistoren 18 und 30 sind
funktionsmäßig parallel
geschaltet. D.h., dass die Source des PMOS-Transistors P6 (28)
funktionsmäßig mit
dem ersten Spannungsversorgungsknoten (Vddp) 20 verbunden
ist. Der Drain des PMOS P6 28 ist funktionsmäßig mit
dem Ausgang 12 und dem Drain des NMOS-Transistors N6 30 verbunden.
Die Source des NMOS N6 30 ist funktionsmäßig mit
dem ersten Masseknoten (Vssp) 24 verbunden.
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Es
sind auch vier Vortreiberschaltungen 32, 34, 36 und 38 sowie
Pullup- und Pulldown-Transistoren vorhanden. Die Gates aller Vortreiberschaltungen 32, 34, 36 und 38 sind
funktionsmäßig mit
dem CMOS-Schaltungseingang 14 verbunden. Jede Vortreiberschaltung 32, 34, 36 und 38 ist
funktionsmäßig mit
dem Gate des entsprechenden Treibertransistors 16, 28, 30 bzw. 18 verbunden.
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D.h.,
dass jede Vortreiberschaltung 32, 34, 36 und 38 über ein
Transistorpaar verfügt,
wobei die Drains der PMOS-Transistoren P1, P2, P3 und P4 (40, 42, 44 und 46)
funktionsmäßig mit
dem zweiten Spannungsversorgungsknoten (Vdd) 22 verbunden sind.
Die Drains der PMOS-Transistoren 40, 42, 44 und 46 sind
funktionsmäßig mit
einem jeweiligen Vortreiberausgang 56, 58, 60 bzw. 62 und
dem Drain eines jeweiligen NMOS-Transistors N1, N2, N3 bzw. N4 (48, 50, 52 und 54)
verbunden. Die Sources aller NMOS-Transistoren 48, 50, 52 und 54 sind
funktionsmäßig mit
dem zweiten Masseknoten (Vss) 24 verbunden.
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Der
erste Vortreiber 32 verfügt über die Transistoren P1 und
N1, 40 und 48, wobei die Gates derselben funktionsmäßig mit
dem Schaltungseingang 14 verbunden sind, um das Eingangssignal
zu empfangen. Der Ausgang 56 des ersten Vortreibers 32 ist funktionsmäßig mit
dem Gate des Treiber-PMOS P5 16 verbunden, um das Signal
pdrv1 zu liefern.
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Der
zweite Vortreiber 34 verfügt über die Transistoren P2 und
N2, 42 und 50, wobei die Gates derselben funktionsmäßig mit
dem Schaltungseingang 14 verbunden sind, um das Eingangssignal
zu empfangen. Der Ausgang 59 des zweiten Vortreibers ist
funktionsmäßig mit
dem Gate des Treiber-PMOS P6 28 verbunden, um das Signal
pdrv2 zu liefern.
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Der
dritte Vortreiber 36 verfügt über die Transistoren P3 und
N3, 44 und 52, wobei die Gates derselben funktionsmäßig mit
dem Schaltungseingang 14 verbunden sind, um das Eingangssignal
zu empfangen. Der Ausgang 60 des dritten Vortreibers ist funktionsmäßig mit
dem Gate des Treiber-NMOS N6 30 verbunden, um das Signal
ndrv2 zu liefern.
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Der
vierte Vortreiber 38 verfügt über die Transistoren P4 und
N4, 46 und 54, wobei die Gates derselben funktionsmäßig mit
dem Schaltungseingang 14 verbunden sind, um das Eingangssignal
zu empfangen. Der Ausgang 62 des vierten Vortreibers ist
funktionsmäßig mit
dem Gate des Treiber-NMOS N5 verbunden, um das Signal ndrv1 zu liefern.
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Es
ist ein erster Sourcefolger-NMOS-Pullup-Transistor 64 vorhanden,
dessen Source funktionsmäßig mit
dem Gate des zweiten PMOS-Treibers 28 verbunden ist. Das
Gate des ersten Sourcefolger-Pullup-Transistors 64 ist
funktionsmäßig mit
dem Gate des ersten NMOS-Treibers 18 verbunden. D.h., dass
das Drain des NMOS N7 64 funktionsmäßig mit dem zweiten Spannungsversorgungsknoten
(Vdd) 22 verbunden ist, seine Source funktionsmäßig mit dem
Gate des PMOS P6 28 verbunden ist und sein Gate funktionsmäßig mit
dem Gate des NMOS N5 18 verbunden ist.
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Es
ist ein erster Sourcefolger-PMOS-Pulldown-Transistor 66 vorhanden,
dessen Drain funktionsmäßig mit
dem Gate des zweiten NMOS-Treibers 30 verbunden ist. Das
Gate des ersten Sourcefolger-Pulldown-Transistors 66 ist
funktionsmäßig mit dem
Gate des ersten NMOS-Treibers 18 verbunden. Die Source
des PMOS P7 66 ist funktionsmäßig mit dem Gate des NMOS N6 30 verbunden,
sein Drain ist funktionsmäßig mit
dem zweiten Masseknoten (Vss) 26 verbunden, und sein Gate
ist funktionsmäßig mit dem
Gate des NMOS N5 18 verbunden, wodurch die Schaltung die
Erzeugung von Störsignalen
an den Spannungsknoten, Masseknoten und am Schaltungsausgang minimiert.
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Gemäß einigen
Erscheinungsformen der Erfindung ist auch ein zweiter Sourcefolger-NMOS-Pullup-Transistor 68 vorhanden,
dessen Source funktionsmäßig mit
dem Gate des ersten PMOS-Treibers 16 verbunden ist. Das
Gate des zweiten Sourcefolger-Pullup-Transistors 68 ist
funktionsmäßig mit
dem Gate des ersten NMOS-Treibers 18 verbunden. Der Drain
des NMOS N8 68 ist funktionsmäßig mit dem zweiten Spannungsversorgungsknoten
(Vdd) 22 verbunden, seine Source ist mit funktionsmäßig mit
dem Gate des PMOS P5 16 verbunden, und sein Gate ist funktionsmäßig mit
dem Gate des NMOS N5 18 verbunden.
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Es
ist ein erster Widerstand 70 mit einem ersten Knoten vorhanden,
der funktionsmäßig mit dem
Source des Vortreiber-PMOS P3 44 und dem Drain des ersten
NMOS Pullup-Transistors N7 64 verbunden ist. Ein zweiter
Knoten ist funktionsmäßig mit
dem zweiten Spannungsversorgungsknoten (Vdd) 22 verbunden.
Es ist ein zweiter Widerstand 72 vorhanden, mit einem ersten
Knoten, der funktionsmäßig mit
der Source des zweiten Vortreiber-NMOS N2 50 und dem ersten
PMOS-Pulldown-Transistor P7 66 verbunden ist. Ein zweiter
Knoten ist funktionsmäßig mit
dem zweiten Masseknoten (Vss) 26 verbunden. Bei einigen
Erscheinungsformen der Erfindung verfügen der erste Widerstand 70 und
der zweite Widerstand 72 über Widerstandswerte von ungefähr 306 Ohm.
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Die 7 ist eine schematische Zeichnung zur 6 unter
Hinzufügung
einer Freigabeschaltung. Der CMOS-Freigabepuffer 100 empfängt an einem
Eingang 102 ein Freigabeeingangssignal, um den Ausgang 12 der
CMOS-Schaltung selektiv in einen Zustand hoher Impedanz zu versetzen.
Der CMOS-Freigabepuffer 100 verfügt über Freigabe-Treiberschaltungen 104a und 104b mit
Pullup- und Pulldown-Transistoren 106a, 106b sowie 108a und 108b.
Die Gates der Freigabe-Treiberschaltungen 104a und 104b sind
funktionsmäßig mit
dem Freigabesignaleingang 102 verbunden. Die Freigabe-Treiberschaltung 104a verfügt über einen
Ausgang 110a, und die Freigabe-Treiberschaltung 104b verfügt über einen
Ausgang 110b.
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Es
sind ein zweiter PMOS 112a, ein dritter PMOS 112b sowie
ein dritter NMOS 114, PMOS-Pullup-Transistoren vorhanden,
wobei der Drain des zweiten PMOS-Transistors 112a und
die Source des dritten NMOS-Transistors 114 funktionsmäßig mit dem
Gate des ersten PMOS-Treibertransistors 16 verbunden sind
und der Drain des dritten PMOS-Transistors 112b funktionsmäßig mit
dem Gate des zweiten PMOS-Treibertransistors 28 verbunden
ist. Die Gates des zweiten und des dritten PMOS-Pullup-Transistors 112a und 112b sind
funktionsmäßig mit
dem Freigabeausgang 110b verbunden, und der dritte NMOS
Pullup-Transistor 114 ist funktionsmäßig mit dem Freigabeschaltungsausgang 110a verbunden.
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Es
sind ein vierter, 116, und ein fünfter, 118, NMOS-Pulldown-Transistor
vorhanden, wobei die Drains dieses vierten und fünften Transistors, 116 und 118,
mit den Gates des zweiten, 30, bzw. ersten, 18,
NMOS-Treibertransistors verbunden sind. Die Gates des vierten, 116,
und fünften, 118,
NMOS-Pulldown-Transistors
sind funktionsmäßig mit
dem Freigabeschaltungsausgang 110a verbunden.
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Die
erste, 32, und die zweite, 34, Vortreiberschaltung
verfügen über einen
Freigabetransistor 120 bzw. 122. Die Drains dieser
Freigabetransistoren 120 und 122 sind funktionsmäßig mit
der Source des jeweiligen Vortreiber-NMOS-Transistors 48 bzw. 50 verbunden.
Die Sources der Freigabetransistoren 120 und 122 sind
funktionsmäßig mit
dem zweiten Masseknoten 26 verbunden.
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Eine
dritte, 36, und eine vierte, 38, Vortreiberschaltung
beinhalten einen jeweiligen Freigabetransistor 124 bzw. 126.
Die Drains dieser Freigabetransistoren 124 und 126 sind
funktionsmäßig mit
der Source des jeweiligen Vortreiber-PMOS-Transistors 44 bzw. 46 verbunden.
Die Sources der Freigabetransistoren 124 und 126 sind
funktionsmäßig mit dem
zweiten Spannungsversorgungsknoten 22 verbunden.
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Es
wird zur 6 zurückgekehrt, und es wird darauf
hingewiesen, dass es gutbekannt ist, die Widerstände 70 und 72 dazu
zu verwenden, die Lade-/Entladerate der Gates der Ausgangstreiber 16, 18, 28 und 30 zu
stabilisieren, und einen zweistufigen Ausgangstreiber dazu zu verwenden,
die Dauer des Schalt-Einschwingvorgangs aufzuweiten. Jedoch ist die
Anbringung der Transistoren N7 (64), P7 (66) und N8
(68) neuartig, und sie trägt zu mehreren Schlüsselvorteilen
hinsichtlich des Verhaltens dieses Puffers bei.
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Zu
veranschaulichenden Zwecken wird als Erstes das Schaltverhalten
auf einen fallenden Übergang
am Eingang 14 beschrieben. Aus der Symmetrie der Schaltung
ist es ersichtlich, dass das komplementäre Verhalten auf einen ansteigenden Übergang von
Signalen auf einer Eingangsleitung (in_data) 14 stark analog
zu Übergängen mit
fallender Flanke ist.
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Die
Transistoren N5 18 und P5 16 sind Bauteile mit
relativ weitem Kanal, die jeweils ungefähr ein Drittel des gesamten
Ausgangstreiberstroms liefern (irgendein Wert im Bereich von der
Hälfte
bis zu einem Fünftel
ist in Ordnung). Die Transistoren N6 30 und P6 28 sind
Bauteile mit noch weiterem Kanal, die den restlichen Ausgangstreiberstrom
liefern. P5 16 und P6 28 verfügen jeweils über ungefähr die doppelte
Kanalbreite im Vergleich zu N5 18 bzw. N6 30,
um die geringere PMOS-Beweglichkeit im Vergleich zu einem NMOS zu
berücksichtigen,
während
immer noch für
vergleichbare Treiberleistungen gesorgt ist. Die Vortreiber 38 (ndrv1)
und 32 (pdrv1) sind so bemessen, dass sie die Transistoren
N5 18 und P5 16 früher und schneller schalten
als dies für
die Vortreiber 36 (ndrv2) und 34 (pdrv2) gilt,
die die Transistoren N6 30 bzw. P6 28 schalten.
Das Ausgangssignal des schnellsten Vortreibers 38 (ndrv1)
wird dazu verwendet, die Kippraten der anderen drei Vortreiber 32, 34 und 36 zu
steuern. Diese Wechselwirkung trägt dazu
bei, das Geschwindigkeits/Störsignal-Funktionsvermögen des
Puffers 10 zu stabilisieren.
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Kritische
Verbesserungen beim Puffer 10 ergeben sich aus der Platzierung
der Transistoren N7 (64), N8 (68) und P7 (66).
Diese sind mit Sourcefolger- Konfigurationen
verbunden, gemäß denen
sie ihre Sourceanschlüsse
auf eine Schwellenspannung unter denjenigen an ihren Gateanschlüssen laden sollen,
um verzögerte
(zeitlich und spannungsmäßig verschobene)
Spannungs/Strom-Verläufe zu erzeugen,
die durch den Spannungsverlauf am Knoten ndrv1 gesteuert werden.
Sie sind mit einer Rückkopplungskonfiguration
mit den Widerständen
R0 72 und R1 70 verbunden, wie es in der 6 dargestellt ist.
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Die
Sourcefolger N7 (64) und N8 (68) bilden den Hauptentladepfad
zum Ausschalten der ursprünglich
eingeschalteten Treibertransistoren P5 (16) und P6 (28)
mit kontrollierter Rate. Der Kanalstrom vom N7 64 kommt
zum Strom vom P3 44 über den
gemeinsamen Widerstand R1 70 hinzu. Die 8 zeigt
die sich ergebenden Spannungsverläufe am Drain des N7 64.
Die Stromkomponente vom N7 64, die geringfügig später als
der Anstieg des Ausgangssignals des Vortreibers 38 (ndrv1)
beginnt, zieht zunächst
die Spannung an der Source des P3 44 herunter. Dies verkürzt das
frühe Ansteuern
am P3 44, wobei die anfängliche
Anstiegsrate des Ausgangssignals des Vortreibers 36 (ndrv2)
verlangsamt wird, wodurch auch das Einschalten des N6 30 bis nach
dem vollständigen
Einschalten des N5 18 verlangsamt ist. Später beginnt
auch, wenn einmal der relativ schnelle Anstieg des Ausgangssignals
des Vortreibers 38 (ndrv1) seinen Pegel erreicht hat, die Stromkomponente
vom Sourcefolger N7 64 ebenfalls kleiner zu werden, wenn
der Ausgang des Vortreibers 32 (pdrv2) geladen wird, um
dadurch allmählich
für einen
größeren Anteil
des Stroms vom R1 70 zu liefern, um das Signal ndrv2 mit
höherer
Rate aufzuladen. Ohne diese Rückkopplung
würde die
Spannung des Signals ndrv2 exponentiell abklingen (RC-Ladecharakteristik),
was zu einer kleiner werdenden Hochfahrrate, langsamer als der optimale
Ausgangspuffer, führen
würde,
da der Stromanstieg des N6 30 im Verlauf der Zeit schnell
abfällt.
Jedoch unterdrückt durch
die Rückkopplung
durch die Summe der Stromkomponenten durch den R1 70 die
ansteigende Flanke des Signals ndrv1 zunächst den Anstieg des Signals
ndrv2. Später
verstärkt
die ansteigende Flanke des Signals pdrv2 die Anstiegsrate des Signals
ndrv2. Gemeinsam formen diese Vorgänge den Verlauf des Signals
ndrv2 auf die Signalverläufe
sowohl des Signals ndrv1 als auch des Signals pdrv2 hin. Dies erzeugt
einen zusammengesetzten Puffer-Übergangsstromverlauf
mit der benötigten
Dreieckssteigung und dem gewünschten
eingeebneten Störimpuls
Vssp. Das Verhältnis
des Widerstandswerts des R1 70 zu den Kanalabmessungen
des N7 64 wird so eingestellt, dass der Spannungsverlauf des
Signals ndrv2 so zugeschnitten wird, dass für den Gesamtstrom durch die
Ausgangstreiber (N5 + N6) 18 und 30 der am besten
lineare Anstieg erzielt wird.
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Ein
zweiter Vorteil der Verwendung der Sourcefolger N7 64 und
N8 68 beim Ausschalten der zunächst eingeschalteten Treibertransistoren
P5 16 und P6 28 ergibt sich in einer Staffelung
der anfänglichen
Stromspitze, wie sie in den störsignalfreien Vdd 22 geliefert
wird, aufgrund des Ladens der großen Ausgangstreiber-Gatekapazitäten. Da
die Spannung am Stift in_data 14 aller Ausgangspuffer gleichzeitig
fällt (wenn
in einem IC mehrere Puffer verwendet werden), steigt der Stromfluss
in den störsignalfreien
Vdd von sowohl dem P3 44 als auch dem P4 46 schnell
von null aus an. Dies muss schnell geschehen, um schnell damit zu
beginnen, die Gates des N5 18 und des N6 30 zu
laden. Glücklicherweise befinden
sich die Gate-Kanal-Kapazitäten
des N5 18 und des N6 30 zu diesem Zeitpunkt auf
ihren niedrigsten Werten. Diese anfängliche Störsignalspitze, wie sie durch
die sich schnell ändernden
Ströme
von allen Ausgangspuffern in die Leitungsinduktivität des Stifts
der störsignalfreien
Spannung induziert wird, schränkt
die zulässige
Aktivierungsrate von Ausgangspuffern mit schnellem Ansprechverhalten
ein. Ein gleichzeitiges Laden der Gatekapazitäten einer großen Anzahl
von Treibertransistoren kann zu deutlichen Störsignalen führen. Die vorliegende Erfindung
bietet den Vorteil, dass der anfängliche
Einschalt-Stromstoß vom
störsignalfreien
Vdd in den P3 44 und P4 46 nicht durch einen noch
größeren Einschaltstrom
von den Gates des P5 16 oder des P6 28 unterstützt wird,
da die Sourcefolger N7 64 und N8 68 noch nicht
einmal zu leiten beginnen, solange nicht das Signal ndrv1 ihren
Schwellenwert überschreitet. Der
Spitzenwert der anfänglichen
Aktivierungs-Störsignalspitze
endet zum Zeitpunkt, zu dem der N7 64 und der N8 68 allmählich zu
leiten beginnen, wenn das Signal ndrv1 ansteigt. Demgegenüber beginnt bei
vielen bekannten Puffern die Aktivierung durch direktes Starten
der Entladung der großen
Gate-Kanal-Kapazität
der vollständig
eingeschalteten Treibertransistoren P5 16 und P6 28,
was zu einem viel größeren anfänglichen
Einschaltstrom sowie Rauschsignalstörungen an Stiften der störsignalfreien
Spannung führt.
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Die
Funktion der Transistoren N5 52, P1 40 und P2 42 besteht
im Ableiten jeglicher Ladung, die auf den Knoten der Signale ndrv2,
pdrv1 bzw. pdrv2 verblieben ist, und sie auf den vollen Stromschienenpegeln
zu halten, nachdem sie durch die Wirkung der Sourcefolger-Transistoren
P7 66, N8 68 und N7 64 auf einem die
Stromschienenspannung nicht erreichenden Schwellenwert verblieben.
Sie gewährleisten,
dass die Kanäle
der Treibertransistoren N6 30, P5 16 und P6 28 im
Gleichstrom-Bereitschaftszustand bis auf ein Leck unter einer Schwelle
vollständig
abgeschaltet werden. Diese Unterstützungstransistoren können und
sollten ausreichend klein sein, um zu verhindern, dass sie selbst
zu deutlichen Schaltstörungen
beitragen.
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Ein
dritter Vorteil der Verwendung von Sourcefolgern wie dem N7 64 zum
Ausschalten des zunächst
eingeschalteten Treibertransistors P6 28, anstelle der
Verwendung bekannter Konfigurationen mit gemeinsamer Source, besteht
in der dadurch erzielten verbesserten Steuerung der zeitlich variablen Ausgangsimpedanz,
wie sie sich am Stift out_pad 12 zeigt. Um diesen Vorteil
zu verstehen, sind die Unterschiede zwischen den Stromschalteigenschaften stark
belasteter gegenüber
gering belasteter CMOS-Puffer zu beachten. Die bekannte CMOS-Technik
lehrt es als Tugend, den sogenannten Kurzschlussstrom zu verringern,
der während
eines Übergangsintervalls
zwischen Stromversorgungen fließt,
wenn sowohl Pullup- als auch Pulldown-Transistoren gleichzeitig
eingeschaltet sind. Bei den Durchgängen der Eingangsgatespannung durch
den Mittelpunkt erreicht der Strom durch einen unbelasteten CMOS-Inverter
seinen Maximalwert, wodurch Energie vergeudet wird. Jedoch beträgt bei einem
stark belasteten Treiber, bei dem die Übergänge des Eingangssignals viel
schneller ablaufen als in seinem Ausgangssignal, der Kurzschlussstrom
nur einen kleinen Bruchteil des Verschiebungsstroms, der fließen muss,
um die relativ große
Lastkapazität zu
laden oder zu entladen. So ist der Verlust betreffend die Ladungstransfereffizienz
relativ klein. Es ist wichtiger, das Funktionsvermögen des
Puffers hinsichtlich einem übermäßigen Versuch,
auch nur einen unwesentlichen Kurzschlussstrom zu beseitigen, zu
hemmen. Dieser Gesichtspunkt wird bei bekannten Puffern häufig ignoriert,
wodurch es zu einer zusätzlichen
Zeitverzögerung
kommt, wenn versucht wird, darauf zu warten, dass die Pullup-Transistoren (P5 & P6) 16 und 28 im
Wesentlichen ausgeschaltet haben, bevor damit begonnen wird, die
Pulldown-Transistoren
(N5 & N6) 18 und 30 einzuschalten.
Dies verzögert
den Start des gewünschten
allmählichen
Einschaltübergangs
des Ausgangssignals, wodurch der Puffer deutlich langsamer wird. Eine
gewisse Überlappung
der Schaltübergänge der Pullup-
und Pulldown-Treiber ist zum Beschleunigen des Puffers günstig.
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Tatsächlich stellt
es sich heraus, dass in anderer Weise selbst eine deutliche Überlappung
ebenfalls günstig
sein kann. Als Erstes sei das Thevenin-Ersatzschaltbild des Ausgangstreibers,
gesehen von der Außenseite
des Chips her, betrachtet. Dies kann als zeitlich variable Spannungsquelle
in Reihe mit einem zeitlich variablen Widerstand gesehen werden.
Um die Signalenergie zu maximieren, wie sie an die Last einer Übertragungsleitung übertragen wird,
und um ein Nachschwingen aufgrund von Reflexionen von dieser Leitung
zu minimieren, ist es wünschenswert,
die Impedanz des Ausgangstreibers stabil an die seiner Last anzupassen.
Zu diesem Ziel gehört
ein Minimieren von Variationen der Ausgangsimpedanz des Puffers
im Verlauf seines Schaltvorgangs. Dies kann durch allmähliches
Erhöhen
der Kanalimpedanz des früher
eingeschalteten Transistors bewerkstelligt werden, während gleichzeitig
und proportional die Kanalimpedanz des früher ausgeschalteten Transistors
erniedrigt wird. Die Sourcefolger N7 64 und N8 68 tragen
dazu bei, dies zu bewerkstelligen. Ihr Gate-Source-Spannungsoffset
kompensiert die abschließende
Schwellenspannung des Transistors des Ausgangstreibers. Durch diesen
Offset beginnt der Treiberstrom des P6 28 genau dann zu
fallen, wenn der des N6 30 zu steigen beginnt, was erst
dann der Fall ist, wenn das Signal ndrv1 über den Schwellenwert des N6 30 angestiegen
ist. So verringert sich der Kanalwiderstand des einschaltenden Treibers
N6 30 ungefähr
mit derselben Rate mit der der Kanalwiderstand des ausschaltenden Treibers
P6 28 ansteigt. Ihre Netto-Parallelkombination bildet eine
stärker
nahezu konstante Impedanz für
die Last.
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Der
andere Nutzen des Hochfahrens des Gates des ausschaltenden Treibertransistors
P6 28 mit derselben Rate wie der Einschalthochfahrrate des
N6 30 besteht im Kontrollieren der Störsignalspitze umgekehrter Polarität, die durch
den P6 28 speisende Gehäuseinduktivität induziert
wird, was sich ergibt, wenn Ströme
zu schnell abgesenkt werden. Es existieren mehrere Situationen,
bei denen diese Ausschaltübergänge berücksichtigt
werden müssen. Z.B.
können
Datenbusse widerstandsmäßig auf
eine feste Spannung abgeschlossen sein, so dass der Ausgangsstrom
nie auf einen niedrigen Pegel fällt. Einige
Ausgangssignale können
innerhalb einer kurzen Zeitperiode (zu kurz, als dass die Ausgangssignale
vollständig
in ihren abschließenden
Pegel kippen könnten,
bevor sie umgekehrt werden) mehrere Übergänge erfahren. In jedem Fall
kann das durch ein zu schnelles Absenken des Stroms aufgrund der Versorgungsinduktivität des ausschaltenden
Transistors erzeugte Störsignal
dasjenige auf der einschaltenden Seite überschreiten. Daher sollten
die Steigungsraten des einschaltenden und des ausschaltenden Stroms
beide ähnlich
sein, anstatt dass versucht wird, die Treiber schneller auszuschalten
als sie einschalten.
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Ähnlich wie
im Fall des Anstiegsübergangs von
Signalen am Stift in_data 14 verläuft der größte Teil der Operation genau
komplementär
zum abfallenden Übergang.
In diesem Fall wirkt der P7 66 als Sourcefolger zum Ausschalten
des Signals ndrv2 und zum Kontrollieren der Anstiegsrate des Signals pdrv2 über den
R0 72. Jedoch ist zu beachten, dass hier kein Sourcefolger-Entladesignal
ndrv1 vorliegt. Es verbleibt das Steuerungssignal, das die anderen Sourcefolger
aufsteuert. Dies bildet kein Problem, da das Signal ndrv1 pri mär durch
den N5 18 geladen wird, der von allen Vortreiberlasten
die kleinste Gatekapazität
aufweist. Die kleinere Kapazität
kompensiert mehr als ausreichend seine abruptere Ausschaltrate auf
die ansteigende Flanke von in_data hin. Seine Beiträge zum Strom
und zu Störsignalen
können durch
eine geeignete Auswahl der Bauteilgrößen des N4 54 und
des P4 46 angemessen kontrolliert werden.
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Unter
erneuter Bezugnahme auf die 7 erfolgt
eine detailliertere Erläuterung
des CMOS-Freigabepuffers 100. Es ist eine Ausgangssignal-Freigabesteuerung
hinzugefügt,
die es ermöglicht,
den Puffer 100 in einen Zustand hoher Impedanz (nicht ansteuernd)
zu versetzen, falls dies erwünscht
ist. Die Vortreiber 32 (pdrv1) und 34 (pdrv2) sind
als NAND-Gatter umkonfiguriert, die beide auf in_data am Eingang 14 und
eine gepufferte Version des Freigabeeingangssignals auf der Leitung 102 reagieren.
Die Vortreiber 38 (ndrv1) und 36 (ndrv2) sind als
NOR-Gatter umkonfiguriert, die beide auf in_data auf der Leitung 14 sowie
eine invertierend gepufferte Version, auf der Leitung 110a,
des Freigabesignals auf der Leitung 102 reagieren. Die
Pufferung des Freigabesignals auf der Leitung 102 in Verbindung mit
P9 112, P10 114, N12 116 und N13 118 bildet
eine Maßnahme
zum Kontrollieren der Kipprate, mit der der Puffer in seinen hochimpedanten
Zustand und aus diesem übergeht.
Diese Kipprate ist leicht einstellbar, da nur zwei der vier Vortreibersignale
(ndrv1 und ndrv2 oder pdrv1 und pdrv2) zu einem beliebigen vorgegebenen
Zeitpunkt schalten, was das Störsignal
verringert, das in die störsignalfreien
Spannung-/Massestifte injiziert wird. Eine einfache Bemessung der
Bauteile sorgt für
eine ausreichende Kipprate zum Steuern des Freigabeeingangssignals.
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Die 9 zeigt die durch einen 0,35 μm-Prozess
für einen
digitalen CMOS realisierte Erfindung, wobei Transistoren für diese
Technologie geeignet bemessen sind. Die Kanallängen von P1, P2, P5, P6, P9,
N1, N3, N4 N5, N6, N10 und N13 sind auf ungefähr das Doppelte der minimal
zulässigen
Länge erhöht, um die
Empfindlichkeit des Kanalstroms von prozessbedingten Abmessungsvariationen
zu verringern. Durch die Verwendung von Bauteilen mit längerem Kanal
wird hierbei die Gesamtschaltgeschwindigkeit des Puffers nicht verringert,
da die Kippraten jedes Knotens ohnehin gedrosselt werden müssen, um
die Schalt-Störsignalkomponenten
zu begrenzen, wie es oben beschrieben ist. Die verringerte Empfindlichkeit
von Prozessvariationen ermöglicht
es, den Puffer enger an den Störsignal-Funktionsgrenzen
zu konzipieren, wie sie für
Prozessbedingungen mit schnellem PMOS und schnellem NMOS gelten,
wodurch wiederum ein besseres Geschwindigkeits-Funktionsvermö gen bei
Prozessbedingungen für
langsame PMOS und langsame NMOS erzielt wird.
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Die
Widerstände
R0 und R1 sind vorzugsweise als rechteckige n+-Diffusionsmuster
realisiert, die viel größer als
die minimale Strukturgröße sind. Dies
minimiert ihre Empfindlichkeit auf Prozess-, Dimensions- und Temperaturschwankungen.
Die Größen können auf
verschiedene Kompromisspunkte des Geschwindigkeits/Störsignal-Sollfunktionsvermögens eingestellt
werden. Die Widerstandswerte von R0 und R1 wurden durch Modellbildung
und Simulation dieses Puffers in einem DSP-Chip mit 200 Ausgängen und
Drahtbondverbindungen in einem 352-SBGA-Baustein bestimmt. Mit einem
Widerstandswert von 306 Ohm wurden die angenehmsten Toleranzen für Betrieb
bei 100 MHz erzielt, mit einer typischen Ein-Aus-Ausbreitungsverzögerung von ans
bei Ausgangssignal-Kippraten
von 1ns/Volt beim Ansteuern von Lasten von 35 pF, während bei
den ungünstigsten
Betriebsbedingungen (Schnell-Schnell-Prozess, 3,6 Volt Versorgungsspannung,
0°C) weniger
als 0,4 Volt an Störsignal-Spitzenspannung
induziert wurden.
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Die 10 ist
eine vereinfachte Version des Puffers der 6, um die
Signalverläufe
an kritischen Knoten zu zeigen. Der Spannungsablesewert 150 zeigt
ein auf negativ gehendes Signal mit einer relativ schnellen Abfallzeit
am Eingang 14. Die Ausgangsspannung 152 des vierten
Vortreibers 38 ist im Wesentlichen eine Kopie des Komplements
des Signals 150, mit einer ersten Anstiegsdauer, im Vergleich
zur Abfallzeit des Signals am Eingang 14, und mit einer
ersten Zeitverzögerung
t1. Die Ausgangsspannung 154 des
dritten Vortreibers 36 hängt vom Eingangssignal 150 und
vom Signal ndrv1 152 ab, und sie ist als Kopie des Komplements
des Eingangssignals 150 mit einer zweiten Steigungsdauer, die
größer als
die erste ist, und einer zweiten Zeitverzögerung t2,
die größer als
die erste Zeitverzögerung t1 ist, anzusehen. Die genauen Steigungen
des ersten und des zweiten Anstiegs sowie die Zeiten t1 und t2 hängen
von einer Anzahl von Faktoren ab, wie dem Transistorwiderstand und
Kapazitätsparametern
sowie Spannungspegeln.
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Das
Ausgangssignal des zweiten Vortreibers 34 (nicht dargestellt)
hängt,
bei der dargestellten Polarität
des Eingangssignals, hauptsächlich
vom Eingangssignal 150, vom Signal ndrv1 152 und
vom Signal ndrv2 154 ab. Der Effekt des zweiten Vortreibers 34 hat
keinen starken Einfluss auf das Signal pdrv2 156, bis am
Knoten 14 ein Signal mit einem ansteigenden Übergang
eingegeben wird. Das Signal pdrv2 156 ist eine Kopie des
Komplements des Eingangssignals 150, mit einem dritten
Anstieg, der größer als
der zweite ist, und mit einer zweiten Zeitverzögerung t2.
In ähnlicher
Weise hängt
der erste Vortreiber 32 (nicht dargestellt), bei der dargestellten
Polarität
des Eingangssignals, in erster Linie vom Eingangssignal 150,
von ndrv1 152, ndrv2 154 und pdrv2 156 ab.
Der Effekt des ersten Vortreibers 32 hat keinen starken
Einfluss auf pdrv1 158, bis am Eingangsknoten 14 ein
Signal mit einem ansteigenden Übergang
eingegeben wird. Das Signal pdrv1 158 ist eine Kopie des
Komplements des Eingangssignals 150 mit einer zweiten Steigung
und einer zweiten Zeitverzögerung
t2.
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Das
Spannungssignal 160 zeigt den kritischen Effekt des Aufsummierens
von Strömen
durch den Widerstand 70, da ein Strom durch den Transistor 44 und
dann den Transistor 64 gezogen wird. Auch sind die Spannung 162 am
zweiten Spannungsversorgungsknoten (Vdd) 22, die Spannung 164 an
der ersten Masse (Vssp) 24 und die Spannung 166 am
Ausgang 12 dargestellt. Stromsignale 168, 170 und 172 entsprechen
dem Stromfluss am Drain des P6 28, am Drain des N6 30 bzw.
am Drain des N5 18.
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Wie
oben angegeben, ist in der 10 nur die
Minimalanzahl von Komponenten verwendet, um das Timing und Signale
gemäß der Erfindung
einfach zu veranschaulichen. Aus einer Analyse der 10 ist
ein Verständnis
der vollständigen
Schaltung 10 der 6 mit Eingangssignalen
mit Anstiegszeiten und Abfallzeiten einfacher. Dann kann ein erweitertes Verständnis der
restlichen Transistoren, die in der 10 nicht
dargestellt sind, erfolgen.
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Die 11 ist
ein Flussdiagramm zum Veranschaulichen des erfindungsgemäßen Verfahrens zum
Liefern eines Ausgangssignals mit konstanter Impedanz 16ad mit
einem linear ansteigenden Stromverlauf. Die 11 trägt dazu
bei, die wechselseitigen Abhängigkeiten
zwischen Signalen, die für die
Erfindung zentral sind, in Beziehung zu setzen. In einem Schritt 200 wird
eine rauscharme Pufferschaltung mit einem Doppelpaar paralleler
Pullup- und Pulldown-Transistoren bereitgestellt. In einem Schritt 202 wird
ein zu pufferndes Eingangssignal empfangen. In einem Schritt 204 werden
die folgenden Unterschritte aus das Eingangssignal hin ausgeführt. In einem
Schritt 204a wird, auf das im Schritt 202 empfangene
Signal hin, ein Signal ndrv1 des vierten Vortreibers geliefert,
das eine Kopie des Komplements des Eingangssignals ist, mit einer
ersten Anstiegsdauer und einer ersten Zeitverzögerung. In einem Schritt 204b wird,
auf das im Schritt 202 empfangene Signal hin und auf das
Bereitstellen des Signals des vierten Vortreibers im Schritt 204a hin,
ein Signal ndrv2 des dritten Vortreibers geliefert, das eine Kopie des
Komplements des Eingangssignals ist, mit einer zweiten Anstiegsdauer,
die größer als
die erste ist, und einer zweiten Zeitverzögerung, die größer als
die erste ist. In einem Schritt 204c wird, auf das im Schritt 202 empfangene
Signal hin, auf die Lieferung des Signals des vierten Vortreibers
im Schritt 204a hin und auf die Lieferung des Signals des
dritten Vortreibers im Schritt 204b hin, eine Signal pdrv2
des zweiten Vortreibers geliefert, das eine Kopie des Komplements
des Eingangssignals ist, mit einer dritten Anstiegsdauer, die größer als
die zweite ist, und mit der zweiten Zeitverzögerung. Im Schritt 204d wird,
auf das im Schritt 202 empfangene Signal hin und die Lieferung
des Signals vom vierten Vortreiber im Schritt 204a hin
ein Signal pdrv1 des ersten Vortreibers geliefert, das eine Kopie
des Komplements des Eingangssignals ist, mit der zweiten Anstiegsdauer und
der zweiten Zeitverzögerung.
In einem Schritt 204e wird, auf das Signal ndrv1 des vierten
Vortreibers hin, ein erster Pulldown-Treibertransistor aufgesteuert.
In einem Schritt 204f wird, auf das Signal ndrv2 vom dritten
Vortreiber hin, ein zweiter Pulldown-Treibertransistor aufgesteuert.
In einem Schritt 204g wird, auf das Signal pdrv2 vom zweiten
Vortreiber hin, ein zweiter Pullup-Treibertransistor aufgesteuert.
In einem Schritt 204h wird, auf das Signal pdrv1 vom ersten
Vortreiber hin, ein erster Pullup-Treibertransistor aufgesteuert.
Der Schritt 206 entspricht einem Erzeugnis, nämlich einem
störsignalarmen,
gepufferten Signal.
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Gemäß einigen
Erscheinungsformen der Erfindung werden im Schritt 200 ein
Pullup- und ein Pulldown-Transistor bereitgestellt, die funktionsmäßig mit
dem Ausgang eines vierten Vortreibers verbunden werden. Dann beinhaltet
der Schritt 204a das Beeinflussen, mittels des Signals
ndrv1, zumindest teilweise, des Antwortverhaltens des Pullup- und
des Pulldown-Transistors. Zum Schritt 204b gehört das Liefern
des Signals ndrv2, zumindest teilweise auf die Aktion des Pullup-
und des Pulldown-Transistors hin. Zum Schritt 204c gehört das Liefern
des Signals pdrv2, zumindest teilweise auf die Aktion des Pullup- und
des Pulldown-Transistors hin.
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Es
wurde ein störsignalarmer
CMOS-Puffer geschaffen, der über
die Vorteile einer konstanten Lastimpedanz und eines linear ansteigenden
Stromverlaufs am Ausgang verfügt.
In diesem Puffer sind Sourcefolger-Pullup- und -Pulldown-Transistoren hinzugefügt, um das
Einschalten der Treiberschaltungen zu verzögern und um den Spannungs-
und den Stromverlauf der Treiber zu formen. Diese kritisch platzierten
Pullup- und Pulldown-Transistoren bewerkstelligen beim Ausschalten
der Treiber dieselbe Funktion. Andere Variationen und Ausführungsformen
sind für
den Fachmann ersichtlich.