JP2000091904A

JP2000091904A - 定インピ―ダンスで低ノイズのｃｍｏｓバッファ

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Publication number: JP2000091904A
Application number: JP11171717A
Authority: JP
Inventors: Robert Gary Pollachek; ゲイリーポーラチェックロバート
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-09-11
Filing date: 1999-06-17
Publication date: 2000-03-31
Anticipated expiration: 2019-06-17
Also published as: US6051995A; JP3523117B2; EP1006657B1; EP1006657A3; DE69927911T2; DE69927911D1; EP1006657A2

Abstract

(57)【要約】（修正有）【課題】定インピーダンスで低雑音のＣＭＯＳバッフ
ァを提供する。【解決手段】端子１４からの入力はトーテムポールタ
イプに４組のＣＭＯＳ低雑音増巾プリドライバーに結合
される。これら４組のＣＭＯＳトランジスターはすべて
電源ノード２２および接地２６の間に平行に接続されて
おり、Ｔｒ４０，４８；Ｔｒ４６，５４；Ｔｒ４２，５
０；Ｔｒ４４，５２である。出力段を構成する２組のＣ
ＭＯＳドライバーはＴｒ１６，１８；Ｔｒ２８，３０で
あり、プリドライバーとは別の電源ノード２０および接
地ノード２４の間に平行接続される。４組のＣＭＯＳプ
リドライバーはそれぞれに出力ドライバーの４個のトラ
ンジスターの１個を駆動し、出力は端子１２から取り出
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に集積回路
（ＩＣ）の設計および製造に関し、より詳細には、電流
波形を制御することで出力インピーダンスを安定化さ
せ、信号ノイズおよびＩＣの電力および接地ノード上の
ノイズを低減するＣＭＯＳバッファに関する。

【０００２】

【従来の技術】どの世代のチップにおいても、より高速
なチップには、供給ノイズのより良い制御および絶え間
なく拡大されるデータバスのより高速なスイッチング速
度を与えるＩ／Ｏバッファの設計が必要である。デジタ
ルチップのデータ転送速度は、クロックからデータへの
達成可能な伝搬遅延によって制限される。この伝搬遅延
は、出力バッファの設計によって決まる出力スルーレー
トおよびノイズ制限よって主に支配される。１秒当たり
ギガビットの速度でデータを転送するには、広いデータ
経路と高周波の信号送信とを組み合わせること必要であ
る。ＬＶＴＴＬ（低電圧トランジスタトランジスタ論
理）Ｉ／Ｏインターフェース仕様などの規格として広く
受け入れられている論理レベルを使用してデジタルデバ
イス間の通信を行うことは、現在のところ良好な状態を
維持している。この規格と互換性のあるチップデータ出
力ドライバは、絶え間なく増大する速度で比較的大きな
電圧遷移（＞２ボルト）を介して高容量負荷（数十ピコ
ファラッド）をスルーする能力がなければならない。得
られた変位電流は、Ｉ／Ｏピンおよび出力／接地ピンイ
ンダクタンスを流れなければならず、デバイス動作に干
渉する自己誘導電圧スパイクを起こす。

【０００３】

【発明が解決しようとする課題】現在のチップパッケー
ジング技術は、代表的には、チップと基板レベル電源と
接地面との間の数ナノヘンリのパッケージリード線イン
ダクタンスを配置するもので、増大する周波数の要求に
追いついていない。誘導寄生は、「接地バウンス（boun
ce）」などのノイズ成分を導き、スイッチング速度の二
乗に比例して悪化する。パッケージ寄生は、スイッチン
グ速度の要求に見合うほど十分に改善されてきていない
ので、出力バッファの設計は、どの所定のパッケージ構
成についてもスイッチング速度とノイズとの間の最も可
能なトレードオフにより近づくように改善されなければ
ならない。

【０００４】例えば、１００ＭＨｚでスイッチングする
データバスは、１ナノ秒当たり１ボルトを超えるスルー
レートがなければいけない。各電源および接地ピンは、
一般に８本までのデータピンを駆動し、各々は２ナノ秒
以内の２ボルト変位を介して一般に３５ｐＦの容量で負
荷を与えられる。自己インダクタンスの式ｖ＝Ｌｄｉ／
ｄｔによる電流変化率からノイズが生じるので、線形の
ランプ（三角）電流／時間波形は、プリセットノイズ電
圧リミットを超えることなしに最小限の時間で負荷容量
から最大電荷を輸送するために最も効率的である。必要
な電圧スルーレートは、以下のような三角電流パルスを
生成することによって得られた。三角電流パルスは、全
２ｎｓスルー時間の間０から線形に立上がり、次式によ
って決定されるピーク値に達する、Ｑcap＝Ｎ＊Ｃ＊ΔＶ＝∫ｉ（ｔ）ｄｔここで、Ｎは、共通の電源／接地電流経路を介して容量
負荷Ｃを同時に駆動する出力の数である。線形電流ラン
プについては、ｉ（ｔ）＝Ｉpeak＊（ｔ−ｔ₀）⇒∫ｉ（ｔ）ｄｔ＝Ｉpeak＊Δｔ／２⇒Ｉpeak ＝２＊Ｎ＊Ｃ＊ΔＶ／Δｔ＝２＊８ドライバ＊３５ｐＦ＊２ｖ／２ｎｓ＝０．５６アンペアこれは、次式で決まる一般に３ナノヘンリの電源／接地
自己インダクタンスを介して誘導電圧ダブレット（ノイ
ズスパイク）を起こす。Ｖpeak ＝Ｌｄｉ／ｄｔ＝３ｎＨ＊０．５６Ａ／２ｎｓ＝±０．８４ボルト

【０００５】実際には、ノイズダブレットのより高い周
波数成分は、パッケージ電源ピンインダクタンス、ドラ
イバのチャネル抵抗、負荷容量および負荷ピンのインダ
クタンスを備えたＬ−Ｒ−Ｃネットワークによってフィ
ルタされ、出力遷移端の減衰正弦振動が起きる。しか
し、スイッチングドライバトランジスタの抵抗は時間変
化する。したがって、ピークの大きさおよびこの振動の
期間は、電源ピンへの低チャネルインピーダンス電流経
路を与える状態から接地ピンへの低チャネルインピーダ
ンス接続を与えるより高いインピーダンス状態への出力
ドライバトランジスタのスイッチング遷移の詳細に依存
する。一方、負荷電圧の揺れ（その速度は、オーバーシ
ュートが制限される間に最大化されなければならない）
は、非線形スイッチングトランジスタの動作モードを変
化させることによって、ネットワークの時間変化抵抗成
分に影響を与える。

【０００６】課題は、システム誤動を防ぐためにノイズ
成分を制御および制限すると同時に負荷ネットワークを
急速に充電する実用的な回路を提供することである。こ
れらのノイズ成分は、３つの主要な供給源から生じる。
３つの供給源の各々は、一般に有効な供給ノイズに対し
て約０．４ボルト（ＬＶＴＴＬについて）の最大リミッ
トを設定する、Ａ．出力電圧の複数バウンスに応答した受信側チップで
の入力の複数スイッチング。

【０００７】Ｂ．スイッチング出力と共通の電源／接地
接続を共有する任意の静止（スイッチングなし）出力の
誤スイッチング。

【０００８】Ｃ．チップの共通の基板および電源接続を
介して内部電源分散ネットワークに結合されたノイズに
よる、チップ入力または内部論理の誤スイッチング。

【０００９】より高速な波形を生成するために前述のイ
ンピーダンス遷移を調整する回路を提供するための多く
の試みが文献に記載されてきた。しかし、それぞれに不
利点がある。有効な論理レベルへ達する前の所定期間
中、出力が非駆動（高いＺ）に維持されることを必要と
するものがある。しかし、この一連のイベントは、出力
が非決定性である間隔を最小にしようとする多くのデジ
タルシステムにとって許容できない。電圧の揺れをＬＶ
ＴＴＬが必要とする揺れより小さく低減するものもあ
る。低待機電源の印加に対してそれらを不適切とするＤ
Ｃ電流を引くものもある。抵抗器または基準電圧などの
外部構成要素の非実用的な追加を必要とするものもあ
る。より実用的なアプローチは、オンチップ抵抗器を使
用してスルーレートを安定化させることであるが、これ
を準最適で不正確な形状の電流波形を生成する構成で使
用しなければならない場合、上記の例で与えられた１０
０ＭＨｚで動作するために必要である速度／ノイズ性能
レベルを達成することはできない。

【００１０】これまでに試みられてきた別のアプローチ
は、出力バッファを連続的な時間間隔で起動される複数
のドライバに分割することである。これにより、得られ
る電流成分の同時発生を低減し、速度／ノイズトレード
オフを制御する別の手段が与えられる。しかし、これら
時間的に分離された電流パルスが滑らかに立ち上がる均
一な合成波形に混合された状態が（供給電圧、温度、お
よびプロセスの変動を通して）維持されることを確実に
する手段なしに、各段が跳ね上がるような電流変動が起
こり、最適な速度／ノイズトレードオフは悪化する。以
下にさらに詳細に説明されるように、滑らかに出力およ
び合成電流波形においてリプルを最小限にするために複
数の段を相互作用させる手段が必要である。

【００１１】最後に、従来技術は、交差結合されたノイ
ズ供給源の問題を解決しない（上記Ｃ参照）。すなわ
ち、出力ドライバトランジスタに接続されたノイズのあ
る電源ネットワークと、入力バッファ、感度増幅器、ま
たはタイミング生成器などのチップのノイズ感受性部分
に接続されたノイズのない電源ネットワークとの間の相
互作用が解決される必要がある。出力ドライバトランジ
スタからのノイズは、主にノイズのある電源バスへのオ
ーミックまたはダイオード的接続のいずれかを介した共
通基板チップ（基板結合、および基板接合へのドレイ
ン）を通して、または出力バッファプリドライバなどの
ノイズのない電源によって電力供給される回路から直接
に共通チップ基板に結合される。共通基板は、ノイズ電
源ピンインダクタンスによって経験される大きい電圧変
位からのエネルギーを共通基板を介して隣接のノイズの
ない電源バスへ抵抗的に結合する。Ｉ／Ｏバッファプリ
ドライバ回路は、この回路を供給するノイズのない電源
レールへ直接的に電流を注入する。これは、ノイズのな
い電源ピンのパッケージインダクタンスを介して著しい
リプルを起こし得、その結果、バッファ設計による制御
がなければノイズ感受性回路の誤動作が起きる。

【００１２】図１の従来技術は、出力ドライバのゲート
を制御するプリドライバのソースおよびドレイン端末の
両方に直列な抵抗を使用することによって出力ドライバ
のオンオフの速度を制御することを試みるバッファを示
す。ここで、プリドライバ間の交差結合は、強制的にド
ライバトランジスタのオフをオンよりも速くする。これ
は、クローバ（ｃｒｏｗｂａｒ）電流を最小化するが、
必ず遅延オンイベントによりスイッチング速度がより遅
くなる。抵抗器は、プリドライバに指数関数的な減衰電
圧波形を生成させ、やはり指数関数的に減衰する時間導
関数（電流スロープおよび誘導ノイズ）を生じる（出力
ドライバのオンは、性能を制限するノイズピークで始ま
り、ピークは直後に減衰し始め、出力負荷の充電速度に
次第に寄与しなくなる）。

【００１３】図２の従来技術は、出力イネーブル信号が
追加されたバッファを示す。このバッファはまた、プリ
ドライバ中に抵抗器を使用し、図１のバッファによって
生成される波形に同様の不都合な指数関数的波形を生じ
る。ドライバのオフがドライバのオンの前にこのバッフ
ァ中で起こらなければいけないので、クローバ電流の回
避が、やはり速度を犠牲にしても重要とされた。

【００１４】図３の従来技術は、ドライバゲート容量を
線形に充電するために定電流供給源として電流ミラーを
使用することによって、ドライバオン電圧ランプ速度を
指数関数ではなく線形にするための変更を例示する。こ
の技術の１つの欠点は、電流ミラーが電源間にＤＣ電流
経路を導入し、ゼロ待機電流を必須とする用途にとって
好ましくないことである。別の欠点は、ドライバのＭＯ
ＳＦＥＴのゲートに印加される線形電圧ランプがそのド
レイン電流に線形ランプを生成しないことである。理想
的なＭＯＳＦＥＴは、二乗則（square-law）デバイスで
ある。ドレイン電流は、飽和時は、ゲート電圧の二乗に
比例して増加する。

【００１５】図４の従来技術は、オフ速度よりもオン速
度が遅くなるように制御するためにプリドライバにおい
て抵抗器を使用するイネーブル入力を有するバッファを
示す。この従来技術は、上記の不都合を有する。出力イ
ンピーダンスを安定化するために出力ドライバトランジ
スタのドレインに直列にさらなる抵抗器が追加される。
これは、ＭＯＳＦＥＴ製造許容性（チャネル長、閾値、
およびゲート酸化物の厚さ）によるインピーダンス変動
を低減する。しかし、いくつかの不都合がある。追加さ
れた抵抗は、さらなるＲＣ時定数による容量負荷を駆動
する際に出力を遅延させること、および抵抗器を介した
ＤＣ負荷電流による電圧降下が、ＴＴＬなどのインター
フェース規格に必要な十分な定常状態電圧レベルを達成
する能力を損なわせる。

【００１６】図５の従来技術は、同じ出力ピンに並列に
２つの出力バッファを接続することによって必須に作製
される合成バッファを示す。２セットのドライバのうち
の１つ（より小さい駆動電流を有する方）は、高速プリ
ドライバによって迅速にオンまたはオフされる。大きい
方の平行ドライバは、遅延プリドライバによってより遅
い時刻にオンされる。これは、いくらかより小さいピー
クノイズの代わりに、大きい方のドライバ段の遅延オン
によるいくらかより遅いバッファを生成する。これは、
他の従来技術のバッファによって生成される単一のより
大きなスパイクの代わりにひと続きのより小さいノイズ
スパイクを生成する。連続する段（および連続するノイ
ズスパイク）の起動の間の時間遅延は、負荷のスルーレ
ートを上げることに寄与しないので、大きな浪費であ
る。

【００１７】上記例のすべてに共通の問題は、大きな高
容量出力ドライバゲートのオフが、合成バッファのスイ
ッチング速度全体を調整するので、非常に迅速に遂行さ
れなければならないことである。この急速なオフは、放
電電流の急速なスパイクがこのゲート容量を放電するた
めにプリドライバを介して電源レール注入されることを
必要とする。パッケージピンの使用できる本数の制限
は、電源レールおよびプリドライバのための共通基板接
続が、多くの他の出力バッファプリドライバおよび入力
バッファなどの集積回路の他の内部回路の間で共有され
なければならない。プリドライバおよび入力バッファを
「ノイズのない」内部供給レールに接続することは、そ
れらのデータおよび制御入力信号がバッファの外で発生
し、同じノイズなし供給レベルで参照されるので、通常
好ましい。これは、供給ノイズの存在下でバッファの予
測可能な応答を確実にする。しかし、共通電源接続を用
いると、多くのそのようなバッファプリドライバからの
組合わさった同時スイッチング電流は、これらのノイズ
のない電源レールを共有する他の回路の動作を乱すのに
十分なノイズを誘導させ得る。したがって、プリドライ
バからの初期起動電流スパイクを低減する必要は満たさ
れないままである。

【００１８】パッケージの理論的な最高値に非常に近い
速度／ノイズ性能トレードオフを生成するようにスイッ
チング波形を調整することによって、高駆動バッファの
遷移の間の電源ノイズを制御するようにＣＭＯＳバッフ
ァを設計できることは利点となる。また、バッファが、
外部基準成分、または基準電流を生成するためのＤＣ電
流を必要としないことも利点となる。さらに、時間を浪
費するアクティブなキャリブレーション間隔またはスル
ーレートスイッチング遅延がないことは利点となる。

【００１９】どの出力遷移よりも前に高インピーダンス
状態に入ることなしに、より安定な出力インピーダンス
を有する綺麗な出力遷移を与えるようにＣＭＯＳバッフ
ァが設計され得ることは利点となる。ＣＭＯＳ出力イン
ピーダンスが、転送ライン負荷インピーダンスにより一
貫して一致することは利点となる。同期システムにおい
てできるだけ大きなセットアップおよび保持時間を与え
るデータ有効間隔をバッファによって最大化することが
できることはまた利点となる。

【００２０】従来に見られる２つ（またはそれ以上）の
異なる電流およびノイズパルスではなく、滑らかで連続
な電流波形を生成するように出力ドライバ段を結合する
ことは利点である。

【００２１】ノイズのない電源バスに誘導されるスイッ
チングノイズが、速度を犠牲にすることなく、ノイズの
ない電源バスに接続されるトランジスタを介する電流の
変化速度を減少させることによって低減されることは利
点となる。

【００２２】したがって、回路入力での入力信号の受信
に応答して回路出力に定インピーダンス負荷および線形
ランプ電流波形を与える低ノイズＣＭＯＳ回路が提供さ
れる。この回路は、第１（Ｖｄｄｐ）および第２の（Ｖ
ｄｄ）電源ノード、および第１（Ｖｓｓｐ）および第２
の（Ｖｓｓ）接地ノードを有する。第１の電源ノード
（Ｖｄｄｐ）に動作的に接続されるＰＭＯＳトランジス
タＰ５のソース、出力およびＮＭＯＳトランジスタＮ５
のドレインに動作的に接続されるＰ５ＰＭＯＳのドレ
イン、および第１の接地ノード（Ｖｓｓｐ）に動作的に
接続されるＮ５ＮＭＯＳのソースを有する第１のドライ
バトランジスタ対が含まれる。

【００２３】第２のドライバトランジスタ対は、第１の
電源ノード（Ｖｄｄｐ）に動作的に接続されるＰＭＯＳ
トランジスタＰ６のソース、出力およびＮＭＯＳトラン
ジスタＮ６のドレインに動作的に接続されるＰ６ＰＭ
ＯＳのドレイン、および第１の接地ノード（Ｖｓｓｐ）
に動作的に接続されるＮ６ＮＭＯＳのソースを有し、
第１のトランジスタ対に並列に動作的に接続される。

【００２４】それぞれにトランジスタ対を含み、第２の
電源ノード（Ｖｄｄ）に動作的に接続されるＰＭＯＳト
ランジスタ（Ｐ１、Ｐ２、Ｐ３、およびＰ４）のソー
ス、プリドライバ出力およびＮＭＯＳトランジスタ（Ｎ
１、Ｎ２、Ｎ３、およびＮ４）のドレインに動作的に接
続されるＰＭＯＳトランジスタのドレイン、および第２
の接地ノード（Ｖｓｓ）に動作的に接続されるＮＭＯＳ
トランジスタのソースを有する４つのプリドライバ回路
が含まれる。

【００２５】第１のプリドライバは、Ｐ１およびＮ１ト
ランジスタを含み、Ｐ１およびＮ１トランジスタのゲー
トは、入力信号を受け取るために回路入力に動作的に接
続される。第１のプリドライバの出力は、ｐｄｒｖ１信
号を供給するためにドライバＰＭＯＳＰ５のゲートに
動作的に接続される。

【００２６】第２のプリドライバは、Ｐ２およびＮ２ト
ランジスタを含み、Ｐ２およびＮ２トランジスタのゲー
トは、入力信号を受け取るために回路入力に動作的に接
続される。第２のプリドライバの出力は、ｐｄｒｖ２信
号を供給するためにドライバＰＭＯＳＰ６のゲートに
動作的に接続される。

【００２７】第３プリドライバは、Ｐ３およびＮ３トラ
ンジスタを含み、Ｐ３およびＮ３トランジスタのゲート
は、入力信号を受け取るために回路入力に動作的に接続
される。第３プリドライバの出力は、ｎｄｒｖ２信号を
供給するためにドライバＮＭＯＳＮ６のゲートに動作
的に接続される。

【００２８】第４プリドライバは、Ｐ４およびＮ４トラ
ンジスタを含み、Ｐ４およびＮ４トランジスタのゲート
は、入力信号を受け取るために回路入力に動作的に接続
される。第４プリドライバの出力は、ｎｄｒｖ１信号を
供給するためにドライバＮＭＯＳＮ５のゲートに動作
的に接続される。

【００２９】第１のＮＭＯＳ（Ｎ７）プルアップトラン
ジスタが含まれ、Ｎ７ＮＭＯＳのドレインは、第２の
電源ノード（Ｖｄｄ）に動作的に接続され、ソースは、
Ｐ６ＰＭＯＳのゲートに動作的に接続され、およびゲー
トは、Ｎ５ＮＭＯＳのゲートに動作的に接続される。

【００３０】第２のＮＭＯＳ（Ｎ８）プルアップトラン
ジスタが含まれ、Ｎ８ＮＭＯＳのドレインは、第２の
電源ノード（Ｖｄｄ）に動作的に接続され、ソースは、
Ｐ５ＰＭＯＳゲートのゲートに動作的に接続され、およ
びゲートは、Ｎ５ＮＭＯＳのゲートに動作的に接続さ
れる。

【００３１】最後に、第１のＰＭＯＳ（Ｐ７）プルダウ
ントランジスタが含まれ、Ｐ７ＰＭＯＳのソースは、Ｎ
６ＮＭＯＳのゲートに動作的に接続され、ドレイン
は、第２の接地ノード（Ｖｓｓ）に動作的に接続され、
およびゲートは、Ｎ５ＮＭＯＳのゲートに動作的に接
続され、それによって回路は、電源ノード、接地ノー
ド、および回路出力でのノイズの発生を最小限にする。

【００３２】本発明のある局面においては、第１のノー
ドを有する第１の抵抗器は、第３プリドライバＰ３Ｐ
ＭＯＳのソースおよび第１のＮ７ＮＭＯＳプルアップ
トランジスタのドレインに動作的に接続され、第２のノ
ードは、第２の電源ノード（Ｖｄｄ）に動作的に接続さ
れる。第１のノードを有する第２の抵抗器は、第２のプ
リドライバＮ２ＮＭＯＳのソースおよび第１のＰ７
ＰＭＯＳプルダウントランジスタのドレインに動作的に
接続され、第２のノードは、第２の接地ノード（Ｖｓ
ｓ）に動作的に接続される。

【００３３】本発明は上記の課題に鑑みてなされたもの
であり、その目的は上記のような問題点を克服して、定
インピーダンスで低ノイズのＣＭＯＳバッファを提供す
ることである。

【００３４】

【課題を解決するための手段】本発明による低ノイズＣ
ＭＯＳ回路は、回路入力における入力信号の受け取りに
応答して、回路出力において定インピーダンス負荷およ
び線形のランプ電流波形を提供する低ノイズＣＭＯＳ回
路であって、該回路は第１のドライバトランジスタ対で
あって、回路出力が該第１のＰＭＯＳドライバのドレイ
ンおよび該第１のＮＭＯＳドライバのドレインに動作的
に接続された、第１のＰＭＯＳプルアップトランジスタ
および第１のＮＭＯＳプルダウントランジスタを含む第
１のドライバトランジスタ対と、第２のドライバトラン
ジスタ対であって、該ＰＭＯＳプルアップトランジスタ
のソースおよびドレインが並列に動作的に接続され、該
ＮＭＯＳプルダウントランジスタのソースおよびドレイ
ンが並列に動作的に接続された、第２のＰＭＯＳプルア
ップトランジスタおよび第２のＮＭＯＳプルダウントラ
ンジスタを含む第２のドライバトランジスタ対と、プル
アップトランジスタおよびプルダウントランジスタの４
つのプリドライバ回路であって、各プリドライバ回路の
ゲートがＣＭＯＳ回路入力に動作的に接続され、各該プ
リドライバ回路が対応するドライバトランジスタのゲー
トに動作的に接続された、４つのプリドライバ回路と、
第１のソースフォロワＮＭＯＳプルアップトランジスタ
であって、該ソースが該第２のＰＭＯＳドライバのゲー
トに動作的に接続され、該第１のソースフォロワプルア
ップのゲートが該第１のＮＭＯＳドライバのゲートに動
作的に接続された、第１のソースフォロワＮＭＯＳプル
アップトランジスタと、第１のソースフォロワＰＭＯＳ
プルダウントランジスタであって、該ソースが該第２の
ＮＭＯＳドライバのゲートに動作的に接続され、該第１
のソースフォロワプルダウンのゲートが該第１のＮＭＯ
Ｓドライバのゲートに動作的に接続された、第１のソー
スフォロワＰＭＯＳプルダウントランジスタとを含み、
それにより上記目的が達成される。

【００３５】ソースが前記第１のＰＭＯＳドライバに動
作的に接続され、前記第２のソースフォロワプルアップ
のゲートが該第１のＮＭＯＳドライバのゲートに動作的
に接続された、第２のソースフォロワＮＭＯＳプルアッ
プトランジスタを更に含んでもよい。

【００３６】ＣＭＯＳ回路であって、該回路は第１の電
源ノード（Ｖｄｄｐ）および第２の電源ノード（Ｖｄ
ｄ）、ならびに、第１の接地ノード（Ｖｓｓｐ）および
第２の接地ノード（Ｖｓｓ）とに動作的に接続され、前
記第１および第２のＰＭＯＳドライバソースが該第１の
電源ノードに動作的に接続され、前記第１および第２の
ＮＭＯＳドライバソースが該第１の接地ノードに動作的
に接続され、該ＰＭＯＳプリドライバソースが該第２の
電源ノードに動作的に接続され、該ＮＭＯＳプリドライ
バソースが該第２の接地ノードに動作的に接続され、第
１および第２のプルアップトランジスタドレインが該第
２の電源ノードに動作的に接続され、前記第１のプルダ
ウントランジスタドレインが該第２の接地ノードに動作
的に接続されてもよい。

【００３７】第１のプリドライバ回路の出力が前記第１
のＰＭＯＳドライバゲートに動作的に接続され、第２の
プリドライバ回路の出力が前記第２のＰＭＯＳドライバ
ゲートに動作的に接続され、第３のプリドライバ回路の
出力が前記第２のＮＭＯＳドライバゲートに動作的に接
続され、第４のプリドライバ回路の出力が前記第１のＮ
ＭＯＳドライバゲートに動作的に接続されてもよい。

【００３８】前記第３のプリドライバＰＭＯＳソースお
よび前記第１のＮＭＯＳプルアップトランジスタドレイ
ンに動作的に接続された第１のノード、ならびに、第２
の電源ノードに動作的に接続された第２のノードを有す
る第１の抵抗器と、前記第２のプリドライバＮＭＯＳソ
ースおよび前記第１のＰＭＯＳプルダウントランジスタ
ドレインに動作的に接続された第１のノード、ならび
に、第２の接地ノードに動作的に接続された第２のノー
ドを有する第２の抵抗器とを更に含んでもよい。

【００３９】前記第１および第２の抵抗器が約３０６オ
ームの抵抗を有してもよい。

【００４０】入力信号が約１００ＭＨｚの周波数を有
し、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
が０．３５ミクロンプロセスの大きさに形成され、ＣＭ
ＯＳ回路出力が約３５ピコファラッド（ｐＦ）もの容量
を有する負荷に動作的に接続されてもよい。

【００４１】イネーブル回路が追加され、イネーブル入
力信号に動作的に接続され、ＣＭＯＳ回路出力を選択的
に高インピーダンス状態にするＣＭＯＳ回路であって、
該回路はプルアップトランジスタおよびプルダウントラ
ンジスタを含むイネーブルドライバ回路であって、該イ
ネーブルドライバ回路のゲートがイネーブル信号入力に
動作的に接続され、該イネーブルドライバ回路が出力を
有するイネーブルドライバ回路と、第２のＰＭＯＳプル
アップトランジスタ、第３のＰＭＯＳプルアップトラン
ジスタ、および第３のＮＭＯＳプルアップトランジスタ
であって、該第２のＰＭＯＳトランジスタのドレインお
よび該第３のＮＭＯＳトランジスタのソースが該第１の
ＰＭＯＳドライバトランジスタゲートに動作的に接続さ
れ、該第３のＰＭＯＳプルアップトランジスタドレイン
が該第２のＰＭＯＳドライバトランジスタゲートに動作
的に接続され、該第２および第３のＰＭＯＳのゲートな
らびに該第３のＮＭＯＳプルアップトランジスタが該イ
ネーブル回路出力に動作的に接続される、第２のＰＭＯ
Ｓプルアップトランジスタ、第３のＰＭＯＳプルアップ
トランジスタ、および第３のＮＭＯＳプルアップトラン
ジスタと、第４および第５のＮＭＯＳプルダウントラン
ジスタであって、該第４および第５のトランジスタのソ
ースがそれぞれ該第２および第１のＮＭＯＳドライバト
ランジスタゲートに動作的に接続され、該第３および第
４のＮＭＯＳプルダウントランジスタが該イネーブル回
路出力に動作的に接続される、第４および第５のＮＭＯ
Ｓプルダウントランジスタとを更に含み、該第１および
第２のプリドライバ回路はイネーブルトランジスタを含
み、該イネーブルトランジスタのドレインが該プリドラ
イバＮＭＯＳソースに動作的に接続され、該イネーブル
トランジスタのソースが該第２の接地ノードに動作的に
接続され、該第３および第４のプリドライバ回路はイネ
ーブルトランジスタを含み、該イネーブルトランジスタ
のドレインが該プリドライバＰＭＯＳドレインに動作的
に接続され、該イネーブルトランジスタのソースが該第
２の電源ノードに動作的に接続されてもよい。

【００４２】本発明による低ノイズＣＭＯＳ回路は、回
路入力での入力信号の受け取りに応答して、回路出力に
おいて定インピーダンス負荷および線形のランプ電流波
形を提供する低ノイズＣＭＯＳ回路であって、該回路
は、第１の電源ノード（Ｖｄｄｐ）および第２の電源ノ
ード（Ｖｄｄ）ならびに第１の接地ノード（Ｖｓｓｐ）
および第２の接地ノード（Ｖｓｓ）と、第１のドライバ
トランジスタ対であって、ＰＭＯＳトランジスタＰ５の
ソースが該第１の電源ノード（Ｖｄｄｐ）に動作的に接
続され、該Ｐ５ＰＭＯＳのドレインがＮＭＯＳトランジ
スタＮ５の出力およびドレインに動作的に接続され、該
Ｎ５ＮＭＯＳのソースが該第１の接地ノード（Ｖｓｓ
ｐ）に動作的に接続される、第１のドライバトランジス
タ対と、該第１のトランジスタ対に並列に動作的に接続
された第２のドライバトランジスタ対であって、ＰＭＯ
ＳトランジスタＰ６のソースが該第１の電源ノード（Ｖ
ｄｄｐ）に動作的に接続され、該Ｐ６ＰＭＯＳのドレイ
ンがＮＭＯＳトランジスタＮ６の出力およびドレインに
動作的に接続され、該Ｎ６ＮＭＯＳのソースが該接地ノ
ード（Ｖｓｓｐ）に動作的に接続される、第２のドライ
バトランジスタ対と、４つのプリドライバ回路であっ
て、各該プリドライバ回路がトランジスタ対を含み、Ｐ
ＭＯＳトランジスタ（Ｐ１、Ｐ２、Ｐ３およびＰ４）の
ソースが該第２の電源ノード（Ｖｄｄ）に動作的に接続
され、該ＰＭＯＳトランジスタのドレインがＮＭＯＳト
ランジスタ（Ｎ１、Ｎ２、Ｎ３およびＮ４）のプリドラ
イバ出力およびドレインに動作的に接続され、該ＮＭＯ
Ｓトランジスタのソースが該第１の接地ノード（Ｖｓｓ
ｐ）に動作的に接続される、第４のプリドライバ回路
と、を含み第１のプリドライバは該Ｐ１トランジスタお
よび該Ｎ１トランジスタを含み、該Ｐ１トランジスタお
よび該Ｎ１トランジスタのゲートは入力信号を受け取る
回路入力に動作的に接続され、該第１のプリドライバ出
力はｐｄｒｖ１信号を供給する該ドライバＰＭＯＳＰ
５のゲートに動作的に接続され、第２のプリドライバは
該Ｐ２トランジスタおよび該Ｎ２トランジスタを含み、
該Ｐ２トランジスタおよび該Ｎ２トランジスタのゲート
は入力信号を受け取る回路入力に動作的に接続され、該
第２のプリドライバ出力はｐｄｒｖ２信号を供給する該
ドライバＰＭＯＳＰ６のゲートに動作的に接続され、
第３のプリドライバは該Ｐ３トランジスタおよび該Ｎ３
トランジスタを含み、該Ｐ３トランジスタおよび該Ｎ３
トランジスタのゲートは入力信号を受け取る回路入力に
動作的に接続され、該第３のプリドライバ出力はｎｄｒ
ｖ２信号を供給する該ドライバＮＭＯＳＮ６のゲート
に動作的に接続され、第４のプリドライバは該Ｐ４トラ
ンジスタおよび該Ｎ４トランジスタを含み、該Ｐ４トラ
ンジスタおよび該Ｎ４トランジスタのゲートは入力信号
を受け取る回路入力に動作的に接続され、該第４のプリ
ドライバ出力はｎｄｒｖ１信号を供給する該ドライバＮ
ＭＯＳＮ５のゲートに動作的に接続され、更に該低ノ
イズＣＭＯＳ回路は、第１のＮＭＯＳ（Ｎ７）プルアッ
プトランジスタであって、該Ｎ７ＮＭＯＳのドレインが
該第２の電源ノード（Ｖｄｄ）に動作的に接続され、ソ
ースが該Ｐ６ＰＭＯＳゲートに動作的に接続され、ゲー
トが該Ｎ５ＮＭＯＳゲートに動作的に接続される、第１
のＮＭＯＳ（Ｎ７）プルアップトランジスタと、第２の
ＮＭＯＳ（Ｎ８）プルアップトランジスタであって、該
Ｎ８ＮＭＯＳのドレインが該第２の電源ノード（Ｖｄ
ｄ）に動作的に接続され、ソースが該Ｐ５ＰＭＯＳゲー
トに動作的に接続され、ゲートが該Ｎ５ＮＭＯＳゲート
に動作的に接続される、第２のＮＭＯＳ（Ｎ８）プルア
ップトランジスタと、第１のＰＭＯＳ（Ｐ７）プルダウ
ントランジスタであって、該Ｐ７ＰＭＯＳのソースが該
Ｎ６ＮＭＯＳゲートに動作的に接続され、ドレインが該
第２の接地ノード（Ｖｓｓ）に動作的に接続され、ゲー
トが該Ｎ５ＮＭＯＳゲートに動作的に接続され、それに
より該回路が電源ノード、接地ノードおよび回路出力に
おけるノイズの発生を最小化する、第１のＰＭＯＳ（Ｐ
７）プルダウントランジスタとを含み、それにより上記
目的が達成される。

【００４３】第１の抵抗器であって、前記第３のプリド
ライバＰ３ＰＭＯＳソースおよび前記第１のＮ７ＮＭＯ
Ｓプルアップトランジスタドレインに動作的に接続され
た第１のノード、ならびに、前記第２の電源ノード（Ｖ
ｄｄ）に動作的に接続された第２のノードを有する第１
の抵抗器と、第２の抵抗器であって、前記第２のプリド
ライバＮ２ＮＭＯＳソースおよび前記第１のＰ７ＰＭＯ
Ｓプルダウントランジスタドレインに動作的に接続され
た第１のノード、ならびに、前記第２の接地ノード（Ｖ
ｓｓ）に動作的に接続された第２のノードを有する第２
の抵抗器とを更に含んでもよい。

【００４４】本発明による出力を提供する方法は、２対
の並列プルアッププルダウントランジスタを有する低ノ
イズバッファ回路において、線形のランプ電流波形を定
インピーダンス負荷を有する出力に提供する方法であっ
て、該方法は、ａ）入力信号をバッファされるように受
け取るステップと、ｂ）入力信号に応答して以下のサブ
ステップを実行するステップとを含み、該ステップｂ）
が、１）該ステップａ）において受け取られた信号に
応答して、入力信号のコンプリメントのレプリカであ
り、第１のランプ持続時間および第１の時間遅延を有す
る、第４のプリドライバ信号ｎｄｒｖ１を提供するステ
ップと、２）該ステップａ）において受け取られた信
号および該ステップａ）１）における第４のプリドライ
バ信号の提供に応答して、入力信号のコンプリメントの
レプリカであり、第１のランプ持続時間よりも大きな第
２のランプ持続時間および第１の時間遅延よりも大きな
第２の時間遅延を有する、第３のプリドライバ信号ｎｄ
ｒｖ２を提供するステップと、３）該ステップａ）に
おいて受け取られた信号、該ステップａ）１）における
該第４のプリドライバ信号の提供、および該ステップ
ａ）２）における第３のプリドライバ信号の提供に応答
して、該入力信号のコンプリメントのレプリカであり、
第２のランプ持続時間よりも大きな第３のランプ持続時
間および第２の時間遅延を有する、第２のプリドライバ
信号ｐｄｒｖ２を提供ステップと、４）該ステップａ）
において受け取られた信号、該ステップａ）１）におけ
る該第４のプリドライバ信号の提供に応答して、該入力
信号のコンプリメントのレプリカであり、第２のランプ
持続時間および第２の時間遅延を有する、第１のプリド
ライバ信号ｐｄｒｖ１を提供するステップと、５）該
第４のプリドライバ信号ｎｄｒｖ１に応答して、第１の
プルダウンドライバトランジスタをゲートするステップ
と、６）該第３のプリドライバ信号ｎｄｒｖ２に応答
して、第２のプルダウンドライバトランジスタをゲート
するステップと、７）該第２のプリドライバ信号ｐｄ
ｒｖ２に応答して、第２のプルアップドライバトランジ
スタをゲートするステップと、８）該第１のプリドライ
バ信号ｐｄｒｖ１に応答して、第１のプルアップドライ
バトランジスタをゲートし、それにより低ノイズバッフ
ァ信号を提供するステップとを実行する方法であり、そ
れにより上記目的が達成される。

【００４５】プルアップトランジスタおよびプルダウン
トランジスタが第４のプリドライバの出力に動作的に接
続されるように提供される方法であって、前記ステップ
ｂ）１）が、プルアップトランジスタおよびプルダウン
トランジスタの応答を少なくとも部分的に促すことを含
み、前記ステップｂ）２）が、プルアップトランジスタ
およびプルダウントランジスタの動作に応答して、少な
くとも部分的にｎｄｒｖ２信号を提供することを含み、
前記ステップｂ）３）が、プルアップトランジスタおよ
びプルダウントランジスタの動作に応答して、少なくと
も部分的にｐｄｒｖ２信号を提供することを含んでもよ
い。

【００４６】出力において安定した負荷インピーダンス
および線形のランプ電流波形を有する利点を含む低ノイ
ズＣＭＯＳバッファが提供される。バッファは波形成形
トランジスタを追加し、ドライバ回路をオンするのを遅
らせ、且つ、ドライバの電圧および電流の波形を成形す
る。これらのきわどく配置された波形成形トランジスタ
が、バッファ出力において反対の極性の線形のランプ電
流波形を促進する様態でドライバをオフにする機能を達
成する。バッファの出力において安定した出力インピー
ダンスおよび線形のランプ電流波形を成形する波形成形
トランジスタの使用方法も提供される。

【００４７】

【発明の実施の形態】図６は、本発明の低ノイズのＣＭ
ＯＳ回路の模式図である。ＣＭＯＳ回路１０は、回路入
力１４における入力信号の受信に応答して、回路出力１
２において定インピーダンス負荷および線形にランプさ
れた電流波形を提供する。回路は、第１のＰＭＯＳプル
アップ１６と第１のＮＭＯＳプルダウントランジスタ１
８を含むドライバトランジスタの第１の対を含む。回路
出力１２は、第１のＰＭＯＳドライバ１６のドレインお
よび第１のＮＭＯＳドライバ１８のドレインと動作的に
接続される。

【００４８】第１の電源ノード（Ｖｄｄｐ）２０および
第２の電源ノード（Ｖｄｄ）２２が含まれる。低ノイズ
電源ノード２２は、以下に述べるプリドライバ回路に電
力を供給するために用いられる。低ノイズ電源２２上で
ノイズスパイクを最小化するために、ドライバトランジ
スタ１６および２８は別個の電源２０に結合される。同
様に、第１の接地ノード（Ｖｓｓｐ）２４および第２の
接地ノード（Ｖｓｓ）２６が含まれ、プリドライバ回路
からドライバノイズを分離する。

【００４９】あるいは、ＰＭＯＳトランジスタＰ５（１
６）のソースは、第１の電源ノード（Ｖｄｄｐ）２０に
動作的に接続され、Ｐ５ＰＭＯＳ１６のドレインは
出力１２およびＮＭＯＳトランジスタＮ５１８のドレ
インに動作的に接続される。Ｎ５ＮＭＯＳ１８のソ
ースは、第１の接地ノード（Ｖｓｓｐ）２４に動作的に
接続される。

【００５０】第２のＰＭＯＳプルアップ２８および第２
のＮＭＯＳプルダウントランジスタ３０を含むドライバ
トランジスタの第２の対も含まれる。ＰＭＯＳプルアッ
プトランジスタ１６および２８のソースおよびドレイン
は動作的に並列接続され、ＮＭＯＳプルダウントランジ
スタ１８および３０のソースおよびドレインは、動作的
に並列接続される。すなわち、ＰＭＯＳトランジスタＰ
６（２８）のソースは、第１の電源ノード（Ｖｄｄｐ）
２０に動作的に接続される。Ｐ６ＰＭＯＳ２８のドレ
インは、出力１２およびＮＭＯＳトランジスタＮ６３
０のドレインに動作的に接続される。Ｎ６ＮＭＯＳ
３０のソースは、第１の接地ノード（Ｖｓｓｐ）２４に
動作的に接続される。

【００５１】プルアップトランジスタおよびプルダウン
トランジスタの４つのプリドライバ回路３２、３４、３
６、および３８も含まれる。各プリドライバ回路３２、
３４、３６、および３８のゲートは、ＣＭＯＳ回路入力
１４に動作的に接続される。各プリドライバ回路３２、
３４、３６および３８は、対応するドライバトランジス
タ１６、２８、３０および１８のゲートにそれぞれ動作
的に接続される。

【００５２】すなわち、各プリドライバ回路３２、３
４、３６、および３８は、トランジスタ対を含み、ＰＭ
ＯＳトランジスタＰ１、Ｐ２、Ｐ３およびＰ４（４０、
４２、４４、および４６）のドレインは、第２の電源ノ
ード（Ｖｄｄ）２２に動作的に接続されている。各ＰＭ
ＯＳトランジスタ４０、４２、４４および４６のドレイ
ンは、プリドライバ出力５６、５８、６０、および６
２、ならびに、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３
およびＮ４（４８、５０、５２および５４）のドレイン
にそれぞれ動作的に接続される。各ＮＭＯＳトランジス
タ４８、５０、５２および５４のソースは、第２の接地
ノード（Ｖｓｓ）２４と動作的に接続される。

【００５３】第１のプリドライバ３２は、Ｐ１トランジ
スタ４０とＮ１トランジスタ４８を含み、Ｐ１トランジ
スタ４０およびＮ１トランジスタ４８のゲートは、回路
入力１４に動作的に接続されて入力信号を受け取る。第
１のプリドライバ３２の出力５６は、ドライバＰＭＯＳ
Ｐ５１６のゲートに動作的に接続されており、ｐｄ
ｒｖ１信号を供給する。

【００５４】第２のプリドライバ３４は、Ｐ２トランジ
スタ４２およびＮ２トランジスタ５０を含み、Ｐ２トラ
ンジスタ４２およびＮ２トランジスタ５０のゲートは、
回路入力１４に動作的に接続され、入力信号を受け取
る。第２のプリドライバ出力５８は、ドライバＰＭＯＳ
Ｐ６２８のゲートと動作的に接続されてｐｄｒｖ２
信号を供給する。

【００５５】第３のプリドライバ３６は、Ｐ３トランジ
スタ４４およびＮ３トランジスタ５２を含み、Ｐ３トラ
ンジスタ４４およびＮ３トランジスタ５２のゲートは、
回路入力１４に動作的に接続され、入力信号を受け取
る。第３のプリドライバ出力６０は、ＮＭＯＳＮ６
３０のゲートと動作的に接続され、ｎｄｒｖ２信号を供
給する。

【００５６】第４のプリドライバ３８は、Ｐ４トランジ
スタ４６およびＮ４トランジスタ５４を含み、Ｐ４トラ
ンジスタ４６およびＮ４トランジスタ５４のゲートは回
路入力１４に動作的に接続され、入力信号を受け取る。
第４のプリドライバ出力６２は、ドライバＮＭＯＳＮ
５のゲートと動作的に接続され、ｎｄｒｖ１信号を供給
する。

【００５７】第１のソースフォロワＮＭＯＳプルアップ
トランジスタ６４は、ソースが第２のＰＭＯＳドライバ
２８のゲートに動作的に接続される状態で含まれる。第
１のソースフォロワプルアップ６４のゲートは、第１の
ＮＭＯＳドライバ１８のゲートと動作的に接続される。
すなわち、Ｎ７ＮＭＯＳ６４のドレインは、第２の
電源ノード（Ｖｄｄ）２２に動作的に接続され、ソース
は、Ｐ６ＰＭＯＳ２８のゲートに動作的に接続され、
ゲートはＮ５ＮＭＯＳ１８のゲートに動作的に接続
される。

【００５８】第１のソースフォロワＰＭＯＳプルダウン
トランジスタ６６は、ドレインが第２のＮＭＯＳドライ
バ３０のゲートに動作的に接続される状態で含まれる。
第１のソースフォロワプルダウン６６のゲートは、第１
のＮＭＯＳドライバ１８のゲートに動作的に接続され
る。Ｐ７ＰＭＯＳ６６のソースは、Ｎ６ＮＭＯＳ
３０のゲートに動作的に接続され、ドレインは、第２の
接地ノード（Ｖｓｓ）２６に動作的に接続され、ゲート
は、Ｎ５ＮＭＯＳ１８のゲートに動作的に接続され
る。それにより、回路は電源ノード、接地ノードおよび
回路出力でのノイズの発生を最小化する。

【００５９】本発明のいくつかの局面において、第２の
ソースフォロワＮＭＯＳプルアップトランジスタ６８は
また、ソースが第１のＰＭＯＳドライバ１６のゲートに
動作的に接続される状態で含まれる。第２のソースフォ
ロワプルアップ６８のゲートは、第１のＮＭＯＳドライ
バ１８のゲートに動作的に接続される。Ｎ８ＮＭＯＳ
６８のドレインは、第２の電源ノード（Ｖｄｄ）２２
に動作的に接続され、ソースはＰ５ＰＭＯＳ１６の
ゲートに動作的に接続され、ゲートはＮ５ＮＭＯＳ
１８のゲートに動作的に接続される。

【００６０】第１の抵抗器７０は、プリドライバＰ３
ＰＭＯＳ４４のソースと、第１のＮ７ＮＭＯＳプ
ルアップトランジスタ６４のドレインとに動作的に接続
される第１のノードを有して含まれる。第２のノード
は、第２の電源ノード（Ｖｄｄ）２２に動作的に接続さ
れる。第２の抵抗器７２は、第２のプリドライバＮ２Ｎ
ＭＯＳ５０と第１のＰ７ＰＭＯＳプルダウントラン
ジスタ６６のソースとに動作的に接続された第１のノー
ドを有して含まれる。第２のノードは、第２の接地ノー
ド（Ｖｓｓ）２６に動作的に接続される。本発明のいく
つかの局面において、第１の抵抗器７０および第２の抵
抗器７２は、約３０６オームの抵抗を有する。

【００６１】図７は、イネーブル回路を追加した図６の
模式図である。ＣＭＯＳイネーブリングバッファ１００
は、入力１０２におけるイネーブル入力信号を受け取
り、ＣＭＯＳ回路出力１２を高インピーダンス状態に選
択的に入れる。ＣＭＯＳイネーブリングバッファ１００
は、プルアップおよびプルダウントランジスタ１０６
ａ、１０６ｂ、および１０８ａ、ならびに１０８ｂを含
むイネーブルドライバ回路１０４ａおよび１０４ｂを含
む。イネーブルドライバ回路１０４ａおよび１０４ｂの
ゲートは、イネーブル信号入力１０２に動作的に接続さ
れる。イネーブルドライバ回路１０４ａは、出力１１０
ａを有し、イネーブルドライバ回路１０４ｂは出力１１
０ｂを有する。

【００６２】第２のＰＭＯＳ１１２ａ、第３のＰＭＯＳ
１１２ｂおよび第３のＮＭＯＳ１１４ＰＭＯＳプルアッ
プトランジスタは、第２のＰＭＯＳトランジスタ１１２
ａのドレインおよび第３のＮＭＯＳトランジスタ１１４
のソースが、第１のＰＭＯＳドライバトランジスタ１６
のゲートに動作的に接続され、第３のＰＭＯＳトランジ
スタ１１２ｂのドレインが、第２のＰＭＯＳドライバト
ランジスタ２８のゲートに動作的に接続された状態で含
まれる。第２および第３のＰＭＯＳプルアップトランジ
スタ１１２ａおよび１１２ｂのゲートは、イネーブル出
力１１０ｂに動作的に接続され、第３のＮＭＯＳプルア
ップトランジスタ１１４は、イネーブル回路出力１１０
ａに動作的に接続される。

【００６３】第４および第５のＮＭＯＳプルダウントラ
ンジスタ１１６および１１８は、第４および第５のトラ
ンジスタ１１６および１１８のドレインが、第２および
第１のＮＭＯＳドライバトランジスタ３０および１８の
ゲートにそれぞれ動作的に接続される状態で含まれる。
第４および第５のＮＭＯＳプルダウントランジスタ１１
６および１１８は、イネーブル回路出力１１０ａと動作
的に接続される。

【００６４】第１および第２のプリドライバ回路３２お
よび３４は、イネーブルトランジスタ１２０および１２
２をそれぞれ含む。イネーブルトランジスタ１２０およ
び１２２のドレインは、プリドライバＮＭＯＳトランジ
スタ４８および５０それぞれのソースに動作的に接続さ
れる。イネーブルトランジスタ１２０および１２２のソ
ースは、第２の接地ノード２６に動作的に接続される。

【００６５】第３および第４のプリドライバ回路３６お
よび３８は、イネーブルトランジスタ１２４および１２
６をそれぞれ含む。イネーブルトランジスタ１２４およ
び１２６のドレインは、プリドライバＰＭＯＳトランジ
スタ４４および４６それぞれのソースに動作的に接続さ
れる。イネーブルトランジスタ１２４および１２６のソ
ースは、第２の電源ノード２２に動作的に接続される。

【００６６】図６に戻って参照すると、抵抗器７０およ
び７２を用いて出力ドライバ１６、１８、２８および３
０のゲートの充電／放電速度を安定化することを援助す
ること、および２段階出力ドライバを用いて過渡スイッ
チングイベントの期間を伝播することが周知である。し
かし、トランジスタＮ７（６４）、Ｐ７（６６）および
Ｎ８（６８）の配備は新規であり、このバッファの行動
に対するいくつかの主要な利点に寄与する。

【００６７】例示を目的として、入力１４の降下遷移に
応答するスイッチング行動をまず説明する。入力ライン
（ｉｎ＿ｄａｔａ）１４上における信号の上昇遷移に応
答する補完的行動が、降下端遷移と大部分が類似してい
ることが回路の対称性から明らかとなる。

【００６８】トランジスタＮ５１８およびＰ５１６
は、比較的広いチャネルの装置であり、それぞれは、総
出力駆動電流の約３分の１（２分の１から５分の１の範
囲のどこでも機能する）を供給する。トランジスタＮ６
３０およびＰ６２８は、残りの出力駆動電流を供給
する、より広いチャネルの装置である。Ｐ５１６およ
びＰ６２８はそれぞれ、Ｎ５１８およびＮ６３０
のチャネル幅の約２倍であり、匹敵する駆動強度（driv
e strength)を提供する一方でＮＭＯＳに比べてＰＭＯ
Ｓがより低速となる原因となる。プリドライバ３８（ｎ
ｄｒｖ１）および３２（ｐｄｒｖ１）は、トランジスタ
Ｎ６３０およびＰ６２８をそれぞれ切り換えるプリ
ドライバ３６（ｎｄｒｖ２）および３４（ｐｄｒｖ２）
よりも早く且つより迅速にトランジスタＮ５１８およ
びＰ５１６を切り換えるようにサイジングされる。最
速のプリドライバ３８（ｎｄｒｖ１）の出力は、他の３
つのプリドライバ３２、３４および３６のスルーレート
を制御するために用いられる。この相互作用は、バッフ
ァ１０の速度／ノイズ性能を安定化することを援助す
る。

【００６９】バッファ１０における重要な改善は、トラ
ンジスタＮ７（６４）、Ｎ８（６８）、およびＰ７（６
６）の設置に起因する。これらは、ソースフォロワ構成
に接続されており、この構成で、ゲート端子未満の閾値
電圧に向かってソース端子を充電するように意図され、
ノードｎｄｒｖ１上の電圧波形によって制御される遅延
（時間および電圧がシフトした）電圧／電流波形を発生
する。それらは、フィードバック構成で接続され、図６
に示すように、抵抗器Ｒ０７２およびＲ１７０に接続
される。

【００７０】ソースフォロワＮ７（６４）およびＮ８
（６８）は、主要放電経路を提供し、最初にオン状態の
ドライバトランジスタＰ５（１６）およびＰ６（２８）
を制御された速度でオフにする。Ｎ７６４からのチャ
ネル電流は、共通抵抗器Ｒ１７０を介してＰ３４４か
らの電流を増す。図８は、Ｎ７６４のドレインにおい
て結果として生じる電圧波形を示す。プリドライバ３８
（ｎｄｒｖ１）の出力の上昇より若干遅く始まるＮ７
６４からの電流成分は、まず、Ｐ３４４のソースにお
ける電圧を降下させる。これは、Ｐ３４４上の早期駆
動を低減し、プリドライバ３６（ｎｄｒｖ２）の出力の
上昇の初期速度を減速し、よって、Ｎ５１８が完全にオ
ンになるまでＮ６３０をオンにすることを遅らす。プ
リドライバ３８（ｎｄｒｖ１）の出力の比較的速い上昇
が一旦安定すると、ソースフォロワＮ７６４からの電
流成分もまた、プリドライバ３４（ｐｄｒｖ２）の出力
が充電するのに従って減少し始め、それによりＲ１７
０からの電流のより大きな部分を徐々に提供して信号ｎ
ｄｒｖ２をより速い速度で充電する。このフィードバッ
クがないと、信号ｎｄｒｖ２の電圧は減衰指数（ＲＣ充
電特性）に従い、それにより、ランプアップ率（ramp u
p rate)が減衰し、かつＮ６３０の電流傾斜が時間と
共に迅速に落ちていくに従って、最適出力バッファより
遅くなる。しかし、Ｒ１７０を介する電流成分の合計
からのフィードバックによって、信号ｎｄｒｖ１の上昇
傾斜は、信号ｎｄｒｖ２の上昇を最初に抑制する。その
後、信号ｐｄｒｖ２の上昇傾斜は、信号ｎｄｒｖ２の上
昇速度を高める。これらの動作は総合して、信号ｎｄｒ
ｖ１波形および信号ｐｄｒｖ２波形の両方に応答して信
号ｎｄｒｖ２波形を成形する。これは、要求される三角
の傾斜（triangular slope)と、所望の平坦なＶｓｓｐ
ノイズパルスを有する合成バッファ電流過渡を生成す
る。Ｎ７６４のチャネル寸法に対するＲ１７０の抵
抗の比率は、出力ドライバ（Ｎ５＋Ｎ６）１８および３
０を介する総電流の最も線形なランプ波形を得るため
に、信号ｎｄｒｖ２上で電圧波形を変更するように調節
される。

【００７１】最初にオン状態にあるドライバトランジス
タＰ５１６およびＰ６２８をオフにするためにソー
スフォロワＮ７６４およびＮ８６８を用いることの
第２の利点は、大きな出力ドライバゲート容量を充電す
ることによりノイズのないＶｄｄ２２に加えられる初期
電流スパイクをずらすことである。出力バッファ毎のｉ
ｎ＿ｄａｔａピン１４が同時に降下するのに従い、（１
つのＩＣに複数のバッファが用いられている場合）Ｐ３
４４およびＰ４４６の両方からのノイズのないＶｄ
ｄの電流の流れが、ゼロから迅速に上昇する。これは、
Ｎ５１８およびＮ６３０のゲートを迅速に充電し始
めるために、速く起こらなくてはならない。幸運にも、
Ｎ５１８およびＮ６３０のゲート−チャネル容量
は、この時点で最低である。全ての出力バッファからノ
イズのない電力ピンのリードインダクタンスへの迅速な
充電電流によって誘導されるこの初期ノイズスパイク
は、高速応答出力バッファの許容できる起動速度を制約
する。多数のドライバトランジスタのゲート容量を同時
に充電することは、著しいノイズを引き起こし得る。本
発明は、Ｐ３４４およびＰ４４６からノイズのない
Ｖｄｄを介する初期の流入電流が、Ｐ５１６またはＰ
６２８のゲートからのより一層大きな流入電流によっ
て補充されない利点を提供する。これは、ソースフォロ
ワＮ７６４およびＮ８６８が信号ｎｄｒｖ１がその
閾値を超えるまで伝導し始めないからである。初期起動
ノイズスパイクのピークは、Ｎ７６４およびＮ８６
８が信号ｎｄｒｖ１が上昇するのに従って伝導を徐々に
始めるまでに終了する。それに対して、従来技術バッフ
ァの多くは、完全にオン状態にあるドライバトランジス
タＰ５１６およびＰ６２８の大きなゲート−チャネ
ル容量を放電することをすぐに開始することによって起
動し始め、ノイズのない電力ピン上で更に大きな初期流
入電流およびノイズ妨害を引き起こす。

【００７２】トランジスタＮ３５２、Ｐ１４０、お
よびＰ２４２の機能は、信号ｎｄｒｖ２、ｐｄｒｖ
１、およびｐｄｒｖ２のそれぞれのノード上に残る任意
の電荷を流し出し且つ、ソースフォロワトランジスタＰ
７６６、Ｎ８６８、およびＮ７６４の作用によっ
てレールに閾値分足りない状態で残された後に、それら
を完全なレールレベルに保持することである。これら
は、ＤＣ定常状態において、ドライバトランジスタＮ６
３０、Ｐ５１６およびＰ６２８のチャネルが閾値
以下でのリークに対して完全にオフになることを確実に
する。これらのヘルパートランジスタは、それ自身が著
しいスイッチングノイズに寄与することを回避するため
に十分に小さく作成され得、かつ作成されるべきであ
る。

【００７３】従来技術で用いられる共通ソース構成を用
いる代わりに、最初にオン状態のドライバトランジスタ
Ｐ６２８をオフにするためにＮ７６４などのソース
フォロワを用いる事に対する第３の利点は、ｏｕｔ＿ｐ
ａｄピン１２に与えられる時間変化出力インピーダンス
に対して改善された制御を提供することである。この利
点を理解するためには、重い負荷をかけられたＣＭＯＳ
バッファの電流スイッチング特性と軽い負荷をかけられ
たＣＭＯＳバッファの電流スイッチング特性との間の違
いを認識する必要がある。従来技術のＣＭＯＳは、プル
アップドライバトランジスタおよびプルダウンドライバ
トランジスタの両方が同時にオンである時に過渡間隔中
に電源間を流れるいわゆるクローバ電流を低減する長所
を教示している。その入力ゲート電圧が中点を介して遷
移するのに従って、負荷をかけられていないＣＭＯＳイ
ンバータを介する電流は最高値に達し、電力を浪費す
る。しかし、入力が出力よりもかなり速く遷移する、重
い負荷をかけられたドライバの場合、クローバ電流は、
比較的大きな負荷容量を電荷または放電するために流さ
なければならない変位電流のほんの一部でしかない。よ
って、電荷移動効率の損失は比較的小さい。比較的重要
でないクローバ電流までも排除しようとする過剰に熱心
な試みにおいてバッファの性能を妨害することを回避す
ることがより重要である。この点については、従来技術
のバッファにおいて無視されることが多く、プルアップ
（Ｐ５およびＰ６）１６および２８を待ち、プルダウン
（Ｎ５およびＮ６）１８および３０をオンにし始める前
に大部分をオフにしようと試みることによる余計な時間
遅延を導入する。これは、所望の逐次出力ターンオン遷
移の開始を遅らせ、バッファを顕著に減速する。プルア
ップおよびプルダウンドライバのスイッチング遷移に対
する幾分かの重複は、バッファを加速するのに有益であ
る。

【００７４】実際に、顕著な重複さえも、他の方法にお
いて有益であり得ることが判明した。まず、チップの外
側から見られる出力ドライバのＴｈｅｖｅｎｉｎの等価
性を考慮する。これは、時間変化抵抗と直列の時間変化
電圧源であると見なされ得る。送電線負荷の方に伝達さ
れる信号エネルギーを最大にし、ラインからの反射によ
る共鳴を最小化するために、出力ドライバのインピーダ
ンスをその負荷のインピーダンスと安定して一致させる
ことが望ましい。この目標は、スイッチングイベント中
におけるバッファの出力インピーダンスの変化を最小化
することを含む。これは、前にオン状態であったトラン
ジスタのチャネルインピーダンスを徐々に増加させる一
方で前にオフ状態であったトランジスタのチャネルイン
ピーダンスを同時に且つ比例して低減することによって
達成され得る。ソースフォロワＮ７６４およびＮ８
６８はこれを達成することを援助する。これらのゲート
−ソース電圧オフセットは、出力ドライバトランジスタ
の有限な閾値電圧を補償する。このオフセットによっ
て、Ｐ６２８の駆動電流は、Ｎ６３０の駆動電流が
上昇し始めるのと正に同時に、すなわち、信号ｎｄｒｖ
１がＮ６３０の閾値を上回って上昇してから降下し始
める。よって、ターンオンドライバＮ６３０は、ター
ンオフドライバＰ６２８のチャネル抵抗が上昇するの
とほぼ同じ速度でチャネル抵抗を減少する。それらの並
列結合網によって、負荷に対してより一定に近いインピ
ーダンスが与られる。

【００７５】Ｎ６３０のターンオンランプと同じ速度
でターンオフドライバトランジスタのゲートＰ６２８
をランプすることに対する他の利点は、電流が速過ぎる
速度で減少される時に生じる、パッケージインダクタン
スフィーディングＰ６２８を介して誘導される逆極性
ノイズスパイクを制御することである。これらのターン
オフ過渡が考慮される必要のある状況はいくつかある。
例えば、データバスが固定電圧によって抵抗して終了さ
れ、それによって出力電流が低レベルまで降下すること
はない。出力のいくつかは、（出力が逆転する前に最終
レベルまで完全にスルーすることを可能にするには短す
ぎる）短期間で複数の遷移を受け得る。いずれの場合に
おいても、スイッチングオフトランジスタの供給インダ
クタンスを介する電流の速すぎる減少によって生成され
るノイズは、スイッチングオン側のノイズを超え得る。
よって、ドライバがオンになるよりかなり速くドライバ
をオフにしようとするのではなく、ターンオンおよびタ
ーンオフ電流のランプ率は同様であるべきである。

【００７６】同様に、ｉｎ＿ｄａｔａピン１４上の信号
の上昇遷移の場合において、動作の大部分は降下遷移に
対して全く相補的である。この場合、Ｐ７６６は、ソ
ースフォロワとして機能し、信号ｎｄｒｖ２をオフにし
て、信号ｐｄｒｖ２のランプ率をＲ０７２を介して制
御する。しかし、信号ｎｄｒｖ１を放電するソースフォ
ロワがないことに留意されたい。それは、他のソースフ
ォロワをゲートする制御信号を残す。これは、信号ｎｄ
ｒｖ１が、プリドライバ負荷の全ての最小ゲート容量を
有するＮ５１８によって主に負荷をかけられるので問
題ではない。より小さな容量は、ｉｎ＿ｄａｔａの上昇
端に応答する急激なターンオフ速度を補償する。その電
流およびノイズの寄与は、Ｎ４５４およびＰ４４６
の装置サイズを適切に選択することによって適切に制御
され得る。

【００７７】図７に戻って参照して、イネーブリングＣ
ＭＯＳバッファ１００の更に詳細な説明を以下に示す。
出力イネーブル制御が加えられ、所望であれば、ハイイ
ンピーダンス（非駆動）状態にあるバッファ１００を設
置することを可能にする。プリドライバ３２（ｐｄｒｖ
１）および３４（ｐｄｒｖ２）は、入力１４におけるｉ
ｎ＿ｄａｔａおよびライン１０２上のイネーブル入力の
バッファされたバージョンの両方に反応するＮＡＮＤゲ
ートとして再構成される。プリドライバ３８（ｎｄｒｖ
１）および３６（ｎｄｒｖ２）は、ライン１４上のｉｎ
＿ｄａｔａおよびライン１０２上のイネーブル信号のラ
イン１１０ａにおける反転バッファされたバージョンの
両方に反応するＮＯＲゲートとして再構成される。Ｐ９
１１２、Ｐ１０１１４、Ｎ１２１１６およびＮ１
３１１８と共に、ライン１０２上のイネーブル信号を
バッファすることは、バッファがハイインピーダンス状
態に向かって、およびハイインピーダンス状態から遷移
するスルーレートを制御する手段を提供する。このスル
ーレートは、４つのプリドライバ信号（ｎｄｒｖ１およ
びｎｄｒｖ２、またはｐｄｒｖ１およびｐｄｒｖ２）の
うちの２つのみが任意の所与の時間で切り替わるので調
節が簡単であり、ノイズのない電力／接地ピンに注入さ
れるノイズを低減する。簡単な装置のサイジングは、イ
ネーブル入力の十分なスルーレート制御を提供する。

【００７８】図９は、この技術に対して適切にサイジン
グされたトランジスタを有する０．３５μｍデジタルＣ
ＭＯＳプロセスで実施された本発明を示す。Ｐ１、Ｐ
２、Ｐ５、Ｐ６、Ｐ９、Ｎ１、Ｎ３、Ｎ４、Ｎ５、Ｎ
６、Ｎ１０およびＮ１３のチャネル長は、最小可能長の
約２倍に増加されており、プロセスの寸法変化に対する
チャネル電流の感度を低減する。ここでより長いチャネ
ル装置を用いることはバッファのスイッチング速度全体
を減速しない。なぜなら、各ノードのスルーレートが上
述のスイッチングノイズ成分を制限するために減速され
なくてはならないからである。プロセス変化に対して低
減された感度は、バッファが高速ＰＭＯＳ：高速ＮＭＯ
Ｓプロセス条件下のノイズ性能制限により近く設計され
ることを可能し、同様に、低速ＰＭＯＳ：低速ＮＭＯＳ
のプロセス条件下のより良好な速度性能を生成する。

【００７９】抵抗器Ｒ０およびＲ１は、最小特徴サイズ
より格段に大きい矩形Ｎ⁺型拡散パターンとして好まし
く実現される。これはプロセス、寸法および温度変化に
対する感度を最小化する。サイズは、異なる速度／ノイ
ズ性能トレードオフ点を目的に調節され得る。Ｒ０およ
びＲ１の抵抗は、３５２ＳＢＧＡパッケージに有線結合
される２００出力ＤＳＰチップのバッファをモデリング
し、シミュレートすることによって決定される。３０６
オームの抵抗値は、１００ＭＨｚで動作するために最も
好都合なマージンが達成された：すなわち、１ｎｓ／ボ
ルト出力スルーレートで３５ｐＦの負荷を駆動する際に
３ｎｓの典型的なイン−アウト伝播遅延を得る一方で最
悪の動作条件下（高速−高速プロセス、３．６ボルトの
電源、０℃）でピークノイズが０．４ボルト未満となる
ように誘導した。

【００８０】図１０は、臨界ノード(critical node)に
おける信号波形を示す、図６のバッファの簡略例であ
る。電圧読み出し１５０は、入力１４における立ち下が
り時間が比較的早い負継続信号(negative-going signa
l)を示す。通常、第４のプリドライバ３８の電圧出力１
５２は、入力１４における信号の立ち下がり時間と比較
した第１のランプ持続時間および第１の時間遅延ｔ₁を
有する、信号１５０のコンプリメント(compliment)のレ
プリカ(replica)である。第３のプリドライバ３６の電
圧出力１５４は入力信号１５０およびｎｄｒｖ１１５
２に依存し、第１のランプ持続時間よりも長い第２のラ
ンプ持続時間および第１の時間遅延ｔ１よりも長い第２
の時間遅延ｔ₂を有する入力信号１５０のコンプリメン
トのレプリカとみなされる。第１および第２のランプな
らびに時間ｔ１およびｔ２の正確なスロープは、トラン
ジスタ抵抗、容量パラメータおよび電圧レベル等の複数
の要因に依存する。

【００８１】第２のプリドライバ３４（図示せず）の出
力は、図示した極性入力信号について、主に入力信号１
５０、ｎｄｒｖ１１５２、およびｎｄｒｖ２１５４
に依存する。第２のプリドライバ３４の効果は、上昇遷
移を有する信号がノード１４に入力されるまでは、ｐｄ
ｒｖ２１５６にあまり強く影響しない。信号ｐｄｒｖ
２１５６は、第２のランプよりも大きな第３のランプ
および第２の時間遅延ｔ２を有する、入力信号１５０の
コンプリメントのレプリカである。同様に、第１のプリ
ドライバ３２（図示せず）は、図示した入力信号の極性
について、主に入力信号１５０、ｎｄｒｖ１１５２、
ｎｄｒｖ２１５４およびｐｄｒｖ２１５６に依存す
る。第１のプリドライバ３２の効果は、上昇遷移を有す
る信号がノード１４に入力されるまでは、ｐｄｒｖ１
１５８にあまり強く影響しない。信号ｐｄｒｖ１１５
８は、第２のランプおよび第２の時間遅延ｔ２を有す
る、入力信号１５０のコンプリメントのレプリカであ
る。

【００８２】電圧信号１６０は抵抗器７０を通過する合
計電流の重要な効果を示す。電流はまずトランジスタ４
４によって、次にトランジスタ６４によって引き出され
る。第２の電源（Ｖｄｄ）ノード２２に電圧１６２を、
第１の接地（Ｖｓｓｐ）２４に電圧１６４を、出力１２
に電圧１６６を示す。電流信号１６８、１７０および１
７２は、それぞれ、Ｐ６２８のドレイン、Ｎ６３０
のドレイン、およびＮ５１８のドレインを流れる電流
を示す。

【００８３】上述のように、図１０では最小個数の構成
要素のみを用いて、本発明のタイミングおよび信号を簡
単に説明する。立ち上がり時間および立ち下がり時間を
有する入力信号を含む図６の回路１０全体が、図１０の
分析からより容易に理解される。残りのトランジスタ
(図１０に図示せず)を推定的に理解することが、それに
続き得る。

【００８４】図１１は、線形のランプ電流波形を有する
定インピーダンス負荷を有する出力を提供する本発明の
方法を説明するフロチャートである。図１１は、本発明
の核心を成す信号間の相互依存関係を助長する。ステッ
プ２００は２対の並列プルアップトランジスタおよびプ
ルダウントランジスタを有する低ノイズバッファ回路を
提供する。ステップ２０２は、バッファされるように入
力信号を受け取る。ステップ２０４は、入力信号に応答
して以下のサブステップを実行する。ステップ２０４ａ
は、ステップ２０２で受け取られた信号に応答して、入
力信号のコンプリメントのレプリカであり、第１のラン
プ持続時間および第１の時間遅延を有する、第４のプリ
ドライバ信号ｎｄｒｖ１を提供する。ステップ２０４ｂ
は、ステップ２０２で受け取られた信号、およびステッ
プ２０４ａにおける第４のプリドライバ信号の提供に応
答して、入力信号のコンプリメントのレプリカであり、
第１のランプ持続時間よりも大きな第２のランプ持続時
間および第１の時間遅延よりも大きな第２の時間遅延を
有する、第３のプリドライバ信号ｎｄｒｖ２を提供す
る。ステップ２０４ｃは、ステップ２０２で受け取られ
た信号、ステップ２０４ａにおける第４のプリドライバ
信号の提供およびステップ２０４ｂにおける第３のプリ
ドライバ信号の提供に応答して、入力信号のコンプリメ
ントのレプリカであり、第２のランプ持続時間よりも大
きな第３のランプ持続時間および第２の時間遅延を有す
る、第２のプリドライバ信号ｐｄｒｖ２を提供する。ス
テップ２０４ｄは、ステップ２０２で受け取られた信
号、ステップ２０４ａにおける第４のプリドライバ信号
の提供に応答して、入力信号のコンプリメントのレプリ
カであり、第２のランプ持続時間および第２の時間遅延
を有する、第１のプリドライバ信号ｐｄｒｖ１を提供す
る。ステップ２０４ｅは、第４のプリドライバ信号ｎｄ
ｒｖ１に応答して、第１のプルダウンドライバトランジ
スタをゲートする。ステップ２０４ｆは第３のプリドラ
イバ信号ｎｄｒｖ２に応答して、第２のプルダウンドラ
イバトランジスタをゲートする。ステップ２０４ｇは、
第２のプリドライバ信号ｐｄｒｖ２に応答して、第２の
プルアップドライバトランジスタをゲートする。ステッ
プ２０４ｈは、第１のプリドライバ信号ｐｄｒｖ１に応
答して、第１のプルアップドライバトランジスタをゲー
トする。ステップ２０６は、結果であり、低ノイズのバ
ッファされた信号である。

【００８５】本発明のある局面において、プルアップト
ランジスタおよびプルダウントランジスタはステップ２
００において提供され、第４のプリドライバの出力に動
作的に接続される。次に、ステップ２０４ａは、ｎｄｒ
ｖ１信号でプルアップトランジスタおよびプルダウント
ランジスタの応答を促すことを、少なくとも部分的に含
む。ステップ２０４ｂは、プルアップトランジスタおよ
びプルダウントランジスタの動作に応答して、少なくと
も部分的にｎｄｒｖ２信号を提供することを含む。ステ
ップ２０４ｃは、少なくとも部分的にプルアップトラン
ジスタおよびプルダウントランジスタの動作に応答し
て、ｐｄｒｖ２信号を提供することを含む。

【００８６】当業者によって、他の改変および実施形態
がなされる。

【００８７】

【発明の効果】本発明によると、出力において定負荷イ
ンピーダンスおよび線形のランプ電流波形を有するとい
う利点を含む、低ノイズＣＭＯＳバッファが提供され
る。バッファはソースフォロワプルアップトランジスタ
およびソースフォロワプルダウントランジスタを追加
し、ドライバ回路をオンするのを遅らせ、ドライバの電
圧波形および電流波形を成形する。これらのきわどく配
置された(critically placed)プルアップトランジスタ
およびプルダウントランジスタが、ドライバをオフする
場合にも同じ機能を達成する。

【図面の簡単な説明】

【図１】従来技術のバッファ回路を示す図である。

【図２】従来技術のバッファ回路を示す図である。

【図３】従来技術のバッファ回路を示す図である。

【図４】従来技術のバッファ回路を示す図である。

【図５】従来技術のバッファ回路を示す図である。

【図６】本発明の低ノイズＣＭＯＳの模式図である。

【図７】図６の回路にイネーブル回路を追加した模式図
である。

【図８】Ｎ７のドレインでの得られた電圧波形を示す図
である。

【図９】当該技術に適切な大きさのトランジスタを有す
る、０．３５マイクロメートルデジタルＣＭＯＳプロセ
スで実施された本発明の図である。

【図１０】図６のバッファが単純化された回路であり、
臨界ノードでの信号波形を示す図である。

【図１１】線形ランプ電流波形をともなった定インピー
ダンス負荷を有する出力を提供するための本発明の方法
を例示するフローチャートである。

【符号の説明】

１０ＣＭＯＳ回路１２回路出力１４回路入力１６第１のＰＭＯＳ１８第１のＮＭＯＳ２０、２２電源ノード２４、２６接地ノード３２、３４、３６、３８プリドライバ回路６４、６８ＮＭＯＳプルアップトランジスタ６６ＰＭＯＳプルダウントランジスタ７０、７２抵抗器

Claims

【特許請求の範囲】

【請求項１】回路入力における入力信号の受け取りに
応答して、回路出力において定インピーダンス負荷およ
び線形のランプ電流波形を提供する低ノイズＣＭＯＳ回
路であって、該回路は、第１のドライバトランジスタ対であって、回路出力が該
第１のＰＭＯＳドライバのドレインおよび該第１のＮＭ
ＯＳドライバのドレインに動作的に接続された、第１の
ＰＭＯＳプルアップトランジスタおよび第１のＮＭＯＳ
プルダウントランジスタを含む第１のドライバトランジ
スタ対と、第２のドライバトランジスタ対であって、該ＰＭＯＳプ
ルアップトランジスタのソースおよびドレインが並列に
動作的に接続され、該ＮＭＯＳプルダウントランジスタ
のソースおよびドレインが並列に動作的に接続された、
第２のＰＭＯＳプルアップトランジスタおよび第２のＮ
ＭＯＳプルダウントランジスタを含む第２のドライバト
ランジスタ対と、プルアップトランジスタおよびプルダウントランジスタ
の４つのプリドライバ回路であって、各プリドライバ回
路のゲートがＣＭＯＳ回路入力に動作的に接続され、各
該プリドライバ回路が対応するドライバトランジスタの
ゲートに動作的に接続された、４つのプリドライバ回路
と、第１のソースフォロワＮＭＯＳプルアップトランジスタ
であって、該ソースが該第２のＰＭＯＳドライバのゲー
トに動作的に接続され、該第１のソースフォロワプルア
ップのゲートが該第１のＮＭＯＳドライバのゲートに動
作的に接続された、第１のソースフォロワＮＭＯＳプル
アップトランジスタと、第１のソースフォロワＰＭＯＳプルダウントランジスタ
であって、該ソースが該第２のＮＭＯＳドライバのゲー
トに動作的に接続され、該第１のソースフォロワプルダ
ウンのゲートが該第１のＮＭＯＳドライバのゲートに動
作的に接続された、第１のソースフォロワＰＭＯＳプル
ダウントランジスタと、を含む低ノイズＣＭＯＳ回路。
【請求項２】ソースが前記第１のＰＭＯＳドライバに
動作的に接続され、前記第２のソースフォロワプルアッ
プのゲートが該第１のＮＭＯＳドライバのゲートに動作
的に接続された、第２のソースフォロワＮＭＯＳプルア
ップトランジスタを更に含む請求項１に記載のＣＭＯＳ
回路。
【請求項３】ＣＭＯＳ回路であって、該回路は第１の
電源ノード（Ｖｄｄｐ）および第２の電源ノード（Ｖｄ
ｄ）、ならびに、第１の接地ノード（Ｖｓｓｐ）および
第２の接地ノード（Ｖｓｓ）とに動作的に接続され、前記第１および第２のＰＭＯＳドライバソースが該第１
の電源ノードに動作的に接続され、前記第１および第２
のＮＭＯＳドライバソースが該第１の接地ノードに動作
的に接続され、該ＰＭＯＳプリドライバソースが該第２の電源ノードに
動作的に接続され、該ＮＭＯＳプリドライバソースが該
第２の接地ノードに動作的に接続され、第１および第２のプルアップトランジスタドレインが該
第２の電源ノードに動作的に接続され、前記第１のプル
ダウントランジスタドレインが該第２の接地ノードに動
作的に接続される、請求項２に記載のＣＭＯＳ回路。
【請求項４】第１のプリドライバ回路の出力が前記第
１のＰＭＯＳドライバゲートに動作的に接続され、第２のプリドライバ回路の出力が前記第２のＰＭＯＳド
ライバゲートに動作的に接続され、第３のプリドライバ回路の出力が前記第２のＮＭＯＳド
ライバゲートに動作的に接続され、第４のプリドライバ回路の出力が前記第１のＮＭＯＳド
ライバゲートに動作的に接続される、請求項３に記載の
ＣＭＯＳ回路。
【請求項５】前記第３のプリドライバＰＭＯＳソース
および前記第１のＮＭＯＳプルアップトランジスタドレ
インに動作的に接続された第１のノード、ならびに、第
２の電源ノードに動作的に接続された第２のノードを有
する第１の抵抗器と、前記第２のプリドライバＮＭＯＳソースおよび前記第１
のＰＭＯＳプルダウントランジスタドレインに動作的に
接続された第１のノード、ならびに、第２の接地ノード
に動作的に接続された第２のノードを有する第２の抵抗
器と、を更に含む請求項４に記載のＣＭＯＳ回路。
【請求項６】前記第１および第２の抵抗器が約３０６
オームの抵抗を有する、請求項５に記載のＣＭＯＳ回
路。
【請求項７】入力信号が約１００ＭＨｚの周波数を有
し、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
が０．３５ミクロンプロセスの大きさに形成され、ＣＭ
ＯＳ回路出力が約３５ピコファラッド（ｐＦ）もの容量
を有する負荷に動作的に接続される、請求項１に記載の
ＣＭＯＳ回路。
【請求項８】イネーブル回路が追加され、イネーブル
入力信号に動作的に接続され、ＣＭＯＳ回路出力を選択
的に高インピーダンス状態にするＣＭＯＳ回路であっ
て、該回路は、プルアップトランジスタおよびプルダウントランジスタ
を含むイネーブルドライバ回路であって、該イネーブル
ドライバ回路のゲートがイネーブル信号入力に動作的に
接続され、該イネーブルドライバ回路が出力を有するイ
ネーブルドライバ回路と、第２のＰＭＯＳプルアップトランジスタ、第３のＰＭＯ
Ｓプルアップトランジスタ、および第３のＮＭＯＳプル
アップトランジスタであって、該第２のＰＭＯＳトラン
ジスタのドレインおよび該第３のＮＭＯＳトランジスタ
のソースが該第１のＰＭＯＳドライバトランジスタゲー
トに動作的に接続され、該第３のＰＭＯＳプルアップト
ランジスタドレインが該第２のＰＭＯＳドライバトラン
ジスタゲートに動作的に接続され、該第２および第３の
ＰＭＯＳのゲートならびに該第３のＮＭＯＳプルアップ
トランジスタが該イネーブル回路出力に動作的に接続さ
れる、第２のＰＭＯＳプルアップトランジスタ、第３の
ＰＭＯＳプルアップトランジスタ、および第３のＮＭＯ
Ｓプルアップトランジスタと、第４および第５のＮＭＯＳプルダウントランジスタであ
って、該第４および第５のトランジスタのソースがそれ
ぞれ該第２および第１のＮＭＯＳドライバトランジスタ
ゲートに動作的に接続され、該第３および第４のＮＭＯ
Ｓプルダウントランジスタが該イネーブル回路出力に動
作的に接続される、第４および第５のＮＭＯＳプルダウ
ントランジスタとを更に含み、該第１および第２のプリドライバ回路はイネーブルトラ
ンジスタを含み、該イネーブルトランジスタのドレイン
が該プリドライバＮＭＯＳソースに動作的に接続され、
該イネーブルトランジスタのソースが該第２の接地ノー
ドに動作的に接続され、該第３および第４のプリドライバ回路はイネーブルトラ
ンジスタを含み、該イネーブルトランジスタのドレイン
が該プリドライバＰＭＯＳドレインに動作的に接続さ
れ、該イネーブルトランジスタのソースが該第２の電源
ノードに動作的に接続される、請求項５に記載のＣＭＯ
Ｓ回路。
【請求項９】回路入力での入力信号の受け取りに応答
して、回路出力において定インピーダンス負荷および線
形のランプ電流波形を提供する低ノイズＣＭＯＳ回路で
あって、該回路は、第１の電源ノード（Ｖｄｄｐ）および第２の電源ノード
（Ｖｄｄ）ならびに第１の接地ノード（Ｖｓｓｐ）およ
び第２の接地ノード（Ｖｓｓ）と、第１のドライバトランジスタ対であって、ＰＭＯＳトラ
ンジスタＰ５のソースが該第１の電源ノード（Ｖｄｄ
ｐ）に動作的に接続され、該Ｐ５ＰＭＯＳのドレインが
ＮＭＯＳトランジスタＮ５の出力およびドレインに動作
的に接続され、該Ｎ５ＮＭＯＳのソースが該第１の接地
ノード（Ｖｓｓｐ）に動作的に接続される、第１のドラ
イバトランジスタ対と、該第１のトランジスタ対に並列に動作的に接続された第
２のドライバトランジスタ対であって、ＰＭＯＳトラン
ジスタＰ６のソースが該第１の電源ノード（Ｖｄｄｐ）
に動作的に接続され、該Ｐ６ＰＭＯＳのドレインがＮＭ
ＯＳトランジスタＮ６の出力およびドレインに動作的に
接続され、該Ｎ６ＮＭＯＳのソースが該接地ノード（Ｖ
ｓｓｐ）に動作的に接続される、第２のドライバトラン
ジスタ対と、４つのプリドライバ回路であって、各該プリドライバ回
路がトランジスタ対を含み、ＰＭＯＳトランジスタ（Ｐ
１、Ｐ２、Ｐ３およびＰ４）のソースが該第２の電源ノ
ード（Ｖｄｄ）に動作的に接続され、該ＰＭＯＳトラン
ジスタのドレインがＮＭＯＳトランジスタ（Ｎ１、Ｎ
２、Ｎ３およびＮ４）のプリドライバ出力およびドレイ
ンに動作的に接続され、該ＮＭＯＳトランジスタのソー
スが該第１の接地ノード（Ｖｓｓｐ）に動作的に接続さ
れる、第４のプリドライバ回路と、を含み、第１のプリドライバは該Ｐ１トランジスタおよび該Ｎ１
トランジスタを含み、該Ｐ１トランジスタおよび該Ｎ１
トランジスタのゲートは入力信号を受け取る回路入力に
動作的に接続され、該第１のプリドライバ出力はｐｄｒ
ｖ１信号を供給する該ドライバＰＭＯＳＰ５のゲート
に動作的に接続され、第２のプリドライバは該Ｐ２トランジスタおよび該Ｎ２
トランジスタを含み、該Ｐ２トランジスタおよび該Ｎ２
トランジスタのゲートは入力信号を受け取る回路入力に
動作的に接続され、該第２のプリドライバ出力はｐｄｒ
ｖ２信号を供給する該ドライバＰＭＯＳＰ６のゲート
に動作的に接続され、第３のプリドライバは該Ｐ３トランジスタおよび該Ｎ３
トランジスタを含み、該Ｐ３トランジスタおよび該Ｎ３
トランジスタのゲートは入力信号を受け取る回路入力に
動作的に接続され、該第３のプリドライバ出力はｎｄｒ
ｖ２信号を供給する該ドライバＮＭＯＳＮ６のゲート
に動作的に接続され、第４のプリドライバは該Ｐ４トランジスタおよび該Ｎ４
トランジスタを含み、該Ｐ４トランジスタおよび該Ｎ４
トランジスタのゲートは入力信号を受け取る回路入力に
動作的に接続され、該第４のプリドライバ出力はｎｄｒ
ｖ１信号を供給する該ドライバＮＭＯＳＮ５のゲート
に動作的に接続され、更に該低ノイズＣＭＯＳ回路は、第１のＮＭＯＳ（Ｎ７）プルアップトランジスタであっ
て、該Ｎ７ＮＭＯＳのドレインが該第２の電源ノード
（Ｖｄｄ）に動作的に接続され、ソースが該Ｐ６ＰＭＯ
Ｓゲートに動作的に接続され、ゲートが該Ｎ５ＮＭＯＳ
ゲートに動作的に接続される、第１のＮＭＯＳ（Ｎ７）
プルアップトランジスタと、第２のＮＭＯＳ（Ｎ８）プルアップトランジスタであっ
て、該Ｎ８ＮＭＯＳのドレインが該第２の電源ノード
（Ｖｄｄ）に動作的に接続され、ソースが該Ｐ５ＰＭＯ
Ｓゲートに動作的に接続され、ゲートが該Ｎ５ＮＭＯＳ
ゲートに動作的に接続される、第２のＮＭＯＳ（Ｎ８）
プルアップトランジスタと、第１のＰＭＯＳ（Ｐ７）プルダウントランジスタであっ
て、該Ｐ７ＰＭＯＳのソースが該Ｎ６ＮＭＯＳゲートに
動作的に接続され、ドレインが該第２の接地ノード（Ｖ
ｓｓ）に動作的に接続され、ゲートが該Ｎ５ＮＭＯＳゲ
ートに動作的に接続され、それにより該回路が電源ノー
ド、接地ノードおよび回路出力におけるノイズの発生を
最小化する、第１のＰＭＯＳ（Ｐ７）プルダウントラン
ジスタと、を含む低ノイズＣＭＯＳ回路。
【請求項１０】第１の抵抗器であって、前記第３のプ
リドライバＰ３ＰＭＯＳソースおよび前記第１のＮ７Ｎ
ＭＯＳプルアップトランジスタドレインに動作的に接続
された第１のノード、ならびに、前記第２の電源ノード
（Ｖｄｄ）に動作的に接続された第２のノードを有する
第１の抵抗器と、第２の抵抗器であって、前記第２のプリドライバＮ２Ｎ
ＭＯＳソースおよび前記第１のＰ７ＰＭＯＳプルダウン
トランジスタドレインに動作的に接続された第１のノー
ド、ならびに、前記第２の接地ノード（Ｖｓｓ）に動作
的に接続された第２のノードを有する第２の抵抗器と、
を更に含む請求項９に記載のＣＭＯＳ回路。
【請求項１１】２対の並列プルアッププルダウントラ
ンジスタを有する低ノイズバッファ回路において、線形
のランプ電流波形を定インピーダンス負荷を有する出力
に提供する方法であって、該方法は、ａ）入力信号をバッファされるように受け取るステップ
と、ｂ）入力信号に応答して以下のサブステップを実行する
ステップと、を含み、該ステップｂ）が、１）該ステップａ）において受け取られた信号に応答し
て、入力信号のコンプリメントのレプリカであり、第１
のランプ持続時間および第１の時間遅延を有する、第４
のプリドライバ信号ｎｄｒｖ１を提供するステップと、２）該ステップａ）において受け取られた信号および該
ステップａ）１）における第４のプリドライバ信号の提
供に応答して、入力信号のコンプリメントのレプリカで
あり、第１のランプ持続時間よりも大きな第２のランプ
持続時間および第１の時間遅延よりも大きな第２の時間
遅延を有する、第３のプリドライバ信号ｎｄｒｖ２を提
供するステップと、３）該ステップａ）において受け取られた信号、該ステ
ップａ）１）における該第４のプリドライバ信号の提
供、および該ステップａ）２）における第３のプリドラ
イバ信号の提供に応答して、該入力信号のコンプリメン
トのレプリカであり、第２のランプ持続時間よりも大き
な第３のランプ持続時間および第２の時間遅延を有す
る、第２のプリドライバ信号ｐｄｒｖ２を提供ステップ
と、４）該ステップａ）において受け取られた信号、該ステ
ップａ）１）における該第４のプリドライバ信号の提供
に応答して、該入力信号のコンプリメントのレプリカで
あり、第２のランプ持続時間および第２の時間遅延を有
する、第１のプリドライバ信号ｐｄｒｖ１を提供するス
テップと、５）該第４のプリドライバ信号ｎｄｒｖ１に応答して、
第１のプルダウンドライバトランジスタをゲートするス
テップと、６）該第３のプリドライバ信号ｎｄｒｖ２に応答して、
第２のプルダウンドライバトランジスタをゲートするス
テップと、７）該第２のプリドライバ信号ｐｄｒｖ２に応答して、
第２のプルアップドライバトランジスタをゲートするス
テップと、８）該第１のプリドライバ信号ｐｄｒｖ１に応答して、
第１のプルアップドライバトランジスタをゲートし、そ
れにより低ノイズバッファ信号を提供するステップと、
を実行する方法。
【請求項１２】プルアップトランジスタおよびプルダ
ウントランジスタが第４のプリドライバの出力に動作的
に接続されるように提供される方法であって、前記ステップｂ）１）が、プルアップトランジスタおよ
びプルダウントランジスタの応答を少なくとも部分的に
促すことを含み、前記ステップｂ）２）が、プルアップトランジスタおよ
びプルダウントランジスタの動作に応答して、少なくと
も部分的にｎｄｒｖ２信号を提供することを含み、前記ステップｂ）３）が、プルアップトランジスタおよ
びプルダウントランジスタの動作に応答して、少なくと
も部分的にｐｄｒｖ２信号を提供することを含む、請求
項１１に記載の方法。