DE69214327T2

DE69214327T2 - CMOS-Ausgangspufferschaltung

Info

Publication number: DE69214327T2
Application number: DE69214327T
Authority: DE
Inventors: Kianoosh Naghshineh
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1991-03-07
Filing date: 1992-01-07
Publication date: 1997-05-15
Anticipated expiration: 2012-01-08
Also published as: US5121000A; JPH05136684A; ATE144089T1; EP0502597A2; EP0502597A3; EP0502597B1; DE69214327D1

Description

Die Erfindung betrifft im allgemeinen integrierte Haibleiterschaltungen und insbesondere CMOS-Ausgangspufferschaltungen mit verringertem Masseprellen bei Verarbeitungs- und Energieversorgungsschwankungen.
Wie auf diesem Gebiet bekannt, werden Ausgangspuffer mit einer Vielzahl verschiedener elektronischer und Computerschaltungen verwendet. Zum Beispiel werden CMOS- Ausgangspuffer verwendet, um gewllnschte Ansteuercharakteristika für logische Funktionen auf Halbleiterchips zu schaffen. In VLSI-Systemen gibt es zahlreiche Ausgangspuffer, deren Ausgänge gleichzeitig schalten können. Es ist somit erwtinscht, daß jeder Ausgangspuffer eine minimale Menge an Rauschen erzeugt, um so eine Verschlechterung der Ausgangspegel (logisch "1" und logisch "0") zu verhindern, die zu Interface-Problemen unter den Ausgangspuffern und den anderen integrierten Logikschaltungen führen können.
Traditionell wurden solche Ausgangspuffer für spezifische Schaltungen zum Liefern spezifizierter Betriebsgeschwindigkeiten, Spannungs- und Stromansteuercharakteristiken in schnellen Verarbeitungsbereichen und hohen Zuführspannungen entworfen, um das Masseprellen zu verringern. Die vorgesehenen Ansteuercharakteristiken dieser Ausgangspuffer können jedoch inakzeptable Leistungsverschlechterungen in langsamen Verarbeitungsbereichen und niedrigen Zuführspannungen bewirken. Im Idealfall sollten die Ausgangspuffer minimale Variationen des Rauschens und der Geschwindigkeit bei Veränderungen der Verarbeitungsbereiche und der Zuführspannungen aufweisen.
Ausgangspufferschaltungen verwenden üblicherweise eine Pull-up-Transistorvorrichtung und eine Pull-down-Transistorvorrichtung, die in Reihe zwischen einem ersten und einem zweiten Anschlußpin für externe Energieversorgung verbunden sind. Der erste Energieversorgungspin kann mit einem positiven Potential oder einer positiven Spannung VCC versorgt werden, die mit einem internen Energieversorgungspotentialschaltungspunkt über eine erste Verbindungsleitung mit zugehöriger Packungsinduktanz verbunden ist. Dem zweiten Energieversorgungsanschlußpin kann ein Massepotential VSS zugeführt werden, das mit einem internen Massepotentialschaltungspunkt über eine zweite Verbindungsleitung mit zugehöriger Packungsinduktanz verbunden ist. Der gemeinsame Anschlußpukkt der Pull-up- und Pull-down-Transistorvorrichtungen definiert einen internen Ausgangsschaltungspunkt, der ferner mit einem externen Ausgangsanschlußpin über eine dritte Verbindungsleitung mit zugehöriger Packungsinduktanz verbunden ist. Der externe Ausgangsanschlußpin dient zum Treiben anderer Schaltungen auf anderen integrierten Schaltungen, die sehr unterschiedliche kapazitive Belastungseffekte haben können.
Je nach dem logischen Zustand des Dateneingangssignals und eines im aktiven Zustand befindlichen Freigabesignals, wird entweder die Pull-up- oder die Pull-down-Transistorvorrichtung schnell ausgeschaltet und die andere der beiden Vorrichtungen wird eingeschaltet. Dieses schnelle Aus- und Einschalten der Pull-up- und Pull-down- Vorrichtungen bewirkt plötzliche Stromstöße, die zu den gemeinhin als Stromspitzen bezeichneten Erscheinungen führen. Beim Hoch-zu-Niedrig-Übergang tritt daher am Ausgangsanschlußpin eine Oszillation oder induktives Klingeln auf, das als "Masse- Prellen" bezeichnet wird. Dieses "Masse-Prellen" ist als das Unterschwingen des Massepotentials und eine diese umgebende nachfolgende Dämpfüngsoszillation definiert. Dies stellt ein Hauptproblem beim Design von Hochgeschwindigkeitsausgangspufferschaltungen dar.
Ferner fließen während dieses Umschaltens der Ausgänge Lade- und Entladeströme von der Pull-up- und der Pull-down-Transistorvorrichtung durch die Packungsinduktanzen der Energiezufuhr- und Masseleitungen, wodurch induktives Rauschen am internen Energiezuführpotentialknoten und am internen Massepotentialknoten erzeugt wird. Zwar ist es erwünscht, vorteilhafterweise große Pull-up- und Pull-down-Vorrichtungen zum Laden oder Entladen der kapazitiven Lasten mit hohen Geschwindigkeiten zu haben, jedoch bewirkt dies auch verstärktes Rauschen auf den internen Versorgungs- und Masseleitungen, welches unerwünscht ist, da es die Ausgangspegel verschlechtert.
Es ist daher erwünscht, eine CMOS-Ausgangspufferschaltung zu schaffen, die einen minimalen Rauschwert auf den internen Versorgungs- und Masseleitungen erzeugt, ohne Abstriche bei der hohen Betriebsgeschwindigkeit zu machen. Es ist ferner nützlich, wenn die Ausgangspufferschaltung ein konstantes Verhalten zeigt, das von Veränderungen des Verarbeitungsbereichs und der Energieversorgungsspannungen unabhängig ist.
Es hat im Stand der Technik bezüglich des Designs von Ausgangspuffern Versuche gegeben, das Masse-Prellen und das Versorgungs- und Masserauschen ohne Verringerung der erforderlichen hohen Betriebsgeschwindigkeit zu verringern. Figur 1 zeigt ein schematisches Schaltbild einer bekannten Ausgangspufferschaltung, die eine Stufen- Pull-up-Einrichtung bestehend aus einer ersten Vielzahl von n-Kanal-Transistoren 2a, 2b und 2c, und einer Stufen-Pull-down-Einrichtung, bestehend aus einer zweiten Vielzahl von n-Kanal-Transistoren3a, 3b und 3c, aufweist: Das Eingangssignal wird zwei NAND-Logikgattern 4a, 4b zugefhhrt, deren Ausgänge Steuersignale über Invertierer zum Treiben der Pull-up- und der Pull-down-Einrichtung liefern. Da keine effektive Steuerung der Gate-an-Source-Spannung VGS gegeben ist, besteht die Möglichkeit, daß einer der Transistoren in entweder der Pull-up- oder der Pull-down- Einrichtung noch eingeschaltet ist, wenn einer der Transistoren in der Pull-down- oder der Pull-up-Einrichtung eingeschaltet wird, wodurch aufgrund des gleichzeitigen Leitens ein Kreuzstrom entsteht.
Figur 2 zeigt ein schematisches Schaltungsbild einer anderen bekannten Ausgangspufferschaltung, die ebenfalls eine aus zwei parallel geschalteten n-Kanal-Transistoren 5a, 5b gebildete Stufen-Pull-up-Einrichtung und eine aus zwei parallel geschalteten n- Kanal-Transistoren 6a, 6b gebildete Stufen-Pull-down-Einrichtung aufweist. Es sind NAND-Logikgatter 7a-7d und NOR-Logikgatter 8a, 3b vorgesehen, die zum Aus- und Einschalten der Transistoren in der Pull-Up- und der Pull-down-Einrichtung in der richtigen Abfolge verwendet werden. Da jedoch gleichermaßen keine Steuerung der Spannung VGS vorliegt, flihrt diese bekannte Schaltung nicht immer die richtige Schaltfolge der Transistoren gemäß ihrem Design aus.
EP-A-0 379831 offenbart eine Rückkopplungs-CMOS-Ausgangspufferschaltung zum Liefern eines Ausgangssignals an einem Ausgangsanschluß, mit erheblicher Verringerung des Masse-Prellens bei Verarbeitungs- und Energieversorgungsschwankungen, mit:
einer Push-Pull-Ausgangstreiberstufeneinrichtung bestehend aus einem n-Kanal-Pullup-MOSFET und einem n-Kanal-Pull-down-MOSFET;
einer Pull-up-Vortreibereinrichtung, bestehend aus einem Invertierer und einem NOR- Gatter, die auf ein invertiertes Dateneingangssignal und ein Freigabesignal reagiert;
einem NOR-Gatter als Pull-down-Vortreibereinrichtung mit einem ersten Eingang, der zum Empfangen des Dateneingangssignals verbunden ist, und einem zweiten Eingang, der zum Empfangen des Freigabesignals verbunden ist, und einem Ausgang, der mit der Gate-Elektrode des Pull-down-Transistors verbunden ist; und
einem Kondensator, der zwischen dem Gate-Anschluß und dem Drain-Anschluß des Pull-down-Transistors zum Reagieren auf das Ausgangssignal zum Steuern der Anstiegsrate der Spannung an der Gate-Elektrode des Pull-down-Transistors verbunden ist, um seine Einschaltzeit zu verlangsamen, wenn das Ausgangssignal einen Hoch-zu- Niedrig-Übergang durchführt, wodurch das Masse-Prellen erheblich verringert wird.
Im folgenden wird eine Anordnung beschrieben, die die Veränderungsrate der an den Gate-Anschluß des Pull-down-Transistors in der Ausgangsstufe angelegten Gate-zu- Source-Spannung steuert, wenn dieser Transistor eingeschaltet werden soll, um so das Masse-Prellen erheblich zu verringern oder zu unterdrtlcken. Dies wird durch das Vorsehen einer Flankenratenrückkopplungseinrichtung erreicht, die zwischen dem internen Ausgangsknoten der Ausgangsstufe und dem Gate-Anschluß des Pull-down- Transistors geschaltet ist.
Des weiteren wird eine Flankenratenrückkopplungs-CMOS-Ausgangspufferschaltung beschrieben, die eine erhebliche Verringerung des Masse-Prellens aufweist und relativ einfach und sparsam in der Herstellung und Montage ist, jedoch dennoch die Nachteile der bekannten Pufferschaltungen überwindet.
Es wird ferner eine verbesserte Flankenratenrückkopplungs-CMOS-Ausgangspufferschaltung mit erheblich verringertem induktivem Klingeln beschrieben.
Ferner wird eine CMOS-Ausgangspufferschaltung beschrieben, die eine Rückkopplungseinrichtung zum Steuern der Anstiegsrate der Spannung an der Gate-Elektrode des Pull-down-Transistors in der Ausgangsstufe aufweist, um so dessen Einschaltzeit zu verlangsamen.
Des weiteren wird eine CMOS-Ausgangspufferschaltung beschrieben, die aus einer Ausgangstreiberstufe, einer Pull-up-Vortreiberstufe, einer Pull-down-Vortreiberstufe und einer die Anstiegsrate der Gate-zu-Source-Spannungen steuernden Rückkopplungseinrichtung gebildet ist, um so das Masse-Prellen erheblich zu verringern.
Insbesondere wird im folgenden eine CMOS-Ausgangspufferschaltung zum Liefern eines Ausgangssignals an einem Ausgangsanschluß beschrieben, der eine erhebliche Verringerung des Masse-Prellens bei Verarbeitungs- und Energieversorgungsschwankungen aufweist. Die CMOS-Ausgangspufferschaltung weist eine Ausgangstreiberschaltung, eine Pull-up-Vortreiberschaltung, eine Pull-down-Vortreiberschaltung und eine Rückkopplungseinrichtung auf Die Ausgangstreiberschaltung besteht aus einem Pull-up-Transistor und einem Pull-down-Transistor. Der Pull-up-Transistor reagiert auf em erstes Steuersignal zum Bewirken eines Übergangs von einem niedrigen Logikpegel zu einem hohen Logikpegel am Ausgangsanschluß Der Pull-down-Transistor reagiert auf ein zweites Steuersignal zum Bewirken eines Übergangs von einem hohen Logikpegel zu einem niedrigen Logikpegel am Ausgangsanschluß Die Pull-up-Vortreiberschaltung reagiert auf ein Dateneingangssignal und ein Freigabesignal zum Erzeugen des ersten Steuersignals. Die Pull-down-Vortreiberschaltung reagiert auf ein Dateneingangssignal und ein Freigabesignal zum Erzeugen des zweiten Steuersignals. Die Rückkopplungseinrichtung reagiert auf das Ausgangssignal zum Steuern der Anstiegsrate der Spannung an der Gate-Elektrode des Pull-down-Transistors, um die Einschaltzeit des Transistors zu verlangsamen, wenn der Ausgangsanschluß den Hochzu-Niedrig-Übergang vollzieht, wodurch das Masse-Prellen erheblich verringert ist.
Nach einem ersten Aspekt der Erfindung ist eine CMOS-Ausgangspufferschaltung zum Liefern eines Ausgangssignals an einem Ausgangsanschluß mit einer erheblichen Verringerung des Masse-Prellens bei Verarbeitungs- und Energieversorgungsschwankungen vorgesehen, mit:
- einer auf ein erstes Steuersignal reagierenden Pull-Up-Transistoreinrichtung zum Erzeugen emes Übergangs von einem niedrigen Logikpegel zu einem hohen Logikpegel am Ausgangsanschluß;
- einer auf ein Dateneingangssignal und ein Freigabesignal reagierenden Pull-Up- Vortreibereinrichtung zum Erzeugen des ersten Steuersignals;
- einer auf ein zweites Steuersignal reagierenden Pull-Down-Transistoreinrichtung zum Erzeugen eines Übergangs vom hohen Logikpegel zum niedrigen Logikpegel am Ausgangsanschluß;
- einer auf das Dateneingangssignal und das Freigabesignal reagierenden Pull-Down- Vortreibereinrichtung zum Erzeugen des zweiten Steuersignals; und
- einer auf das Ausgangssignal reagierenden Rücldulrungseinrichtung zum Steuern der Anstiegsrate des zweiten Steuersignals;
- wobei die Rückführungseinrichtung einen Kondensator und eine Transistoreinrichtung aufweist, wobei der Kondensator zwischen dem Ausgangsanschluß und dem Gate-Anschluß der Transistoreinrichtung und die Transistoreinrichtung zwischen der Pull-Down-Vortreibereinrichtung und dem Gate-Anschluß der Pull-Down-Transistoreinrichtung geschaltet ist, um so die Einschaltzeitspanne der Pull-Down-Transistoreinrichtung zu verlangsamen, wenn der Ausgangsanschluß den Übergang vom hohen zum niedrigen Logikpegel vollzieht, wodurch das Masse-Prellen erheblich verringert wird.

KURZBESCHREIBUNG DER FIGUREN

Diese und andere Aufgaben und Vorteile der vorliegenden Erfindung ergeben sich umfassender aus der nachfolgenden detaillierten Beschreibung in Verbindung mit den zugehörigen Zeichnungen, in denen gleiche Bezugszeichen stets gleiche Teile bezeichnen, und welche zeigen:
Figur 1 - ein schematisches Schaltbild einer bekannten Ausgangspufferschaltung;
Figur 2 - ein schematisches Schaltbild einer anderen bekannten Pufferschaltung;
Figur 3 - ein schematisches Schaltbild einer Flankenratenrückkopplungs-CMOS- Ausgangspufferschaltung gemäß einiger der Prinzipien der vorliegenden Erfindung;
Figur 4 - ein schematisches Schaltbild eines ersten Ausfürungsheispiels der vorliegenden Erfindung; und
Figur 5 - ein schematisches Schaltbild eines zweiten Ausfiihrungsbeispiels der vorliegenden Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

In Figur 3 ist ein schematisches Schaltbild einer Flankenratenrückkopplungs-CMOS- Ausgangspufferschaltung 10 dargestellt, die einige der Prinzipien der vorliegenden Erfindung illustriert. Die Pufferschaltung 10 besteht aus einer Ausgangstreiberschaltung 12, einer Pull-up-Vortreiberschaltung 14 und einer Pull-down-Vortreiberschaltung 16. Die Pufferschaltung 10 liefert ein Ausgangssignal an einem Ausgangsanschlußpin (Pad) 18 in Reaktion auf ein Dateneingangssignal DATA, das an einem Dateneingangsknoten 20 empfangen wird, und ein Freigabesignal EN, das an einem Freigabeeingangsknoten 22 empfangen wird. Die Ausgangspufferschaltung bietet die Fähigkeit, an dem Ausgangsanschlußpin oder -pad 18 angeschlossene (nicht dargestellte) kapazitive Lasten schnell zu treiben, jedoch das Masse-Prellen (induktive Klingeln) erheblich zu verringern oder zu unterdrücken, wenn das Eingangssignal den Hoch-zu-Niedrig- Übergang vollzieht. Für diesen Übergang des Eingangssignal wird auch der Ausgangsanschlußpin 18 auf einen niedrigen Spannungspegel herabgezogen.
Die Ausgangstreiberstufe 12 weist einen p-Kanal-MOS-Pull-up-Transistor P1 und einen n-Kanal-MOS-Pull-down-Transistor N1 auf Der Transistor P1 ist zwischen einem ersten internen Energieversorgungspotentialknoten 24 (VCCO) und einem internen Ausgangsknoten 26 verbunden. Der erste interne Energieversorgungspotentialknoten 24 ist ferner mit einem Versorgungsspannungspad 28 über die Verbindungsleitung 30, die zugehörige Widerstands- und Induktanzkomponenten aufweist, verbunden. Das Versorgungsspannungspad 28 ist üblicherweise mit +5,0 Volt verbunden. Der Transistor N1 ist zwischen einem zweiten internen Energieversorgungspotential- oder Masseknoten 32 (VSSO) und dem internen Ausgangsknoten 26 verbunden. Der Massepotentiniknoten 32 ist ferner mit einem Massepad 34 über eine Verbindungsleitung 36, die zugehörige Widerstands- und Induktanzkomponenten aufweist, verbunden. Das Massepad 34 ist üblicherweise mit 0 Volt verbunden. Der interne Ausgangsknoten 26 ist ferner mit dem Ausgangsanschlußpin 18 über eine Verbindungsleitung 38, die eine (nicht dargestellte) zugehörige Packungsinduktanz aufweist.
Die Pull-up-Vortreiberschaltung 14 weist einen Invertierer 40 und ein NAND-Logikgatter 42 mit zwei Eingängen auf Der Invertierer 40 besteht aus einem p-Kanal-MOS- Transistor P2 und einem n-Kanal-MOS-Transistor N4. Der Source-Anschluß des Transistors P2 ist mit dem Energieversorgungsknoten 24, sein Gate-Anschluß mit dem Gate-Anschluß des Transistors N4 und sein Drain-Anschluß mit dem Drain-Anschluß des Transistors N4 verbunden. Der Source-Anschluß des Transistors N4 ist mit dem Massepotentialknoten 32 verbunden. Die gemeinsamen Gate-Anschlüsse der Transistoren P2 und N4 bilden den Eingang des Invertierers 40 und die gemeinsamen Drain- Anschlüsse der Transistoren P2 und N4 definieren den Ausgang des Invertierers 10. Das NAND-Logikgaffer 42 weist p-Kanal-MOS-Transistoren P3, P4 und n-Kanal- MOS-Transistoren N5, N6 auf. Der Source-Anschluß des Transistors P3ist mit dem Source-Anschluß des Transistors P4 und mit dem Energieversorgungspotentialknoten 24 verbunden, und sein Drain-Anschluß ist mit dem Drain-Anschluß des Transistors P4 verbunden. Der Drain-Anschluß des Transistors NS ist mit dem Drain-Anschluß des Transistors P4 verbunden, der den Ausgang des NAND-Gatters 42 bildet, und sein Source-Anschluß ist mit dem Drain-Anschluß des Transistors N6 verbunden. Der Ausgang des NAND-Gatters 42 liefert ein erstes Steuersignal, das dem Gate-Anschluß des Pull-up-Transistors P1 zugeführt wird. Der Source-Anschluß des Transistors N6 ist ebenfalls mit dem Energieversorgungspotentialknoten 32 verbunden. Die Gate-Anschlüsse der Transistoren P3 und N6 sind miteinander verbunden und definieren einen ersten Eingang des NAND-Gatters 42 und sind ferner mit dem Ausgang des Invertierers 40 verbunden. Die Gate-Anschlüsse der Transistoren P4 und N5 sind miteinander verbunden und defmieren einen zweiten Eingang des NAND-Gatters 42.
Die Pull-down-Vortreiberschaltung 16 weist ein NOR-Logikgatter 44 auf Das Logikgatter 44 besteht aus den p-Kanal-MOS-Transistoren P5, P6 und den n-Kanal-MOS- Transistoren N7, N8. Der Source-Anschluß des Transistors P5 ist mit dem Energieversorgungspotentialknoten 24 und sein Drain-Anschluß mit dem Source-Anschluß des Transistors P6 verbunden. Der-Gate-Anschluß des Transistors PS ist mit dem Gate- Anschluß des Transistors N7 verbunden und definiert einen ersten Eingang des NOR- Gatters 44. Der Gate-Anschluß des Transistors P6 ist mit dem Gate-Anschluß des Transistors N8 verbunden und definiert einen zweiten Eingang des NOR-Gatters 44. Der Drain-Anschluß des Transistors P6 ist mit den gemeinsamen Drain-Anschlüssen der Transistoren N7, N8 verbunden, die den Ausgang des NOR-Gatters 44 bilden. Der Source-Anschluß des Transistors N7 ist mit dem Source-Anschluß des Transistors N8 und mit dem Massepotentialknoten 32 verbunden. Der Ausgang des NOR-Gatters 44 liefert ein zweites Steuersignal, das dem Gate-Anschluß des Pull-down-Transistors N1 zugeführt wird.
Die Ausgangspufferschaltung 10 weist ferner einen Dateneingangspuffer auf, der aus den Invertierern 46 und 48 besteht. Der Invertierer 46 weist einen p-Kanal-MOS- Transistor P8 und einen n-Kanal-MOS-Transistor N10 auf. Der Source-Anschluß des Transistors P8 ist mit einem internen "leisen" Energieversorgungspotentialknoten 50 (VCC) verbunden, das üblicherweise +5,0 Volt aufweist, der Gate-Anschluß ist mit dem Gate-Anschluß des Transistors N10 und der Drain-Anschluß mit dem Drain- Anschluß des Transistors N10 verbunden. Die gemeinsamen Gate-Anschlüsse der Transistoren P8 und N10, die den Eingang des Invertierers 46 bilden, sind mit dem Dateneingangsknoten 20 verbunden. Die gemeinsamen Drain-Anschlüsse der Transistoren P8 und N10 bilden den Ausgang des Invertierers 46. Der Source-Anschluß des Transistors N10 ist mit einem internen "leisen" Massepotentialknoten 52 (VSS) verbunden.
Der Invertierer 48 weist einen p-Kanal-MOS-Transistor P7 und einen n-Kanal-MOS- Transistor N9 auf. Der Source-Anschluß des Transistors P7 ist ebenfalls mit dem internen Energieversorgungspotentialknoten 24, sein Gate-Anschluß ist mit dem Gate- Anschluß des Transistors N9 und der Drain-Anschluß mit dem Drain-Anschluß des Transistors N9 verbunden. Die gemeinsamen Gate-Anschlüsse der Transistoren P7 und N9 bilden den Eingang des Invertierers 48, der mit dem Ausgang des Invertierers 48 verbunden ist. Die gemeinsamen Drain-Anschlüsse der Transistoren P7 und N9 bilden den Ausgang des Invertierers 48, der mit dem zweiten Eingang des NAND-Gatters 42 und mit dem ersten Eingang des NOR-Gatters 44 verbunden ist. Der Source-Anschluß des Transistors N9, ist ebenfalls mit dem Massepotentialknoten 52 verbunden. Da die Energieversorgungs- und Massepotentialknoten 50, 52 für den Invertierer 46 unterschiedlich zu den Energieversorgungs- und Massepotentialknoten 24, 32 des Invertierers 48 sind, verhindert diese Isolierung, daß Rauschen an den Energieversorgungspotential- und Masseknoten 24, 32, das durch die Überspannungen am Ausgangsknoten 26 erzeugt wird, die Erkennung des Pegels der Dateneingangssignale am Anschluß 20 nachteilig zu beeinflussen.
Die Ausgangspufferschaltung 10 weist ferner einen Freigabepuffer auf, der aus den Invertierern 54 und 56 besteht. Der Invertierer 54 weist einen p-Kanal-MOS-Transistor P10 und einen n-Kanal-MOS-Transistor N12 auf. Der Source-Anschluß des Transistors P10 ist mit einem internen "leisen" Energieversorgungspotentialknoten 50, der Gate- Anschluß ist mit dem Gate-Anschluß des Transistors N12 und der Drain-Anschluß mit dem Drain-Anschluß des Transistors N12 verbunden. Die gemeinsamen Gate-Anschlüsse der Transistoren P10 und N12, die den Eingang des Invertierers 54 bilden, sind mit dem Freigabeeingangsknoten 22 verbunden. Die gemeinsamen Drain-Anschlüsse der Transistoren P10und N12 bilden den Ausgang des Invertierers 54. Der Source-Anschluß des Transistors N12 ist ebenfalls mit dem internen "leisen" Massepotentialknoten 52 verbunden.
Der Invertierer 56 weist einen p-Kanal-MOS-Transistor P9 und einen n-Kanal-MOS- Transistor N11 auf. Der Source-Anschluß des Transistors P9 ist mit dem internen Energieversorgungspotentialknoten 24, sein Gate-Anschluß ist mit dem Gate-Anschluß des Transistors N11 und der Drain-Anschluß mit dem Drain-Anschluß des Transistors N11 verbunden. Die gemeinsamen Gate-Anschlüsse der Transistoren P9 und N11 bilden den Eingang des Invertierers 56, der mit dem Ausgang des Invertierers 54 verbunden ist. Die gemeinsamen Drain-Anschlüsse der Transistoren P9 und N11 bilden den Ausgang des Invertierers 56, der über den Invertierer 40 mit dem ersten Eingang des NAND-Gatters 42 und mit dem zweiten Eingang des NOR-Gatters 44 verbunden ist. Der Source-Anschluß des Transistors N11 ist mit dem Massepotentialknoten 32 verbunden. Erneut verhindert die Isolierung, der jeweiligen Energieversorgungs- und Massepotentialknoten der Invertierer 54 und 56 daß Rauschen an den Energieversorgungspotential- und Masseknoten 24,32 den Pegel des Freigabeeingangssignals am Anschluß 22 nachteilig beeinflußt.
Weist das Freigabesignal EN einen hohen Pegel oder logisch "1" auf, weist das erste Steuersignal am Ausgang des NAND-Gatters 42 einen hohen Pegel oder logisch "1" auf, und das zweite Steuersignal am Ausgang des NOR-Gatters 44 weist einen niedrigen Pegel oder logisch "0" auf Demzufolge werden beide Transistoren P1 und N1 ausgeschaltet. Dies erzeugt einen Hochimpedanz-Dreizustandsmodus am Ausgangsanschlußpin 18, in dem die Ausgangspufferschaltung 10 nicht freigegeben ist.
Um das Masse-Prellen erheblich zu verringern oder zu eliminieren, wenn der interne Ausgangspinkonten 26 einen Übergang von High zu Low vollzieht, ist eine Flarikenratenrückkopplungseinrichtung vorgesehen, die die Anstiegsrate der Gate-zu-Source- Spannung VGS am Gate-Anschluß des Pull-down-Transistors N1 derart steuert, daß dessen Einschaitzeit verlangsamt wird. Demzufolge wird die Veränderungsrate des Ausgangsstroms durch den Pull-down-Transistor N1 begrenzt, wodurch das Masse- Prellen erheblich verringert wird. Bei diesem bevorzugten Ausführungsbeispiel der Erfindung besteht die Rückkopplungseinrichtung aus einem Kopplungskondensator C2 zum Liefern einer Rückkopplung der Ausgangsspannung am internen Ausgangsknoten 26 direkt zum Gate-Anschluß des Pull-down-Transistors N1.
Wie ersichtlich, besteht der Kondensator C2 aus einem n-Kanal-MOS-Transistor N3. Die Source-Elektrode, die Drain-Elektrode und der Körper des Transistors N3 sind samtlich miteinander verbunden, um eine erste Platte des Kondensators zu bilden und die Gate-Elektrode des Transistors N3 bildet die zweite Platte des Kondensators. Die erste Platte des Kondensators C2 ist mit dem internen Ausgangsknoten 26 verbunden und die zweite Platte ist mit dem Gate-Anschluß des Pull-down-Transistors N1 verbunden.
Zum besseren Verständnis der Funktionsweise der vorliegenden Erfindung, wird im folgenden der Pull-down-Vorgang nach Figur 3 beschrieben. Zunächst sei davon ausgegangen, daß das Freigabesignal aktiv bw ( =0), das Dateneingangssignal einen hohen Logikpegel und das Ausgangssignal am Ausgangsknoten 26 ebenfalls einen hohen Logikpegel innehat. Somit ist der Ausgang des Dateneingangspuffers auf der Leitung 58 high und der Ausgang des Freigabepuffers auf der Leitung 60 ist bw. Demzufolge ist das erste Steuersignal am Ausgang des NAND 42 bw, um den Pull-up- Transistor P1 in den leitenden Zustand zu versetzen, und das zweite Steuersignal am Ausgang des NOR-Gatters 44 ist bw, um den Pull-down-Transistor N1 auszuschalten.
Wenn das Dateneingangssignal DATA einen Hoch-zu-Niedrig-Übergang vollzieht, ninunt das erste Steuersignal auf der Leitung 62 den hohen Pegel an, so daß der Pullup-Transistor P1 schnell ausgeschaltet wird. Gleichzeitig geht das zweite Steuersignal auf der Leitung 64 auf den hohen Pegel, so daß der Pull-down-Transistor N1 eingeschaltet wird. In langsamen Verarbeitungsbereichen existiert nur sehr wenig Rückkopplung durch den Kondensator C2 und der Pull-down-Transistor N1 wird mit einer niedrigen Veränderungsrate im Ausgangsstrom langsam eingeschaltet, wodurch kein Problem durch Masse-Prellen erzeugt wird. Bei schnellen Verarbeitungsbereichen ist die Veränderungsrate der Ausgangsspannung am Ausgangsknoten 26 jedoch durch den Kondensator C2 begrenzt, da dessen durchgehende Spannung nicht sofort verändert werden kann. Wenn die Abfallrate der Ausgangsspannung zu schnell ist, schaltet daher der temporäre und Rest-Niederspannungszustand am Anschlußausgangsknoten 26, der durch den Rückkopplungskondensator C2 wirkt, den Pull-down-Transistor N1 ausschaltet, wodurch eine hohe Veränderungsrate des hindurchfließenden Ausgangsstroms verhindert wird. Auf diese Weise kann die Veränderungsrate dieses Ausgangsstroms erheblich verringert werden und so das Masse-Prellen erheblich verringert werden.
Es ist für den Fachmann auf diesem Gebiet ersichtlich, daß der Kondensator C1 in ähnlicher Weise in Verbindung mit dem Pull-up-Transistor P1 vorgesehen werden kann, um Energieversorgungsleitungsspannungsspitzen zu unterdrücken, wenn der Ausgangsknoten 26 den Niedrig-zu-Hoch-Übergang vollzieht. Es ist verständlich, daß der Pull-up-Vorgang der Ausgangsschaltung 10 im Hinblick auf die vorausgegangene Erörterung in bezug auf den Pull-down-Vorgang offensichtlich ist, und nicht eingehend beschrieben wird.
In den Figuren 4 und 5 sind schematische Schaltbilder eines ersten und eines zweiten Ausführungsbeispiels der Erfindung dargestellt.
Die Ausgangspufferschaltung 110 ist ein Ausführungsbeispiel, das der Pufferschaltung 10 der Figur 3 sehr ähnlich ist, mit der Ausnahme, daß die Ausgangsspannung am internen Ausgangskhoten 26, die durch die Rückkopplung des Kondensators C2 wirkt, nicht direkt mit dem Gate-Anschluß des Pull-down-Transistors N1 gekoppelt ist, sondern vielmehr mit einem Isolationstransistor T3 gekoppelt ist, um das Anlegen des zweiten Steuersignals auf den Leitungen 64 von dem NOR-Gatter 44, das einen hohen Logikpegel aufweist, an den Gate-Anschluß des Pull-down-Transistors Nt zu unterbrechen. In schnellen Verarbeitungsbereichen, wenn der Pull-down-Vorgang eintritt, wirkt der temporäre und Rest-Niederspannungszustand am internen Ausgangsknoten 26 durch den Kondensator C2, um den Isolationstransistor T3 auszuschalten. Demzufolge wird der Pull-down-Transistor Nt abgeschaltet, um so den durchfließenden Ausgangsstrom zu begrenzen.
Um den Transistor T3 erneut einschalten zu können ist eine Stromspiegelanordnung 66 vorgesehen, die aus den p-Kanal-MOS-Transistoren T6, T7 und den n-Kanal-MOS- Transistoren T4, T5 gebildet ist. Der Transistor T7 wird nur das zum Liefern von Strom leitfähig gemacht, wenn das Dateneingangssignal den niedrigen Logikpegel innehat. Dies führt zu einer Reflektion des Stroms in dem Stromspiegeltransistor T4 in den Stromspiegeltransistor T5. Wenn die Spannung am Knoten 68 den Schwellenwert erreicht, wird der Transistor T3 erneut eingeschaltet. Dies führt wiederum dazu, daß das zweite Steuersignal auf der Leitung 64 zurück an den Gate-Anschluß des Pulldown-Transistors N1 angelegt wird.
Die Ausgangspufferschaltung 210 der Figur 5 ist ein drittes Ausführungsbeispiel und ist der Ausgangspufferschaltung von Figur 4 ungefähr ähnlich, mit der Ausnahme, daß der Isolationstransistor T3 durch einen Durchlaßtransistor T8 ersetzt ist, der zwischen dem Ausgang des NOR-Logikgatters 44 und dem Gate-Anschluß des Pull-down- Transistors N1 verbunden ist. In schnellen Verarbeitungsbereichen wirkt der temporäre und Rest-Niederspannungszustand am internen Ausgangsknoten 26, bei einem Pulldown-Vorgang, über den Kopplungskondensator C2, um den Durchlaßtransistor T8 auszuschalten. Dementsprechend wird der Pull-down-Transistor N1 zum Begrenzen des durch diesen fließenden Ausgangsstroms ausgeschaltet.
Um das schnelle Abschalten des Pull-down-Transistors N1 zu erleichtern, ist ferner ein Kondensator C3 und ein Abschalttransistor T9 vorgesehen. Der temporäre und Rest- Niederspannungszustand am Ausgangsknoten 26 wirkt ebenfalls über den Transistor T9, der die Gateansteuerung des Pull-down-Transistors N1 entfernt. Ferner wird eine Stromspiegelanordnung 70 zum Erleichtern des schnellen Entladens der Spannung aufgrund der Gate-Kapazitanz des Durchlaßtransistors T8 verwendet.
Zwar wurde hierin ein gegenwartig als bevorzugt erachtetes Ausfüruhgsbeispiel der vorliegenden Erfindung beschrieben, jedoch ist es ffir den Fachmann auf diesem Gebiet verständlich, daß zahlreiche Veränderungen und Modifizierungen vorgenommen werden können, ohne von dem in den zugehörigen Patentansprüchen definierten Rahmen der Erfindung abzuweichen. Ferner können zahlreiche Modifizierungen vorgenommen werden, um eine bestimmte Situation oder ein bestimmtes Material an die Lehren der Erfindung anzupassen, ohne deren zentralen Rahmen zu verlassen. Es ist daher beabsichtigt, daß diese Erfindung nicht auf das besondere, als beste Art der Durchururung der Erfindung offenbarte Ausführungsbeispiel beschränkt wird, sondern daß die Erfindung sämtliche in den Rahmen der zugehörigen Patentansprüche fallenden Ausfrungsbeispiele einschließt.

Claims

1. CMOS-Ausgangspufferschaltung zum Liefern eines Ausgangssignals an einem Ausgangsanschluß mit einer erheblichen Verringerung des Masse-Prellens bei Verarbeitungs- und Energieversorgungsschwankungen, mit:

- einer auf ein erstes Steuersignal reagierenden Pull-Up-Transistoreinrichtung (P1) zum Erzeugen eines Übergangs von einem niedrigen Logikpegel zu einem hohen Logikpegel am Ausgangsanschluß;

- einer auf ein Dateneingangssignal und ein Freigabesignal reagierenden Pull-Up- Vortreibereinrichtung (14) zum Erzeugen des ersten Steuersignals;

- einer auf ein zweites Steuersignal reagierenden Pull-Down-Transistoreinrichtung (N1) zum Erzeugen eines Ubergangs vom hohen Logikpegel zum niedrigen Logikpegel am Ausgangsanschluß;

- einer auf das Dateneingangssignal und das Freigabesignal reagierenden Pull-Down- Vortreibereinrichtung (44) zum Erzeugen des zweiten Steuersignals; und

- einer auf das Ausgangssignal reagierenden Rückfilhrungseinrichtung zum Steuern der Anstiegsrate des zweiten Steuersignals;

- wobei die Rückfürungseinrichtung einen Kondensator (C2) und eine Transistoreinrichtung (T3, T8) aufiveist, wobei der Kondensator (C2) zwischen dem Ausgangsanschluß und dem Gate-Anschluß der Transistoreinrichtung und die Transistoreinrichtung zwischen der Pull-Down-Vortreibereinrichtung (44) und dem Gate-Anschluß der Pull-Down-Transistoreinrichtung (N1) geschaltet ist, um so die Einschaltzeitspanne der Pull-Down-Transistoreinrichtung zu verlangsamen, wenn der Ausgangsanschluß den Übergang vom hohen zum niedrigen Logikpegel vollzieht, wodurch das Masse- Prellen erheblich verringert wird.

2. CMOS-Ausgangspufferschaltung nach Anspruch 1, bei der der Kondensator (C2) eine erste Platte, die mit dem Ausgangsanschluß verbunden ist, und eine zweite Platte, die mit dem Gate-Anschluß der Transistoreinrichtung verbunden ist, aufweist.

3. CMOS-Ausgangspufferschaltung nach Anspruch 1 oder 2, bei der eine der Hauptelektroden des Pull-Up-Transistors (P1) mit einem Energiequellenpotentialknoten und die andere Hauptelektrode mit dem Ausgangsanschluß verbunden ist, wobei eine der Hauptelektroden des Pull-Down-Transistors (N1) mit dem Massepotentialknoten verbunden ist.

4. CMOS-Ausgangspufferschaltung nach einem der Ansprüche 1,2 oder 3, bei der die Pull-Up-Vortreibereinrichtung (14) einen Inverter (40) und ein NAND-Gatter (42) aufweist.

5. CMOS-Ausgangspufferschaltung nach einem der Ansprüche 1, 2, 3 oder 4, bei der der Eingang des Inverters (40) zum Empfang des Freigabesignals gekoppelt und der Ausgang mit einem ersten Eingang eines NAND-Gatters (42) verbunden ist, wobei der zweite Eingang des NAND-Gatters (42) zum Empfang des Dateneingangssignals gekoppelt und sein Ausgang mit der Gate-Elektrode des Pull-Up-Transistors (N1) verbunden ist.

6. CMOS-Ausgangspufferschaltung nach einem der vorhergehenden Ansprüche, wenn auf Anspruch 2 zurückbezogen, bei der der Kondensator (C2) einen n-Kanal-MOS- Transistor (N3) aufweist, dessen Drain- und Source-Elektroden miteinander verbunden sind, um die erste Platte zu bilden, und dessen Gate-Elektrode die zweite Platte bildet.