JPH05136684A - Ｃｍｏｓ出力バツフア回路 - Google Patents

Ｃｍｏｓ出力バツフア回路

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JPH05136684A
JPH05136684A JP4049828A JP4982892A JPH05136684A JP H05136684 A JPH05136684 A JP H05136684A JP 4049828 A JP4049828 A JP 4049828A JP 4982892 A JP4982892 A JP 4982892A JP H05136684 A JPH05136684 A JP H05136684A
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transistor
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JP4049828A
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Kianoosh Naghshineh
キアノーシユ・ナシネー
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Advanced Micro Devices Inc
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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  • Computer Hardware Design (AREA)
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

(57)【要約】 （修正有） 【目的】誘導リンギングが大幅に低減される改良された
エッジ速度フィードバックＣＭＯＳ出力バッファ回路を
提供する。 【構成】ＣＭＯＳ出力バッファ回路は、出力ドライバス
テージ１２、プルアッププリドライバ回路１４、プルダ
ウンプリドライバ回路１６およびフィードバック手段を
含む。出力ドライバステージはプルアップトランジスタ
Ｐ１およびプルダウントランジスタＮ１から形成され
る。フィードバック手段は出力信号に応答して、出力端
子がハイからローへの遷移をしているときにそのターン
オンの時間を遅らせるためにプルダウントランジスタＮ
１のゲート電極で電圧の立上り速度を制御して、それに
よって大地はね返りを大幅に低減する。フィードバック
手段は出力端子に接続された第１のプレートとプルダウ
ントランジスタＮ１のゲート電極に結合された第２のプ
レートとを有するキャパシタＣ２から形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般に半導体集積回路に関
し、特に、処理中および電源変動中の大地はね返りの低
減を有するＣＭＯＳ出力バッファ回路に関する。
【０００２】当該技術分野で周知であるように、出力バ
ッファは様々な電子およびコンピュータ型回路とともに
一般に使用される。たとえば、ＣＭＯＳ出力バッファは
半導体チップ上の論理機能のための所望の駆動特性を与
えるために使用される。ＶＬＳＩシステムにおいて、そ
の出力が同時に切換えられる多くの出力バッファが存在
するであろう。したがって、出力バッファと他の集積論
理回路との間のインタフェース問題を引起こし得る出力
レベル（論理「１」および論理「０」）の劣化を回避す
るように各出力バッファが最小の量のノイズを生じるこ
とが所望される。
【０００３】伝統的に、かかる出力バッファは大地はね
返りを低減する目的のために、速い処理コーナーおよび
高い電源電圧の下で特殊化された動作速度、電圧および
電流駆動特性を与えるように特定の回路のために設計さ
れてきた。しかしながら、これらの出力バッファの設計
された駆動特性は遅い処理コーナーでかつ低い電源電圧
では許容できない性能劣化を生じ得る。理想的には、出
力バッファは処理コーナーおよび電源電圧の変化の間ノ
イズおよび速度において最小の変動を有するべきであ
る。
【０００４】出力バッファ回路は第１および第２の外部
電源端子ピンの間に直列に接続されたプルアップトラン
ジスタ素子とプルダウントランジスタ素子とを典型的に
使用する。第１の電源端子ピンには正の電位または電圧
ＶＣＣが供給され、これは関連パッケージインダクタン
スを有する第１の接続リードを経て内部電源電位ノード
に接続される。第２の電源端子ピンには接地電位ＶＳＳ
が供給され、これは関連パッケージインダクタンスを有
する第２の接続リードを経て内部接地電位ノードに接続
される。プルアップおよびプルダウントランジスタ素子
の共通接続点は内部出力ノードを規定し、これは関連パ
ッケージインダクタンスを有する第３の接続リードを経
て外部出力端子ピンにさらに接合される。外部出力端子
ピンは幅広く変化する容量性負荷効果を有し得る他の集
積回路上で他の回路構成を駆動するために使用される。
【０００５】データ入力信号の論理状態と可能化信号が
活性状態であることに依存して、プルアップトランジス
タ素子かプルダウントランジスタ素子のいずれかが素早
くオフにされ、かつそれらのうちの他の１つがオンにさ
れる。プルアップおよびプルダウン素子のかかる素早い
オフとオンの切換えは、電流スパイクとして一般に知ら
れるものを作り出す電流の突然のサージを引起こす。結
果として、内部出力ノードがハイからローへの遷移をし
ているときには、発振または誘導リンギングは「大地は
ね返り」と呼ばれる出力端子ピンに現れるであろう。こ
の「大地はね返り」はその周りの減衰発振が続く接地電
位のアンダーシュートであると規定される。これは高速
度出力バッファ回路を設計する際に遭遇される主要な問
題である。
【０００６】また、かかる出力切換えの間に、プルアッ
プおよびプルダウントランジスタ素子からの充放電が電
源および接地線のパッケージインダクタンスを介して流
れて、内部電源電位ノードおよび内部接地電位ノードで
誘導ノイズを引起こすであろう。高速で容量性負荷を充
電または放電するための大きなプルアップおよびプルダ
ウン素子を有すること、有利なことであるが、が所望さ
れる一方で、これはまた出力レベルを劣化させるので望
ましくない増大されたノイズを内部電源および接地線上
に引起こすであろう。
【０００７】したがって、動作の高速性を犠牲にするこ
となく内部電源および接地線上に最小の量のノイズを生
じるＣＭＯＳ出力バッファ回路を提供することは望まし
いであろう。さらに、出力バッファ回路に処理コーナー
および電源電圧の変動から独立して一定の動きを示させ
ることは好都合であろう。
【０００８】先行技術の出力バッファ設計において要求
される動作の高速性を犠牲にすることなく大地はね返り
ならびに電源および接地ノイズを最小にするための試み
が行なわれてきた。図１において、先行技術の出力バッ
ファ回路の概略の回路図が示され、これは第１の複数個
のＮチャネルトランジスタ２ａ、２ｂおよび２ｃから形
成されるステージされたプルアップ手段と、第２の複数
個のＮチャネルトランジスタ３ａ、３ｂおよび３ｃから
形成されるステージされたプルダウン手段とを含む。入
力信号は２つのＮＡＮＤ論理ゲート４ａ、４ｂに送ら
れ、その出力はそれぞれプルアップおよびプルダウン手
段を駆動するためにインバータを経て制御信号を与え
る。ゲート対ソース電圧ＶGSの効果的な制御がないの
で、プルアップ手段かプルダウン手段かどちらかのトラ
ンジスタの１つが、プルダウンかまたはプルアップ手段
のトランジスタの１つがオンにされつつあるときに依然
としてオンにされ、結果としてその同時導通による交さ
電流ということになる可能性が存在する。
【０００９】図２において、他の先行技術の出力バッフ
ァ回路の概略の回路図が示され、これもまた並列に接続
された２つのＮチャネルトランジスタ５ａ、５ｂから形
成されるステージされたプルアップ手段と、並列に接続
された２つのＮチャネルトランジスタ６ａ、６ｂから形
成されるステージされたプルダウン手段とを含む。正し
いシーケンスでプルアップおよびプルダウン手段のトラ
ンジスタをオフおよびオンにするために使用されるＮＡ
ＮＤ論理ゲート７ａ−７ｄおよびＮＯＲ論理ゲート８
ａ、８ｂが設けられる。しかしながら、電圧ＶGSの制御
は同様にないので、この先行技術の回路はそのように設
計されたトランジスタの適当な切換えシーケンスを必ず
しも行なうとは限らない。
【００１０】この発明は大地はね返りを実質的に低減す
るまたは抑制するようにオンにされようとしているとき
に、出力ステージでプルダウントランジスタのゲートに
与えられたゲート対ソース電圧の変化速度を制御する。
これは出力ステージの内部出力ノードとプルダウントラ
ンジスタのゲートとの間に結合されたエッジ速度フィー
ドバック手段を設けることによって達成される。
【００１１】
【発明の概要】したがって、製造および組立てが比較的
単純でかつ経済的ではあるが、しかし先行技術のバッフ
ァ回路の不利な点を克服する大地はね返りの実質的な低
減を有するエッジ速度フィードバックＣＭＯＳ出力バッ
ファ回路を提供することはこの発明の一般的な目的であ
る。
【００１２】誘導リンギングの大幅な低減を有する改良
されたエッジ速度フィードバックＣＭＯＳ出力バッファ
回路を提供することはこの発明の目的である。
【００１３】そのターンオンの時間を遅らせるように出
力ステージでプルダウントランジスタのゲート電極にお
ける電圧の立上りの速度を制御するためのフィードバッ
ク手段を含むＣＭＯＳ出力バッファ回路を提供すること
はこの発明の他の目的である。
【００１４】出力ドライバステージ、プルアッププリド
ライバ回路、プルダウンプリドライバ回路およびゲート
対ソース電圧の立上りの速度を制御してそれによって大
地はね返りを実質的に低減するためのフィードバック手
段から形成されるＣＭＯＳ出力バッファ回路を提供する
ことはこの発明のさらに他の目的である。
【００１５】これらのねらいおよび目的に従って、この
発明は処理および電源変動の間大地はね返りの大幅な低
減を有する出力端子で出力信号を与えるためのＣＭＯＳ
出力バッファ回路を設けることに関する。ＣＭＯＳ出力
バッファ回路は出力ドライバステージ、プルアッププリ
ドライバ回路、プルダウンプリドライバ回路およびフィ
ードバック手段を含む。出力ドライバステージはプルア
ップトランジスタおよびプルダウントランジスタから形
成される。プルアップトランジスタは第１の制御信号に
応答して出力端子でロー論理レベルからハイ論理レベル
への遷移を発生する。プルダウントランジスタは第２の
制御信号に応答して出力端子でハイ論理レベルからロー
論理レベルへの遷移を発生する。プルアッププリドライ
バ回路はデータ入力信号と可能化信号とに応答して第１
の制御信号を発生する。プルダウンプリドライバ回路は
データ入力信号と可能化信号とに応答して第２の制御信
号を発生する。フィードバック手段は出力信号に応答し
てその結果出力端子がハイからローへの遷移をしている
ときにそのターンオンの時間を遅らせて、それにより大
幅に大地はね返りを低減するようにプルダウントランジ
スタのゲート電極での電圧の立上り速度を制御する。
【００１６】この発明のこれらのおよび他の目的および
利点は添付の図面とともに読まれた以下の詳細な説明か
らより完全に明らかになり、図面において類似の参照番
号は対応する部分を示す。
【００１７】
【好ましい実施例の説明】ここで図面を詳細に参照し
て、図３にこの発明の原理に従って構成されるエッジ速
度フィードバックＣＭＯＳ出力バッファ回路１０の概略
の回路図が示される。バッファ回路１０は出力ドライバ
ステージ１２、プルアッププリドライバ回路１４および
プルダウンプリドライバ回路１６からなる。バッファ回
路１０はデータ入力ノード２０で受信されたデータ入力
信号ＤＡＴＡと可能化入力ノード２２で受信された可能
化信号／ＥＮとに応答して、出力端子ピン（パッド）１
８で出力信号を与える。出力バッファ回路は出力端子ピ
ンまたはパッド１８に接続された容量性負荷（図示せ
ず）を素早く駆動する能力を与えるが、しかしながら入
力信号がハイからローへの遷移をしているときに大地は
ね返り（誘導リンギング）を大幅に低減するまたは抑制
する。入力信号のこの遷移のために、出力端子ピン１８
もまたロー電圧レベルにプルダウンされる。
【００１８】出力ドライバステージ１２はＰチャネルＭ
ＯＳプルアップトランジスタＰ１およびＮチャネルＭＯ
ＳプルダウントランジスタＮ１を含む。トランジスタＰ
１は第１の内部電源電位ノード２４（ＶＣＣＯ）と内部
出力ノード２６との間に接続される。第１の内部電源電
位ノード２４は関連抵抗および誘導構成要素を有するリ
ード接続３０を経て供給電圧パッド２８にさらに接続さ
れる。供給電圧パッド２８は典型的＋５．０ボルトに接
続される。トランジスタＮ１は第２の内部電源電位また
は接地ノード３２（ＶＳＳＯ）と内部出力ノード２６と
の間に接続される。接地電位ノード３２は関連抵抗およ
び誘導構成要素を有するリード接続３６を経て接地パッ
ド３４にさらに接続される。接地パッド３４は典型的に
ゼロボルトに接続される。内部出力ノード２６は関連パ
ッケージインダクタンス（図示せず）を有するリード接
続３８を経て出力端子ピン１８にさらに接続される。
【００１９】プルアッププリドライバ回路１４はインバ
ータ４０と２入力ＮＡＮＤ論理ゲート４２とを含む。イ
ンバータ４０はＰチャネルＭＯＳトランジスタＰ２とＮ
チャネルＭＯＳトランジスタＮ４とから形成される。ト
ランジスタＰ２のソースは電源電位ノード２４に接続さ
れ、そのゲートはトランジスタＮ４のゲートに接続され
れ、かつそのドレインはトランジスタＮ４のドレインに
接続される。トランジスタＮ４のソースは接地電位ノー
ド３２に接続される。トランジスタＰ２およびＮ４の共
通ゲートはインバータ４０の入力を規定し、かつトラン
ジスタＰ２およびＮ４の共通ドレインはインバータ４０
の出力を規定する。ＮＡＮＤ論理ゲート４２はＰチャネ
ルＭＯＳトランジスタＰ３、Ｐ４およびＮチャネルＭＯ
ＳトランジスタＮ５、Ｎ６を含む。トランジスタＰ３の
ソースはトランジスタＰ４のソースと電源電位ノード２
４とに接続され、そのドレインはトランジスタＰ４のド
レインに接続される。トランジスタＮ５のドレインはＮ
ＡＮＤゲート４２の出力を規定するトランジスタＰ４の
ドレインに接続され、そのソースはトランジスタＮ６の
ドレインに接続される。ＮＡＮＤゲート４２の出力はプ
ルアップトランジスタＰ１のゲートに送られる第１の制
御信号を与える。トランジスタＮ６のソースもまた電源
電位ノード３２に接続される。トランジスタＰ３および
Ｎ６のゲートは一体に接続されてＮＡＮＤゲート４２の
第１の入力を規定し、かつインバータ４０の出力にさら
に接合される。トランジスタＰ４およびＮ５のゲートは
一体に接続されてＮＡＮＤゲート４２の第２の入力を規
定する。
【００２０】プルダウンプリドライバ回路１６はＮＯＲ
論理ゲート４４を含む。論理ゲート４４はＰチャネルＭ
ＯＳトランジスタＰ５、Ｐ６およびＮチャネルＭＯＳト
ランジスタＮ７、Ｎ８から形成される。トランジスタＰ
５のソースは電源電位ノード２４に接続され、かつその
ドレインはトランジスタＰ６のソースに接続される。ト
ランジスタＰ５のゲートはトランジスタＮ７のゲートに
接続され、かつＮＯＲゲート４４の第１の入力を規定す
る。トランジスタＰ６のゲートはトランジスタＮ８のゲ
ートに接続され、かつＮＯＲゲート４４の第２の入力を
規定する。トランジスタＰ６のドレインはＮＯＲゲート
４４の出力を規定するトランジスタＮ７、Ｎ８の共通ド
レインに接続される。トランジスタＮ７のソースはトラ
ンジスタＮ８のソースと接地電位ノード３２とに接続さ
れる。ＮＯＲゲート４４の出力はプルダウントランジス
タＮ１のゲートに送られる第２の制御信号を与える。
【００２１】出力バッファ回路１０はさらにインバータ
４６および４８から形成されるデータ入力バッファを含
む。インバータ４６はＰチャネルＭＯＳトランジスタＰ
８およびＮチャネルＭＯＳトランジスタＮ１０を含む。
トランジスタＰ８のソースは内部の「静かな」電源電位
ノード５０（ＶＣＣ）に接続され、これは典型的に＋
５．０ボルトであり、そのゲートはトランジスタＮ１０
のゲートに接続され、かつそのドレインはトランジスタ
Ｎ１０のドレインに接続される。インバータ４６の入力
を規定するトランジスタＰ８およびＮ１０の共通ゲート
はデータ入力ノード２０に接続される。トランジスタＰ
８およびＮ１０の共通ドレインはインバータ４６の出力
を規定する。トランジスタＮ１０のソースは内部の「静
かな」接地電位ノード５２（ＶＳＳ）に接続される。
【００２２】インバータ４８はＰチャネルＭＯＳトラン
ジスタＰ７およびＮチャネルＭＯＳトランジスタＮ９を
含む。トランジスタＰ７のソースもまた電源電位ノード
２４に接続され、そのゲートはトランジスタＮ９のゲー
トに接続され、かつそのドレインはトランジスタＮ９の
ドレインに接続される。トランジスタＰ７およびＮ９の
共通ゲートはインバータ４８の入力を規定し、それはイ
ンバータ４６の出力に接続される。トランジスタＰ７お
よびＮ９の共通ドレインはインバータ４８の出力を規定
し、それはＮＡＮＤゲート４２の第２の入力とＮＯＲゲ
ート４４の第１の入力とに接続される。トランジスタＮ
９のソースもまた接地電位ノード５２に接続される。イ
ンバータ４６のための電源および接地電位ノード５０、
５２は、インバータ４８のための電源および接地電位ノ
ード２４、３２とは異なっているので、この分離は出力
ノード２６上の過渡現象によって引起こされる電源電位
および接地ノード２４、３２上のノイズが端子２０上の
データ入力信号のレベルを逆に認識することを妨げるで
あろう。
【００２３】出力バッファ回路１０はまたインバータ５
４および５６から形成される可能化入力バッファを含
む。インバータ５４はＰチャネルＭＯＳトランジスタＰ
１０およびＮチャネルＭＯＳトランジスタＮ１２を含
む。トランジスタＰ１０のソースもまた内部の「静か
な」電源電位ノード５０に接続され、そのゲートはトラ
ンジスタＮ１２のゲートに接続され、かつそのドレイン
はトランジスタＮ１２のドレインに接続される。インバ
ータ５４の入力を規定するトランジスタＰ１０およびＮ
１２の共通ゲートは可能化入力ノード２２に接続され
る。トランジスタＰ１０およびＮ１２の共通ドレインは
インバータ５４の出力を規定する。トランジスタＮ１２
のソースもまた内部の「静かな」接地電位ノード５２に
接続される。
【００２４】インバータ５６はＰチャネルＭＯＳトラン
ジスタＰ９およびＮチャネルＭＯＳトランジスタＮ１１
を含む。トランジスタＰ９のソースは電源電位ノード２
４に接続され、そのゲートはトランジスタＮ１１のゲー
トに接続され、かつそのドレインはトランジスタＮ１１
のドレインに接続される。トランジスタＰ９およびＮ１
１の共通ゲートはインバータ５６の入力を規定し、それ
はインバータ５４の出力に接続される。トランジスタＰ
９およびＮ１１の共通ドレインはインバータ５６の出力
を規定し、それはインバータ４０を経てＮＡＮＤゲート
４２の第１の入力におよびＮＯＲゲート４４の第２の入
力に接続される。トランジスタＮ１１のソースは接地電
位ノード３２に接続される。再び、インバータ５４およ
び５６のためのそれぞれの電源および接地電位ノードの
分離は、電源および接地電位ノード２４、３２上のノイ
ズが端子２２上の可能化入力信号のレベルに逆に影響を
及ぼすことを妨げるであろう。
【００２５】可能化信号／ＥＮがハイまたは論理「１」
レベルであるとき、ＮＡＮＤゲート４２の出力で第１の
制御信号はハイまたは論理「１」レベルであり、かつＮ
ＯＲゲート４４の出力で第２の制御信号はローまたは論
理「０」レベルであろう。結果として、トランジスタＰ
１およびＮ１の双方はオフにされるであろう。これは出
力端子ピン１８でハイインピーダンストライステートモ
ードを生み出し、このモードでは出力バッファ回路１０
は可能化されない。
【００２６】内部出力ピンノード２６がハイからローへ
の遷移をしているときに大地はね返りを大幅に低減する
または排除するために、そのターンオンの時間を遅らせ
るようにプルダウントランジスタＮ１のゲートでゲート
対ソース電圧ＶGSの立上り速度を制御するエッジ速度フ
ィードバック手段が設けられる。結果として、プルダウ
ントランジスタＮ１を介する出力電流の変化速度は制限
され、それによって大地はね返りを大幅に低減する。こ
の発明のこの好ましい実施例において、フィードバック
手段は内部出力ノード２６で出力電圧のフィードバック
をプルダウントランジスタＮ１のゲートに直接与えるた
めのカップリングキャパシタＣ２からなる。
【００２７】見て分かるように、キャパシタＣ２はＮチ
ャネルＭＯＳトランジスタＮ３から形成される。トラン
ジスタＮ３のソース電極、ドレイン電極および大容量は
すべて一体に結付けられてキャパシタの第１のプレート
を形成し、トランジスタＮ３のゲート電極はキャパシタ
の第２のプレートを形成する。キャパシタＣ２の第１の
プレートは内部出力ノード２６に接合され、かつその第
２のプレートはプルダウントランジスタＮ１のゲートに
接合される。
【００２８】この発明の動作を理解してもらうために、
図３のプルダウン作用がここで説明される。始めに、可
能化信号／ＥＮは活性ロー（／ＥＮ＝０）であり、デー
タ入力信号はハイ論理レベルであり、かつ出力ノード２
６での出力信号もまたハイ論理レベルであると仮定され
る。したがって、ライン５８上でのデータ入力バッファ
の出力はハイであり、かつライン６０上での可能化バッ
ファの出力はローである。結果として、ＮＡＮＤゲート
４２の出力での第１の制御信号はプルアップトランジス
タＰ１を導通させるようにローであり、かつＮＯＲゲー
ト４４の出力での第２の制御信号はプルダウントランジ
スタＮ１をオフにするようにローであろう。
【００２９】データ入力信号ＤＡＴＡがハイからローへ
の遷移をしているときに、これはプルアップトランジス
タＰ１を素早くオフにするようにライン６２上の第１の
制御信号がハイになることを引起こすであろう。同時
に、ライン６４上の第２の制御信号はプルダウントラン
ジスタＮ１をオンにするようにハイになり始めるであろ
う。遅いプロセスコーナーにおいて、キャパシタＣ２を
介するフィードバックはほとんどないであろうし、プル
ダウントランジスタＮ１は出力電流の低い変化速度でゆ
っくりオンにされ、このことは大地はね返り問題を引起
こさない。しかしながら、速いプロセスコーナーにおい
ては、出力ノード２６の出力電圧の変化速度はそれを横
切る電圧が瞬時に変えられないので、キャパシタＣ２に
よって制限される。したがって、出力電圧の立下り速度
があまりにも速ければ、フィードバックキャパシタＣ２
を介して作用する端子出力ノード２６上の一時的かつ残
余の低い電圧状態はプルダウントランジスタＮ１をオフ
にして、それによってそれを介して流れる出力電流の高
い変化速度を妨げるであろう。この態様において、この
出力電流の変化速度は実質的に低減され、かつゆえに大
地はね返りを大幅に減少させる。
【００３０】出力ノード２６がローからハイへの遷移を
しているときに、電源ライン電圧スパイクを抑制するた
めにキャパシタＣ１をプルアップトランジスタＰ１と接
続して同様に設けることが可能なことは当業者に明らか
であるはずである。したがって、出力回路１０のプルア
ップ動作はプルダウン作用に関連して前述の論点を鑑み
れば非常に明らかであると考えられるので、明白な説明
は行なわない。
【００３１】図４ないし図７において、図３の出力バッ
ファ回路１０の第２ないし第５の実施例を順に例示する
概略の回路図が示される。図４の出力バッファ回路１１
０は図３のバッファ回路１０に非常によく似た第２の実
施例であるが、キャパシタＣ２のフィードバックを介し
て作用する内部出力ノード２６での出力電圧がプルダウ
ントランジスタＮ１のゲートに直接結合されず、むしろ
分離トランジスタＴ３に結合されてハイ論理レベルにあ
るＮＯＲゲート４４からのライン６４上の第２の制御信
号がプルダウントランジスタＮ１のゲートに与えられる
ことを妨げるという点は除く。速いプロセスコーナーに
おいて、プルダウン作用が起こるとき、内部出力ノード
２６上の一時的でかつ残余のロー電圧状態は分離トラン
ジスタＴ３をオフにするようにキャパシタＣ２を介して
作用しているであろう。結果として、プルダウントラン
ジスタＮ１はそれを通って流れる出力電流を制限するよ
うにオフにされるであろう。
【００３２】トランジスタＴ３を再びオンにするため
に、ＰチャネルＭＯＳトランジスタＴ６、Ｔ７およびＮ
チャネルＭＯＳトランジスタＴ４、Ｔ５から形成される
電流ミラー（current mirror）配列６６が設けられる。
トランジスタＴ７はデータ入力信号がロー論理レベルに
あるときにのみ導通されて電流を供給する。これは電流
ミラートランジスタＴ４の電流が電流ミラートランジス
タＴ５の中に反射されることを引起こすであろう。ノー
ド６８での電圧がしきい値レベルに達するとき、トラン
ジスタＴ３は再びオンにされるであろう。これは次にラ
イン６４上の第２の制御信号がプルダウントランジスタ
Ｎ１のゲートに再び与えられることを引起こす。
【００３３】図５の出力バッファ回路２１０は第３の実
施例であり、図４のバッファ回路１１０に多少似ている
が、分離抵抗器Ｔ３がＮＯＲ論理ゲート４４の出力とプ
ルダウントランジスタＮ１のゲートとの間に相互接続さ
れたパストランジスタＴ８と取り替えられるいう点を除
く。速いプロセスコーナーにおいて、プルダウン作用が
起こるとき、内部出力ノード２６上の一時的でかつ残余
のロー電圧状態はパストランジスタＴ８をオフにするよ
うにカップリングキャパシタＣ２を介して作用している
であろう。結果として、プルダウントランジスタＮ１は
それを介して流れる出力電流を制限するようにオフにさ
れるであろう。
【００３４】プルダウントランジスタＮ１の素早いター
ンオフを容易にするために、キャパシタＣ３とターンオ
フトランジスタＴ９とがまた設けられる。出力ノード２
６上の一時的でかつ残余のロー電圧状態もまた、プルダ
ウントランジスタＮ１へのゲート駆動を取除く抵抗器Ｔ
９をオンにするようにカップリングキャパシタＣ３を介
して作用しているであろう。さらに、電流ミラー配列７
０はパストランジスタＴ８のゲートキャパシタンスによ
る電圧の素早い放電を容易にするために使用される。
【００３５】図６の出力バッファ回路３１０は第４の実
施例であり、ＮＯＲゲート４４の出力とプルダウントラ
ンジスタＮ１のゲートとの間に相互接続された２つの直
列に接続されたインバータ７１および７２を含む。フィ
ードバックキャパシタＣ４はプルダウントランジスタＮ
１のゲートと第２のインバータ７２の入力との間に接続
される。キャパシタＣ４は前の実施例より速いノードで
電圧を検知するために使用される。もしプルダウントラ
ンジスタＮ１のゲート上のゲート対ソース電圧があまり
に急速に立上がれば、このゲート電圧はキャパシタＣ４
を経てインバータ７２の入力に送り戻されるであろう。
結果として、インバータ７２の出力はプルダウントラン
ジスタＮ１を再びオフにするようにロー電圧状態に再び
変えられ、それによってそれを通して流れる出力電流を
制限するであろう。さらに、電流ミラー配列７４はプル
ダウントランジスタＮ１をオフにすることを容易にする
ように設けられる。電流ミラー配列７４のための制御信
号は依然として別のより速いノードから得られることは
注目されるべきである。
【００３６】図７の出力バッファ回路４１０は図３およ
び図５のバッファ回路に類似の第５の実施例であるが、
データ入力信号が異なった電源および接地レールに参照
されるときにノイズマージンを最大限にするために電流
対電圧コンバータ７６を含むという点は除く。出力バッ
ファ回路４１０は図３に示されるフィードバックキャパ
シタＣ２と図５に類似の電流ミラー配列７０とを含むと
いうことは注目されるであろう。
【００３７】前述の詳細な説明から、この発明は大地は
ね返りの大幅な低減を有するエッジ速度フィードバック
ＣＭＯＳ出力バッファ回路を提供することが理解され
る。この発明のエッジ速度フィードバックＣＭＯＳ出力
バッファ回路は出力ドライバステージ、プルアッププリ
ドライバ回路、プルダウンプリドライバ回路および出力
ドライバステージにおけるプルアップおよびプルダウン
トランジスタのゲートでのゲート対ソース電圧の立上り
速度を制御するためのフィードバック手段を含む。
【００３８】この発明の好ましい実施例であると現在考
えられるものを例示しかつ説明してきたけれども、当業
者にはこの発明の真の範囲から逸脱することなく様々な
変化および修正が行なわれ、かつ均等物がそのエレメン
トの代りになり得ることが理解されるであろう。加え
て、多くの修正はその中心の範囲から逸脱することなく
特定の状況または材料をこの発明の教示に適合させるた
めに使われ得る。したがって、この発明はこの発明を実
施するために考えられたベストモードとして開示された
特定の実施例に制限されるものではなく、前掲の特許請
求の範囲内にあるすべての実施例を含むことが意図され
る。
【図面の簡単な説明】
【図１】先行技術の出力バッファ回路の概略の回路図で
ある。
【図２】他の先行技術のバッファ回路の概略の回路図で
ある。
【図３】この発明の原理に従って構成されたエッジ速度
フィードバックＣＭＯＳ出力バッファ回路の概略の回路
図である。
【図４】この発明の第２の実施例の概略の回路図であ
る。
【図５】この発明の第３の実施例の概略の回路図であ
る。
【図６】この発明の第４の実施例の概略の回路図であ
る。
【図７】この発明の第５の実施例の概略の回路図であ
る。
【符号の説明】
１０ エッジ速度フィードバックＣＭＯＳ出力バッファ
回路 １２ 出力ドライバステージ １４ プルアッププリドライバ回路 １６ プルダウンプリドライバ回路 ２０ データ入力ノード ２２ 可能化入力ノード ４０ インバータ ４２ ＮＡＮＤ論理ゲート ４４ ＮＯＲ論理ゲート

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 処理および電源変動中に大地はね返りの
    大幅な低減を有する出力信号を出力端子で与えるための
    ＣＭＯＳ出力バッファ回路であって、 プルアップトランジスタ（Ｐ１）およびプルダウントラ
    ンジスタ（Ｎ１）から形成される出力ドライバステージ
    手段（１２）を含み、前記プルアップトランジスタ（Ｐ
    １）の主要電極の１つは電源電位ノードに接続されかつ
    その主要電極の他の１つは出力端子に接続され、前記プ
    ルダウントランジスタ（Ｎ１）の主要電極の１つは出力
    端子に接続されかつその主要電極の他の１つは接地電位
    ノードに接続され、 前記プルアップトランジスタ（Ｐ１）のゲート電極は第
    １の制御信号を受信するように接続されて、出力端子で
    ロー論理レベルからハイ論理レベルへの遷移を発生し、 前記プルダウントランジスタ（Ｎ１）のゲート電極は第
    ２の制御信号を受信するように接続され、出力端子でハ
    イ論理レベルからロー論理レベルへの遷移を発生し、 インバータ（４０）とＮＡＮＤ論理ゲート（４２）とか
    ら形成され、かつデータ入力信号と可能化信号とに応答
    して前記第１の制御信号を発生するためのプルアッププ
    リドライバ手段（１４）を含み、 前記インバータ（４０）の入力は可能化信号を受信する
    ように結合され、かつその出力は前記ＮＡＮＤゲート
    （４２）の第１の入力に接続され、前記ＮＡＮＤゲート
    （４２）の第２の入力はデータ入力信号を受信するよう
    に結合され、かつその出力は前記プルアップトランジス
    タ（Ｎ１）のゲート電極に接続され、 ＮＯＲ論理ゲート（４４）から形成され、かつデータ入
    力信号と可能化信号とに応答して前記第２の制御信号を
    発生するためのプルダウンプリドライバ手段（１６）を
    含み、 前記ＮＯＲゲート（４４）の第１の入力はデータ入力信
    号を受信するように結合され、第２の入力は可能化信号
    を受信するように接続され、および出力は前記プルダウ
    ントランジスタ（Ｎ１）のゲート電極に接続され、さら
    に出力信号に応答して、出力端子がハイからローへ遷移
    しているときにそのターンオンの時間を遅らせるために
    前記プルダウントランジスタ（Ｎ１）のゲート電極で電
    圧の立上り速度を制御して、それによって大地はね返り
    を大幅に低減するためのフィードバック手段を含む、Ｃ
    ＭＯＳ出力バッファ回路。
  2. 【請求項２】 前記プルアップトランジスタ（Ｐ１）は
    ＰチャネルＭＯＳトランジスタである、請求項１に記載
    のＣＭＯＳ出力バッファ回路。
  3. 【請求項３】 前記プルダウントランジスタ（Ｎ１）は
    ＮチャネルＭＯＳトランジスタである、請求項２に記載
    のＣＭＯＳ出力バッファ回路。
  4. 【請求項４】 前記フィードバック手段は出力端子に接
    続された第１のプレートと前記プルダウントランジスタ
    （Ｎ１）のゲート電極に結合された第２のプレートとを
    有するキャパシタ（Ｃ２）からなる、請求項１に記載の
    ＣＭＯＳ出力バッファ回路。
  5. 【請求項５】 前記キャパシタ（Ｃ２）はそのドレイン
    およびソース電極が一体に接続されて第１のプレートを
    規定し、そのゲート電極が第２のプレートを規定するＮ
    チャネルＭＯＳトランジスタ（Ｎ３）からなる、請求項
    ４に記載のＣＭＯＳ出力バッファ回路。
  6. 【請求項６】 出力信号に応答して、出力端子が電源ラ
    イン電圧スパイクを抑制するためにローからハイへの遷
    移をしているときにそのターンオンの時間を遅らせるた
    めに前記プルアップトランジスタ（Ｐ１）のゲート電極
    で電圧の立上り速度を制御するための第２のフィードバ
    ック手段をさらに含む、請求項１に記載のＣＭＯＳ出力
    バッファ回路。
  7. 【請求項７】 前記第２のフィードバック手段は出力端
    子に接続された第１のプレートと、前記プルアップトラ
    ンジスタ（Ｐ１）のゲート電極に結合された第２のプレ
    ートとを有するキャパシタ（Ｃ１）からなる、請求項６
    に記載のＣＭＯＳ出力バッファ回路。
  8. 【請求項８】 前記キャパシタ（Ｃ１）はそのドレイン
    およびソース電極が一体に接続されて第１のプレートを
    規定し、そのゲート電極が第２のプレートを規定するＮ
    チャネルＭＯＳトランジスタ（Ｎ２）からなる、請求項
    ７に記載のＣＭＯＳ出力バッファ回路。
  9. 【請求項９】 処理および電源変動中に大地はね返りの
    大幅な低減を有する出力信号を出力端子で与えるための
    ＣＭＯＳ出力バッファ回路であって、 第１の制御信号に応答して出力端子でロー論理レベルか
    らハイ論理レベルへの遷移を発生するためのプルアップ
    トランジスタ手段（Ｐ１）と、 データ入力信号と可能化信号とに応答して前記第１の制
    御信号を発生するためのプルアッププリドライバ手段
    （１４）と、 第２の制御信号に応答して出力端子でハイ論理レベルか
    らロー論理レベルへの遷移を発生するためのプルダウン
    トランジスタ手段（Ｎ１）と、 データ入力信号と可能化信号とに応答して前記第２の制
    御信号を発生するためのプルダウンプリドライバ手段
    （１６）と、さらに出力信号に応答して、出力端子がハ
    イからローへの遷移をしているときに前記プルダウント
    ランジスタのターンオンの時間を遅らせるために前記第
    ２の制御信号の立上り速度を制御して、それによって大
    地はね返りを大幅に低減するためのフィードバック手段
    とを含む、ＣＭＯＳ出力バッファ回路。
  10. 【請求項１０】 前記フィードバック手段は出力端子に
    接続された第１のプレートと前記プルダウントランジス
    タ手段（Ｎ１）の制御電極に結合された第２のプレート
    とを有するキャパシタ（Ｃ２）からなる、請求項９に記
    載のＣＭＯＳ出力バッファ回路。
  11. 【請求項１１】 前記キャパシタ（Ｃ２）はそのドレイ
    ンおよびソース電極が一体に接続されて第１のプレート
    を規定し、かつそのゲート電極が第２のプレートを規定
    するＮチャネルＭＯＳトランジスタ（Ｎ３）からなる、
    請求項１０に記載のＣＭＯＳ出力バッファ回路。
  12. 【請求項１２】 出力信号に応答して、出力端子が電源
    ライン電圧スパイクを抑制するためにローからハイへの
    遷移をしているときにそのターンオンの時間を遅らせる
    ために前記プルアップトランジスタ手段（Ｐ１）の制御
    電極で電圧の立上り速度を制御するための第２のフィー
    ドバック手段をさらに含む、請求項１０に記載のＣＭＯ
    Ｓ出力バッファ回路。
  13. 【請求項１３】 前記第２のフィードバック手段は出力
    端子に接続された第１のプレートと前記プルアップトラ
    ンジスタ手段（Ｐ１）のゲート電極に結合された第２の
    プレートとを有するキャパシタ（Ｃ１）からなる、請求
    項１２に記載のＣＭＯＳ出力バッファ回路。
  14. 【請求項１４】 前記キャパシタ（Ｃ１）はそのドレイ
    ンおよびソース電極が一体に接続されて第１のプレート
    を規定し、かつそのゲート電極が第２のプレートを規定
    するＮチャネルＭＯＳトランジスタ（Ｎ２）からなる、
    請求項１３に記載のＣＭＯＳ出力バッファ回路。
  15. 【請求項１５】 処理および電源変動中に大地はね返り
    の大幅な低減を有する出力信号を出力端子で与えるため
    のＣＭＯＳ出力バッファ回路であって、 プルアップトランジスタ（Ｐ１）およびプルダウントラ
    ンジスタ（Ｎ１）から形成される出力ドライバステージ
    手段（１２）を含み、前記プルアップトランジスタ（Ｐ
    １）の主要電極の１つは電源電位ノードに接続され、か
    つその主要電極の他の１つは出力端子に接続され、前記
    プルダウントランジスタ（Ｎ１）の主要電極の１つは出
    力端子に接続され、かつその主要電極の他の１つは接地
    電位ノードに接続され、 前記プルアップトランジスタ（Ｐ１）のゲート電極は第
    １の制御信号を受信するように接続されて出力端子でロ
    ー論理レベルからハイ論理レベルへの遷移を発生し、 前記プルダウントランジスタ（Ｎ１）のゲート電極は第
    ２の制御信号を受信するように接続されて出力端子でハ
    イ論理レベルからロー論理レベルへの遷移を発生し、 インバータ（４０）とＮＡＮＤ論理ゲート（４２）とか
    ら形成されて、かつデータ入力信号と可能化信号とに応
    答して前記第１の制御信号を発生するためのプルアップ
    プリドライバ手段（１４）を含み、 前記インバータ（４０）の入力は可能化信号を受信する
    ように結合され、かつその出力は前記ＮＡＮＤゲート
    （４２）の第１の入力に接続され、前記ＮＡＮＤゲート
    （４２）はデータ入力信号を受信するように結合された
    第２の入力を有しかつその出力は前記プルアップトラン
    ジスタ（Ｐ１）のゲート電極に結合され、 ＮＯＲ論理ゲート（４４）から形成され、かつデータ入
    力信号と可能化信号とに応答して前記第２の制御信号を
    発生するためのプルダウンプリドライバ手段（１６）を
    含み、 前記ＮＯＲゲート（４４）はデータ入力信号を受信する
    ように結合された第１の入力、可能化信号を受信するよ
    うに結合された第２の入力および前記プルダウントラン
    ジスタ（Ｎ１）のゲート電極に接続された出力を有し、
    さらに出力信号を表す電圧に応答して、出力端子がハイ
    からローへの遷移をしているときにそのターンオンの時
    間を遅らせるために前記プルダウントランジスタ（Ｎ
    １）のゲート電極で電圧の立上り速度を制御して、それ
    によって大幅に低減するためのフィードバック手段を含
    む、ＣＭＯＳ出力バッファ回路。
  16. 【請求項１６】 前記フィードバック手段は前記ＮＯＲ
    ゲートの出力に結合された第１のプレートと前記プルダ
    ウントランジスタ（Ｎ１）のゲート電極に接続された第
    ２のプレートとを有するキャパシタ（Ｃ２）からなる、
    請求項１に記載のＣＭＯＳ出力バッファ回路。
JP4049828A 1991-03-07 1992-03-06 Ｃｍｏｓ出力バツフア回路 Withdrawn JPH05136684A (ja)

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