DE69215574T2

DE69215574T2 - Integrierte Halbleiterschaltung mit geräuscharmen Ausgangspuffern

Info

Publication number: DE69215574T2
Application number: DE69215574T
Authority: DE
Inventors: Satoru Tanoi
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-04-15
Filing date: 1992-04-15
Publication date: 1997-06-12
Anticipated expiration: 2012-04-16
Also published as: US5237213A; JPH04315316A; EP0509489A1; DE69215574D1; EP0509489B1; JP2930440B2; KR920020707A

Description

HINTERGRUND DER ERFINDUNG

Die Erfindung betrifft eine integrierte Halbleiterschatung mit verbesserten Ausgangspufferschaltungen, die ein reduziertes Schatrauschen an den Ausgangsanschlüssen ergeben.
Im Stand der Technik findet man verschiedene Ausgangspufferschaltungen. Die einfachste enthält ein Paar Transistoren, die einen Ausgangsanschluß mit einer Versorgungseitung für ein oberes Potential und einer Versorgungsleitung für ein unteres Potential verbinden. Wenn der erste Transistor eingeschaltet ist und der zweite ausgeschaltet ist, ist der Ausgangsanschluß im Hochpegel-Ausgangszustand und versorgt eine externe Last mit dem oberen Potential. Wenn der erste Transistor ausgeschaltet ist und der zweite eingeschaltet ist, ist der Ausgangsanschluß im Tiefpegel-Ausgangszustand und versorgt die externe Last mit dem unteren Potential. Wenn beide Transistoren ausgeschaltet sind, ist der Ausgangsanschluß im hochohmigen Zustand.
Wenn er zwischen den Hochpegel- und Tiefpegel-Ausgangszuständen umgeschaltet wird, erzeugt dieser einfache Ausgangspuffer einen großen Lade- oder Entladestromfluß auf der Versorgungsleitung für das obere oder das untere Potential, was zu Schaitrauschen führt. Da die Geschwindigkeit und das Stromsteuervermögen von Ausgangspuffern zugenommen haben, wurde fehlerhafter Schaltungsbetrieb aufgrund von solchem Schaltrauschen ein großes Problem.
Die japanische ungeprüfte Patentveröffentlichung 1987/48806 offenbart eine Methode im Stand der Technik, das Ausgangspuffer-Schaltrauschen zu reduzieren, und die darin besteht, den Ausgangsanschluß über zwei oder mehr parallel geschaltete Transistoren mit der Versorgungsleitung für das obere Potential zu verbinden und den Ausgangsanschluß über zwei oder mehr parallel geschaltete Transistoren mit der Versorgungsleitung für das untere Potential zu verbinden. Die Einschatzeiten dieser Transistoren werden gestaffelt, wodurch das Rauschen reduziert wird, indem der Lade- und Entladestromfluß begrenzt wird.
Diese Methode des Standes der Technik hat sich jedoch als nicht völlig erfolgreich erwiesen. Wenn eine große Zahl von Ausgangspuffern gleichzeitig beispielsweise vom Hochpegel- in den Tiefpegel-Ausgangszustand umgeschaltet werden, erzeugen sie einen starken Gesamtentladestrom von ihren Lasten nach der Leitung für das untere Potential bzw. der unteren Potentialleitung. Das resultierende Rauschen kann sich an andere Ausgangspuffer fortpflanzen, die im Tiefpegel-Ausgangszustand gehalten werden. Resonanz zwischen der Streuinduktivität und kapazitiven Lasten der anderen Ausgangspuffer kann eine Ausgangsrauschspannung erzeugen, die die Spitzenrauschspannung auf der unteren Potentialleitung übersteigt und den Betrieb von Schaltungen unterbricht, die von diesem Ausgangspuffer angesteuert werden.
Die US-A 4 820 942 offenbart eine integrierte Halbleiterschaltung gemäß dem Oberbegriff des Anspruchs 1. Die in dieser Druckschrift offenbarte Schaltung ist eine Hochgeschwindigkeits-Ausgangspufferschaltung mit hoher Ansteuerleistung, die aus zwei Ausgangspufferstufen besteht. Jede Ausgangspufferstufe weist zwei Transistoren auf, die mit einer oberen Potentialleitung bzw. Erde verbunden sind. In einer der Pufferstufen weisen die Transistoren schnelle "Ausschalt"- und schnelle "Einschalt"-Eigenschaften auf, und in der anderen Pufferstufe weisen die Transistoren schnelle "Ausschalt"- und langsame "Einschalt"-Eigenschaften auf, wodurch Erdprellen reduziert wird. Wie oben erläutert, ist eine solche Staffelung der Schatzeiten der Transistoren nicht völlig erfolgreich, wenn eine große Zahl von Ausgangspuffern gleichzeitig vom Hochpegel- in den Tiefpegel-Ausgangszustand umgeschaltet werden.

ABRISS DER ERFINDUNG

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, das Schaltrauschen an den Ausgangsanschüssen einer integrierten Halbleiterschaltung zu verhindern, selbst wenn eine große Zahl von Ausgangspuffern gleichzeitig umgeschaltet werden.
Diese Aufgabe wird durch die im Anspruch 1 definierte integrierte Halbleiterschaltung gelöst.
Für verschiedene Pufferstufen getrennte obere Potentialleitungen vorzusehen, ist aus der US-A 5 001 369 an sich bekannt.
Die EP-A 0 443 435 betrifft Stand der Technik gemäß Art. 54(3) EPÜ für die benannten Vertragsstaaten DE und FR. Dieses Dokument offenbart eine integrierte Haibleiterschaltung, die der im beigefügten Anspruch 1 definierten Halbleiterschaltung ähnlich ist. Die EP-A 0 443 435 zeigte jedoch nicht erste und zweite obere bzw. untere Potentialleitungen, die unabhängig voneinander sind.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Teilschaltplan der erfundenen integrierten Halbleiterschaltung.
Fig. 2 ist eine Prinzipskizze eines Ausgangspuffers in Fig 1.
Fig. 3 ist eine Wahrheitstabelle, die den Betrieb der Logikschaltung in Fig. 2 zusammenfaßt.
Fig. 4 ist eine Teil-Prinzipskizze eines Ausgangspuffers und zugehöriger Schaltungen in Fig. 1.
Fig. 5 ist ein Signalformdiagramm, das Schaltrauschen darstellt.
Fig. 6 ist eine Prinzipskizze, die eine Modifikation der zweiten Schalt-Schaltung in Fig. 2 darstellt.
Fig. 7 ist eine Prinzipskizze, die eine Modifikation der ersten Schalt-Schaltung in Fig. 2 darstellt.
Fig. 8 ist eine Prinzipskizze, die eine weitere Modifikation der zweiten Schalt- Schaltung Fig. 2 darstellt.
Fig. 9 ist eine Prinzipskizze, die eine weitere Modifikation der ersten Schalt- Schaltung in Fig. 2 darstellt.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Unter Bezugnahme auf die beigefügten Zeichnungen wird eine integrierte Halbleiterschaltung mit neuen Ausgangspuffern beschrieben. Um die Beschreibung der Erfindung nicht mit unnötigen Details zu belasten, zeigen die Zeichnungen nur die Ausgangspufferschaltungen und die zugehörigen Potentialversorgungsleitungen und Lasten. Die Zeichnungen, die Darstellungen der Erfindung liefern, beschränken ihren Schutzumfang jedoch nicht.
Unter Bezugnahme auf Fig. 1 wird der integrierten Halbleiterschaltung von einem mit Vcc bezeichneten externen Anschluß ein oberes Potential und von einem mit GND bezeichneten externen Anschluß ein unteres Potential zugeführt. Vcc und GND sind zum Beispiel das Stromversorgungsniveau und das Erdniveau einer Platine oder eines anderen Trägers, auf dem die integrierte Halbleiterschaltung montiert ist. In der nachfolgenden Beschreibung wird angenommen, daß das obere Potential fünf Volt ist und das untere Potential null Volt ist, die Erfindung ist aber natürlich nicht auf diese speziellen Werte beschränkt.
Das obere Potential verzweigt sich von Vcc auf drei obere Potentialleitungen 1, 2 und 3, die durch Knotenpunkte Vcc1, Vcc2 und Vcc3 laufen. Das untere Potential verzweigt sich von GND auf drei untere Potentialleitungen 4, 5 und 6, die durch Knotenpunkte GND1, GND2 und GND3 laufen. Vcc1, Vcc2, Vcc3, GND1, GND2 und GND3 sind zum Beispiel Stromversorgungs- und Erdkontaktflecken auf einem Halbleiterchip, auf dem die integrierte Schaltung hergestellt ist.
Zwischen den oberen Potentialleitungen 1, 2 und 3 und den unteren Potentialleitungen 4, 5 und 6 sind parallel eine Vielzahl von Ausgangspuffern 10-1, ..., 10-n, 10-M verbunden. (Der Buchstabe n bezeichnet eine beliebige ganze Zahl größer als Eins. Es kann mehr Ausgangspuffer als die in der Zeichnung angezeigten n + 1 geben.) Statt davon zu sprechen, daß die Ausgangspuffer 10-1, ..., 10-n, 10-M zwischen den oberen Potentialleitungen 1, 2 und 3 und den unteren Potentialleitungen 4, 5 und 6 verbunden sind, können sie äquivalent als parallel zwischen den Knotenpunkten Vcc1, Vcc2 und Vcc3 und den Knotenpunkten GND1, GND2 und GND3 verbunden beschrieben werden. In der nachfolgenden Beschreibung der Erfindung wird diese kürzere Schreibweise verwendet.
Jeder Ausgangspuffer 10-1, ..., 10-n, 10-M weist einen Dateneingangsanschluß, einen Freigabeeingangsanschluß und einen Ausgangsflecken und -stift auf. Diese sind in der Zeichnung mit den Symbolen DATEN-1, ..., DATEN-n, DATEN-M, FREIGABE-1, ..., FREIGABE-n, FREIGABE-M, FLECKEN-1, ..., FLECKEN-n, FLECKEN-M und STIFT-1, ..., STIFT-n, STIFT-M gekennzeichnet. Im allgemeinen sind die Daten- und Freigabeeingangsanschlüsse interne Knotenpunkte der integrierten Haibleiterschaltung, sind die Ausgangsflecken Kontaktflecken des Halbleiterchips, auf dem die integrierte Halbleiterschaltung hergestellt ist, und sind die Ausgangsflecken externe Stifte oder Leiter eines Gehäuses, in dem die integrierte Halbleiterschaltung untergebracht ist.
Zwischen dem externen Anschluß Vcc und den jeweiligen Knotenpunkten Vcc1 bis Vcc3 gibt es Streuinduktivitäten LV1 bis LV3. Außerdem gibt es Streulnduktivitäten LG1 bis LG3 zwischen dem externen Anschluß GND und den Knotenpunkten GND1 bis GND3 sowie Streuinduktivitäten L-1, ..., L-n, L-M zwischen den Ausgangsflecken FLECKEN-1, ..., FLECKEN-n, FLECKEN-M und den Ausgangsstiften STIFT- 1, ..., STIFT-n, STIFT-M. Zwischen den Ausgangsstiften STIFT-1, ..., STIFT-n, STIFT-M und dem unteren Potential (null Volt) sind externe kapazitive Lasten C-1 bis C-n und C-M von beispielsweise füfzig bis einigen hundert Picofarad verbunden.
In Fig. 2, auf die als nächstes Bezug genommen wird, weist jeder Ausgangspuffer 10-1, ..., 10-n, 10-M in Fig. 1 eine Logikschaltung 30, eine erste Schalt-Schaltung 40, eine zweite Schalt-Schaltung 50, eine erste Verzögerungsschaltung 60, eine zweite Verzögerungsschaltung 70, eine dritte Schalt-Schaltung 80 und eine vierte Schalt-Schaltung 90 auf. Die im Abriß der Erfindung erwähnte Steuereinrichtung umfaßt die Logikschaltung 30 und die Verzögerungsschaltungen 60 und 70. Der Ausgangspuffer ist mit einem Ausgangsanschluß AUS verbunden, der mit einem entsprechenden Ausgangsflecken (FLECKEN-1, ..., FLECKEN-n oder FLECKEN-M) in Fig. 1 verbunden ist.
Die Logikschaltung 30 ist mit einem Dateneingangsanschluß (DATEN-1, ..., DATEN-n oder DATEN-M in Fig. 1) und einem Freigabeeingangsanschluß (FREIGABE-1, ..., FREIGABE-n oder FREIGABE-M in Fig. 1) verbunden und erzeugt an Knotenpunkten N33, N34, N35 und N36 Hochpegel- und Tiefpegel-Ausgangssignale. Der Ausdruck "Hochpegel" bezieht sich hier auf eine Spannung im wesentlichen gleich dem oberen Potential (fünf Volt); der Ausdruck "Tiefpegel" bezieht sich auf eine Spannung im wesentlichen gleich dem unteren Potential (null Volt).
Die Logikschaltung 30 enthält ein Paar Invertierer 31 und 32, die ein Datensignal und ein Freigabesignal invertieren, die an den Daten- und Freigabeeingangsanschlüssen empfangen werden, ein NOR-Gatter 32, das die invertierten Datenund Freigabesignale von diesen Invertierern empfängt, ein NAND-Gatter 34, das das Freigabesignal und das invertierte Datensignal empfängt, und Invertierer 35 und 36, die die Ausgangssignale des NOR-Gatters 33 und des NAND-Gatters 34 invertieren. Das Ausgangssignal des NOR-Gatters 33 steuert den Knotenpunkt N33 an, das Ausgangssignal des NAND-Gatters 34 steuert den Knotenpunkt N34 an, das Ausgangssignal des Invertierers 35 steuert den Knotenpunkt N35 an, und das invertierte Ausgangssignal des lnvertierers 36 steuert den Knotenpunkt N36 an. Obgleich in der Zeichnung nicht angezeigt, wird die Steuerschatung 30 von Vcc3 und GND3 aus mit Strom versorgt.
Die Logikschaltung 30 ist nicht auf den in Fig. 1 gezeigten Aufbau beschränkt. Es kann ein beliebiger Schaltungsaufbau verwendet werden, der äquivalente Ausgangssignale an den Knotenpunkten N33, N34, N35 und N36 erzeugt. Falls eine negative Ausgangslogik gewünscht wird, kann der Invertierer 31 weggelassen werden.
Die erste Schalt-Schaltung 40 umfaßt ein Paar P-Kanal-Anreicherungstyp-Metalloxid-Halbleiter-Feldeffekttransistoren (in der Folge PMOS-Transistoren) 41 und 42, die zwischen Vcc1 und dem Ausgangsanschluß AUS in Serie geschaltet sind. Die Source-Elektrode des PMOS-Transistors 41 ist mit Vcc1 verbunden, und seine Gate-Elektrode ist mit dem Knotenpunkt N35 verbunden. Die Source-Elektrode des PMOS-Transistors 42 ist mit der Drain-Elektrode des PMOS-Transistors 41 verbunden. Die Gate- und Drain-Elektroden des PMOS-Transistors 42 sind beide mit dem Ausgangsanschluß AUS verbunden.
Die Source-Elektrode, die Gate-Elektrode und die Drain-Elektrode werden nachstehend einfach als Source, Drain und Gate bezeichnet.
Die zweite Schalt-Schaltung 50 umfaßt ein Paar N-Kanal-Anreicherungstyp-Metalloxid-Halbleiter-Feldeffekttransistoren (in der Folge NMOS-Transistoren) 51 und 52, die zwischen GND1 und dem Ausgangsanschluß AUS in Serie geschaltet sind. Das Gate und der Drain des NMOS-Transistors 51 sind beide mit dem Ausgangsanschluß AUS verbunden, und seine Source ist mit dem Drain des NMOS-Transistors 52 verbunden. Das Gate des NMOS-Transistors 52 ist mit dem Knotenpunkt N36 verbunden, und seine Source ist mit GND1 verbunden.
Die erste Verzögerungsschaltung 60 umfaßt einen PMOS-Transistor 61 und einen NMOS-Transistor 62. Die Source des PMOS-Transistors 61 ist mit Vcc3 verbunden, sein Gate ist mit dem Knotenpunkt N33 verbunden, und sein Drain ist mit einem Knotenpunkt N61 verbunden. Der Drain des NMOS-Transistors 62 ist mit dem Knotenpunkt N35 verbunden, sein Gate ist mit dem Ausgangsanschluß AUS verbunden und seine Source ist mit dem Knotenpunkt N61 verbunden.
Die zweite Verzögerungsschaltung 70 umfaßt einen NMOS-Transistor 71 und einen PMOS-Transistor 72. Das Gate des NMOS-Transistors 71 ist mit dem Knotenpunkt N34 verbunden, seine Source ist mit GND3 verbunden, und sein Drain ist mit einem Knotenpunkt N71 verbunden. Das Gate des PMOS-Transistors 72 ist mit dem Ausgangsanschluß AUS verbunden, seine Source ist mit dem Knotenpunkt N36 verbunden, und sein Drain ist mit dem Knotenpunkt N71 verbunden.
Die erste und die zweite Verzögerungsschaltung 60 und 71 sind nicht auf den in der Zeichnung gezeigten Schaltungsaufbau beschränkt. Statt dessen können auch andere bekannte Verzögerungsschaltungen verwendet werden, etwa eine gerade Anzahl von in Serie geschalteten Invertierern.
Die dritte Schalt-Schaltung 80 umfaßt einen einzelnen PMOS-Transistor 81, dessen Gate mit dem Knotenpunkt N61 verbunden ist, dessen Source mit Vcc2 verbunden ist und dessen Drain mit dem Ausgangsanschluß AUS verbunden ist.
Die vierte Schalt-Schaltung 90 umfaßt einen einzelnen NMOS-Transistor 91, dessen Gate mit dem Knotenpunkt N71 verbunden ist, dessen Drain mit dem Ausgangsanschluß AUS verbunden ist und dessen Source mit GND2 verbunden ist.
Als nächstes wird der Betrieb der einzelnen Schaltungsblöcke in Fig. 2 beschrieben.
Der Betrieb der Logikschaltung 30 ist für den Fachmann leicht nachvollziehbar. Anstelle einer detaillierten Beschreibung wird in Fig. 3 eine Zusammenfassung gegeben, die sämtliche Zustände der Freigabe- und Dateneingangssignale und der entsprechenden Ausgangssignale an den Knotenpunkten N33, N34, N35 und N36 auflistet.
In der ersten Schalt-Schaltung 40 leiten die PMOS-Transistoren 41 und 41 Strom, wenn ihr Source-Potential ihr Gate-Potential um wenigstens einen Wert Vtp übersteigt, typisch ungefähr 0,8 Volt. Das Source-Potential des PMOS-Transistors 41 ist das obere Potential an Vcc1, und sein Gate-Potential ist das Potential am Knotenpunkt N35, so daß der PMOS-Transistor 41 ein Schaltelement ist, das einschaltet, wenn der Knotenpunkt N35 auf dem Tiefpegel ist, und ausschaltet, wenn der Knotenpunkt N35 auf dem Hochpegel ist.
Wenn der PMOS-Transistor 41 eingeschaltet ist, ist das Source-Potential des PMOS-Transistors 42 das obere Potential an Vcc1 und ist das Gate-Potential das Potential Vaus des Ausgangsanschlusses AUS. Der PMOS-Transistor 42 ist daher eingeschaltet, wenn Vaus < Vcc1 - Vtp, und ausgeschaltet, wenn Vaus > Vcc1 - Vtp, wobei Vcc1 hier das obere Potential am Knotenpunkt Vcc1 darstellt.
Der PMOS-Transistor 42 ist somit ein Schwellwertelement für eine obere Spannung, das die erste Schalt-Schaltung 40 vom Ein-Zustand in den Aus-Zustand schaltet, wenn das Potential Vaus des Ausgangsanschlusses AUS über einen ersten Schwellenwert Vcc1 - Vtp steigt. Dieser erste Schwellenwert liegt zwischen dem oberen Potential (fünf Volt) und dem unteren Potential (null Volt). Falls Vcc1 fünf Volt ist, ist das erste Schwellenpotential ungefähr 4,2 Volt.
Zusammengefaßt wird die erste Schalt-Schaltung 40 eingeschaltet, wenn der Knotenpunkt N35 auf dem Tiefpegel ist und Vaus wenigstens 0,8 Volt niedriger als Vcc1 ist, und ansonsten ausgeschaltet.
In der zweiten Schalt-Schaltung 50 leiten die NMOS-Transistoren 51 und 52 Strom, wenn ihr Gate-Potential ihr Source-Potential um wenigstens einen Wert Vtn übersteigt, typisch ungefähr 0,8 Volt. Der NMOS-Transistor 52 ist somit ein Schaltelement, das ausgeschaltet ist, wenn der Knotenpunkt N36 auf dem Tiefpegel ist, und eingeschaltet ist, wenn der Knotenpunkt N36 auf dem Hochpegel ist.
Wenn der NMOS-Transistor 52 eingeschaltet ist, wirkt der NMOS-Transistor 51 als ein Schwellwertelement für eine untere Spannung, das leitet, wenn Vaus > GND1+Vtn, wobei GND1 das Potential am Knotenpunkt GND1 ist, aber ausschaltet, wenn Vaus < GND1 + Vtn. Der Wert GND1 + Vtn ist eine zweite Schwellenspannung, die zwischen dem unteren Potential (null Volt) und dem oberen Potential (fünf Volt) liegt. Falls GND1 null Volt ist, ist das zweite Schwellenpotential ungefähr 0,8 Volt.
Zusammengefaßt wird die zweite Schalt-Schaltung 50 eingeschaltet, wenn der Knotenpunkt N36 auf dem Hochpegel ist und Vaus wenigstens 0,8 Volt höher als GND1 ist, und ansonsten ausgeschaltet.
Der Betrieb der ersten Verzögerungsschaltung 60 und der dritten Schalt-Schaltung 80 wird gemeinsam beschrieben. Wenn der Knotenpunkt N33 auf dem Tiefpegel ist, ist der PMOS-Transistor 61 eingeschaltet und verbindet den Knotenpunkt N61 mit Vcc3. Der Knotenpunkt N61 kann außerdem über den Transistor 62 mit dem Knotenpunkt N35 verbunden werden, der auf dem Hochpegel ist. In jedem Fall ist N61 auf dem Hochpegel und ist die dritte Schalt-Schaltung (der PMOS-Transistor 81) ausgeschaltet.
Wenn der Knotenpunkt N33 auf dem Hochpegel ist, ist der PMOS-Transistor 61 ausgeschaltet und ist der Knotenpunkt N61 nicht mit Vcc3 verbunden. Falls das Potential Vaus des Ausgangsanschlusses AUS größer als ungefähr 0,8 Volt ist, schaltet der NMOS-Transistor 62 ein und verbindet den Knotenpunkt N61 mit dem Knotenpunkt N33, der auf dem Tiefpegel ist, so daß der PMOS-Transistor 81 eingeschaltet wird. Die dritte Schalt-Schaltung 80 schaltet dann ein und verbindet den Ausgangsanschluß AUS mit Vcc2.
Der Betrieb der zweiten Verzögerungsschaltung 70 und der vierten Schalt-Schaltung 90 ist analog. Wenn der Knotenpunkt N34 auf dem Hochpegel ist, ist der Knotenpunkt N71 mit GND3 verbunden und ist die vierte Schalt-Schaltung 90 ausgeschaltet. Wenn der Knotenpunkt N35 auf dem Tiefpegel ist und Vaus kleiner als ungefähr 4,2 Volt ist, ist der Knotenpunkt N71 mit dem Knotenpunkt N36 verbunden, und die vierte Schalt-Schaltung 90 schaltet ein und verbindet den Ausgangsanschluß AUS mit GND2.
Als nächstes wird der statische Gesamtbetrieb des Ausgangspuffers in Fig. 2 beschrieben.
Wenn das Freigabeeingangssignal auf dem Tiefpegel ist, sind die Knotenpunkte N33 und N36 auf dem Tiefpegel und sind die Knotenpunkt N34 und N35 auf dem Hochpegel, so daß die erste, die zweite, die dritte und die vierte Schalt-Schaltung 40, 50, 80 und 90 alle ausgeschaltet sind, wie oben erläutert. Der Ausgangsanschluß AUS ist im hochohmigen Zustand, wobei er weder mit Vcc noch mit GND verbunden ist.
Wenn das Freigabeeingangssignal auf dem Hochpegel ist, hängt der Betrieb vom Dateneingangssignal ab.
Wenn das Datensignal auf dem Tiefpegel ist, ist der Knotenpunkt N33 auf dem Tiefpegel und ist der Knotenpunkt N35 auf dem Hochpegel, so daß die erste und die dritte Schalt-Schaltung 40 und 80 ausgeschaltet sind, wie oben erläutert. Der Knotenpunkt N36 ist auf dem Hochpegel, so daß, wenn Vaus größer als ungefähr 0,8 Volt ist, die erste Schalt-Schaltung 50 eingeschaltet ist und den Ausgangsanschluß AUS mit GND1 verbindet. Ist ferner Vaus kleiner als ungefähr 4,2 Volt, so schaltet die vierte Schalt-Schaltung ein und verbindet den Ausgangsanschluß AUS mit GND2. Unabhängig vom Wert von Vaus ist notwendigerweise zumindest eine der Bedingungen Vaus > 0,8 Volt und Vaus < 4,2 Volt erfüllt, so daß der Ausgangsanschluß AUS mit GND1 oder GND2 oder möglicherweise beiden verbunden ist. Vaus fällt daher auf null Volt. In diesem Zustand schaltet die zweite Schalt-Schaltung 50 aus; die vierte Schalt-Schaltung 90 bleibt aber eingeschaltet, wobei der Ausgangsanschluß AUS mit GND2 verbunden gehalten und somit im Tiefpegel-Ausgangszustand bei null Volt gehalten wird.
Wenn das Dateneingangssignal auf dem Hochpegel ist, ist der Betrieb genau umgekehrt. Die zweite und die vierte Schalt-Schaltung sind ausgeschaltet. Die erste Schalt-Schaltung ist eingeschaltet, falls Vaus kleiner als ungefähr 4,2 Volt ist, und die dritte Schalt-Schaltung ist eingeschaltet, falls Vaus größer als ungefähr 0,8 Volt ist, so daß der Ausgangsanschluß AUS mit Vcc1 oder Vcc2 (oder beiden) verbunden ist und sein Potential auf das obere Potential von fünf Volt steigt. In diesem Zustand schaltet die erste Schalt-Schaltung 40 aus, bleibt aber die dritte Schalt-Schaltung 80 eingeschaltet, wobei der Ausgangsanschluß AUS mit Vcc2 verbunden und im Hochpegel-Ausgangszustand bei fünf Volt gehalten wird.
Als nächstes wird der Betrieb des Ausgangspuffers in Fig. 42beim Umschalten vom Hochpegel-Schaltzustand in den Tiefpegel-Schaltzustand beschrieben.
Am Anfang sind die Daten- und Freigabeeingangssignale beide auf dem Hochpegel, sind die erste, die zweite und die vierte Schalt-Schaltung 40, 50, und 90 ausgeschaltet, ist die dritte Schalt-Schaltung 80 eingeschaltet, sind die Ausgangsanschlüsse AUS mit Vcc2 verbunden und ist das Ausgangspotential Vaus auf dem Hochpegel (fünf Volt).
Wenn das Dateneingangssignal vom Hochpegel auf den Tiefpegel wechselt, schaltet die dritte Schalt-Schaltung 90 sofort aus, wie oben erläutert, und trennt den Ausgangsanschluß AUS von Vcc2. In der zweiten Schalt-Schaltung 50 schaltet der NMOS-Transistor 52 ein, und da Vaus auf dem Hochpegel ist, ist der NMOS-Transistor 51 ebenfalls eingeschaltet, so daß die zweite Schalt-Schaltung 50 eingeschaltet ist und der Ausgangsanschluß AUS mit GND1 verbunden ist.
Wenn sich die mit dem Ausgangsanschluß AUS verbundene kapazitive Last entlädt, fließt kurzzeitig ein großer Strom ICD1 durch die zweite Schalt-Schaltung 50 nach GND1. Infolge dieser Entladung beginnt das Potential Vaus des Ausgangsanschlusses AUS zu fallen.
Wenn Vaus unter ungefähr 4,2 Volt fällt, schaltet der PMOS-Transistor 72 ein, wobei die Knotenpunkte N36 und N72 miteinander verbunden werden, und das Gate des NMOS-Transistors beginnt sich vom Knotenpunkt N36 aus zu laden, der auf dem hochpegel ist. Das Laden nimmt Zeit in Anspruch, da der PMOS- Transistor 72 einen Strom von nur wenigen Mikroampere zuläßt und der NMOS- Transistor 91 eine große Gate-Kapazität aufweist. (Unter der Annahme beispielsweise einer Stromableitung von 12 mA bei einer Tiefpegel-Ausgangsspannung von 0,4 Volt sind die Gate-Breite und -Länge des NMOS-Transistors 91 ungefähr 500 µm und 1 µm, was eine Gate-Kapazität von ungefähr ein Picofarad ergibt.) Das Potential am Knotenpunkt N71 beginnt nicht merklich zu steigen, ehe das Ausgangspotential Vaus ungefähr Vcc - 2Vtp oder 3,4 Volt ist. Der Potentialanstieg des Knotenpunktes 71 findet hauptsächlich statt, während Vaus, das außerdem das Gate-Potential des PMOS-Transistors 72 ist, von ungefähr 3,4 Volt auf zwei Volt fällt. In diesem Bereich weist der PMOS-Transistor 72 einen beträchtlichen Durchlaßwiderstand auf, der den Ladevorgang weiter verzögert. Insgesamt benötigt der Knotenpunkt N71 ungefähr doppelt so lange wie der Knotenpunkt N36, um den Hochpegel (fünf Volt) zu erreichen, auf dem der NMOS-Transistor 91 vollständig eingeschaltet ist.
Wenn der NMOS-Transistor 91 einschaltet, fließt ein Entadestrom ICD2 vom Ausgangsanschluß AUS durch die vierte Schalt-Schaltung 90 nach GND2. Da sich die mit dem Ausgangsanschluß AUS verbundene Last größtenteils bereits über die zweite Schalt-Schaltung 90 entladen hat, ist der Strom ICD2 jedoch nur ungefähr halb oder ein Drittel so groß wie ICD1 Da ferner die Anstiegszeit des Gate-Potentials (Knotenpunkt N71) des NMOS-Transistors 91 in der vierten Schalt-Schaltung 90 ungefähr doppelt so lang wie die Anstiegszeit des Gate-Potentials (Knotenpunkt N36) des NMOS-Transistors 52 in der zweiten Schalt-Schaltung so ist, findet die Entladung nach GND2 langsamer als die Entladung nach GND1 statt. Falls t die Zeit darstellt, ist d(ICD2)/dt kleiner als d(ICD1)/dt.
Wenn das Potential Vaus des Ausgangsanschlusses AUS unter ungefähr 0,8 Volt fällt, schaltet das Schwellwertelement für eine untere Spannung (der NMOS- Transistor 51) die zweite Schalt-Schaltung 50 aus, währenddessen hat die vierte Schalt-Schaltung 90 aber vollständig eingeschaltet und zieht Vaus weiterhin nach null Volt hinab.
Der Betrieb während des Schaltens vom Tiefpegel-Ausgangszustand in den Hochpegel-Ausgangszustand ist ähnlich, so daß von einer detaillierten Beschreibung abgesehenwird. Anfänglich fließt ein großer Entladestrom IPR1 von Vcc1 durch die erste Schalt-Schaltung 40 an den Ausgangsanschluß AUS. Ein verzögerter und viel kleinerer Entladestrom IPR2 fließt von Vcc2 durch die dritte Schalt-Schaltung 80 an den Ausgangsanschluß AUS.
Als nächstes wird der dynamische Betrieb für den Fall beschrieben, daß der Ausgangspuffer 10-M in Fig. 1 im Tiefpegel-Ausgangszustand gehalten wird, während die Ausgangspuffer 10-1, ..., 10-n gleichzeitig vom Hochpegel-Ausgangszustand in den Tiefpegel-Ausgangszustand umgeschaltet werden. Dies ist ein Fall, der im Stand der Technik Probleme bereitete.
Der Ausgangspuffer 10-M und seine zugehörigen Schaltungen sind in Fig. 4 teilweise neugezeichnet. Wenn die Ausgangspuffer 10-1, ..., 10-n gleichzeitig vom Hochpegel- in den Tiefpegel-Ausgangszustand umgeschaltet werden, fließt anfänglich ein großer Entladestrom n x ICD1 von ihren kapazitiven Lasten C-1, ..., C-n nach GND1, wie oben erläutert. Dies induziert eine große Gegenspannung in der Streuinduktivität LG1 zwischen GND1 und GND, was eine große Rauschspannung VGN1 am Knotenpunkt GND1 verursacht. Nach einer bestimmten Verzögerung fließt ein kleinerer Entladestrom von n x ICD2 nach GND2, was eine kleinere Rauschspannung VGN2 am Knotenpunkt GND2 verursacht.
Da der Ausgangspuffer 10-M im Tiefpegel-Ausgangszustand gehalten wird, ist seine zweite Schalt-Schaltung 50 ausgeschaltet (der NMOS-Transistor 52 ist eingeschaltet, aber der NMOS-Transistor 51 ist ausgeschaltet), so daß die Rauschspannung VGN1 den Ausgangsanschluß AUS nicht erreicht. Selbst wenn das Ausgangspotential Vaus des Ausgangspuffers 10-M nicht null Volt, sondern etwas höher ist, so daß der NMOS-Transistor 51 in einem teilweise leitenden Zustand ist, schaltet der durch die Rauschspannung VGN1 verursachte Potentialanstieg an GND1 den NMOS-Transistor 51 tendenziell vollständig aus. Man erinnert sich, daß der NMOS-Transistor 51 ausschaltet, wenn
Vaus < GND1 +Vtn = VGN1 + Vtn.
Je höher die Rauschspannung VGN1, desto schwieriger wird es für den NMOS- Transistor, 51 einzuschalten.
Daher ist es nur die kleinere Rauschspannung VGN2 an GND2, die sich durch die vierte Schalt-Schaltung 90 an den Ausgangsanschluß AUS fortpflanzt. Das Rauschen VLN am Ausgangsstift STIFT-M wird dementsprechend auf einen Bruchteil des Pegels im Stand der Technik verringert, selbst wenn es durch Resonanz zwischen der Streuinduktivität L-M und der kapazitiven Last C-M verstärkt wird.
Fig. 5 zeigt Signalformen der Ausgangsspannungen Vaus der Ausgangspuffer 10-1, ..., 10-n, die Rauschspannung VGN1 an GND1, die Rauschspannung VGN2 an GND2 und die Rauschspannung VLN am Ausgangsstift STIFT-M des Puffers M. In den Ausgangspuffern 10-1, ..., 10-n schalten die zweiten Schalt-Schaltungen 50 im Zeitpunkt t&sub1; ein und schalten die vierten Schalt-Schaltungen 90 im Zeitpunkt t&sub2; ein. Das Rauschen VLN beginnt im Zeitpunkt t&sub3; am Ausgangsstift STIFT-M des Puffers M zu erscheinen.
Fig. 5 stellt den Fall dar, daß Resonanz zwischen der Streuinduktivität L-M und der kapazitiven Last C-M bewirkt, daß die Rauschspannung VLN am Ausgangsstift STIFT-M die Rauschspannung VGN2 an GND2 übersteigt. Selbst dann ist die Rauschspannung VLN viel kleiner als die Rauschspannung VLn, die auftreten würde, wenn wie im Stand der Technik zugelassen würde, daß sich das Rauschen VGN1 an GND1 an den Ausgangsstift STIFT-M fortpflanzt.
Der Fall, daß der Ausgangspuffer M den Hochpegel-Ausgangszustand hält und die Ausgangspuffer 10-1, ..., 10-n vom Tiefpegel- in den Hochpegel-Ausgangszustand umgeschaltet werden, ist analog, so daß von einer detaillierten Beschreibung abgesehen wird. Die rauschreduzierende Wirkung der Erfindung ist die gleiche.
Fig. 6 zeigt eine Modifikation der zweiten Schalt-Schaltung, in der die Positionen des Schaltelementes und des Schwellwertelementes für eine untere Spannung umgekehrt sind. Das Schwellwertelement für eine untere Spannung in Fig. 6 ist ein NMOS-Transistor 51a, dessen Gate mit dem Ausgangsanschluß AUS verbunden ist, dessen Source mit der Erdleitung GND1 verbunden ist und dessen Drain mit der Source eines NMOS-Transistors 52a verbunden ist. Der NMOS-Transistor 52a ist das Schaltelement Der Drain des NMOS-Transistors 52a ist mit dem Ausgangsanschluß AUS verbunden, und sein Gate ist mit dem Knotenpunkt N36 verbunden. Die NMOS-Transistoren 51a und 52a in Fig. 6 schalten auf die gleiche Weise wie die NMOS-Transistoren 51 und 52 in Fig. 1 ein und aus, so daß diese zweite Schalt-Schaltung 50a die gleiche Wirkung wie die zweite Schalt-Schaltung 50 in Fig. 1 hat.
Fig. 7 zeigt eine ähnliche Modifikation der ersten Schalt-Schaltung, in der die Positionen des Schaltelementes und des Schwelwertelementes für eine obere Spannung umgekehrt sind. Das Schwellwertelement für eine obere Spannung in Fig. 7 ist ein PMOS-Transistor 42a, dessen Gate mit dem Ausgangsanschluß AUS verbunden ist, dessen Source mit Vcc1 verbunden ist und dessen Drain mit der Source eines NMOS-Transistors 41a verbunden ist. Der NMOS-Transistor 41a ist das Schaltelement Der Drain des NMOS-Transistors 41 a ist mit dem Ausgangsanschluß AUS verbunden, und sein Gate ist mit dem Knotenpunkt N35 verbunden. Die NMOS-Transistoren 41a und 42a in Fig. 7 schalten auf die gleiche Weise wie die NMOS-Transistoren 41 und 42 in Fig. 1 ein und aus, so daß diese erste Schalt- Schaltung 40a die gleiche Wirkung wie die erste Schalt-Schaltung 40 in Fig. 1 hat.
Fig. 8 zeigt eine weitere Modifikation der zweiten Schalt-Schaltung. In dieser zweiten Schalt-Schaltung 50b ist das Schwellwertelement für eine untere Spannung ein NPN-Bipolartransistor 51b, dessen Kollektorelektrode mit dem Ausgangsanschluß AUS verbunden ist und dessen Emitterelektrode mit GND1 verbunden ist. Die Basiselektrode des Bipolartransistors 51b ist mit der Source eines NMOS-Transistors 52b und dem Drain eines NMOS-Transistors 53b verbunden. Der Drain des NMOS- Transistors 52b ist mit dem Ausgangsanschluß AUS verbunden, und sein Gate ist mit dem Knotenpunkt N36 verbunden. Die Source des NMOS-Transistors 53b ist mit GND3 verbunden, und sein Gate ist mit dem Knotenpunkt N34 verbunden.
Die Emitterelektrode, die Basiselektrode und die Kollektorelektrode werden nachstehend einfach als Emitter, Basis und Kolektor bezeichnet.
Der Bipolartransistor 51b schaltet ein, wenn sein Basispotential sein Emitterpotential um wenigstens die Durchlaßspannung VBE des Basis-Emitter-Übergangs übersteigt, die typisch ungefähr 0,7 Volt ist. Wenn der Knotenpunkt N34 auf dem Hochpegel ist und der Knotenpunkt N36 auf dem Tiefpegel ist (dem deaktivierten Zustand oder Hochpegel-Ausgangszustand des Ausgangspuffers), ist die Basis des Bipolartransistors 51b über den NMOS-Transistor 53b mit GND3 verbunden, so daß der Bipolartransistor 51b ausgeschaltet ist. Der NMOS-Transistor 52b ist ebenfalls ausgeschaltet, so daß die zweite Schalt-Schaltung 50b ausgeschaltet ist; der Ausgangsanschluß AUS ist sowohl von GND1 als auch von GND3 getrennt.
Wenn der Knotenpunkt N34 auf dem Tiefpegel ist und der Knotenpunkt N34 auf dem Hochpegel ist (dem Tiefpegel-Ausgangszustand des Ausgangspuffers), ist die Basis des Bipolartransistors 51b über den NMOS-Transistor 52b mit dem Ausgangsanschluß AUS verbunden. In diesem Zustand schaltet der Bipolartransistor 52b ein, wenn Vaus > GND1+VBE, und er schaltet aus, wenn Vaus unter GND1 + VBE fällt. Er erzeugt daher die gleiche Spannungsschwellenfunktion wie der NMOS- Transistor 51 in Fig. 1, wobei GND1 +VBE an die Stelle von GND1 +Vtn als die zweite Schwellenspannung tritt. Wie zuvor schaltet das Schaitrauschen an GND1 den Bipolartransistor 51b tendenziell aus, indem das GND1-Potential erhöht wird.
Fig. 9 zeigt eine weitere Modifikation der ersten Schalt-Schaltung. In dieser ersten Schalt-Schaltung 40b ist das Schwellwertelement für eine obere Spannung ein NPN-Bipolartransistor 41b, dessen Kolektor mit Vcc1 verbunden ist und dessen Emitter mit dem Ausgangsanschluß AUS verbunden ist. Die Basis des Bipolartransistors 40b ist mit dem Drain eines PMOS-Transistors 42b und dem Drain eines NMOS-Transistors 43b verbunden. Die Gate's des PMOS-Transistors 42b und des NMOS-Transistors 43b sind beide mit dem Knotenpunkt N35 verbunden, die Source des PMOS-Transistors 42b ist mit Vcc3 verbunden und die Source des NMOS-Transistors 43b ist mit dem Ausgangsanschluß AUS verbunden.
Wenn der Knotenpunkt N35 auf dem Hochpegel ist (dem deaktivierten Zustand oder Tiefpegel-Ausgangszustand des Ausgangspuffers), ist die Basis des Bipolartransistors 41b über den NMOS-Transistor 43b mit dem Emitter verbunden. Da seine Basis und sein Emitter das gleiche Potential aufweisen, ist der Bipolartransistor 41b ausgeschaltet. Der PMOS-Transistor 42b ist ebenfalls ausgeschaltet, so daß die Schalt-Schaltung 40b ausgeschaltet ist.
Wenn der Knotenpunkt N35 auf dem Tiefpegel ist (dem Hochpegel-Ausgangszustand des Ausgangspuffers), ist die Basis des Bipolartransistors über den PMOS- Transistor 42b mit Vcc3 verbunden. In diesem Zustand ist der Bipolartransistor 41b eingeschaltet, wenn Vcc3 > Vaus + VBE, daß heißt, wenn Vaus < Vcc3 - VBE, wobei Vcc3 das Potential des Knotenpunktes Vcc3 darstellt. Wenn Vaus über Vcc3 - VBE steigt, schaltet der Bipolartransistor 41b aus. Der Bipolartransistor 41b erzeugt daher eine ähnliche Spannungsschwellenfunktion wie der PMOS-Transistor 42 in Fig. 1, wobei Vcc3 - VBE an die Stelle von Vcc1 - Vtp als die erste Schwellenspannung tritt.
Falls in dem Hochpegel-Ausgangszustand in Fig. 9 das Potential an Vcc1 durch Schaltrauschen von anderen Ausgangspuffern erniedrigt wird, wird der Basis- Kollektor-Übergang des Bipolartransistors 41b in Durchlaßrichtung betrieben. Es kann dann ein Rückwärtsstrom von Vcc3 durch die Basis und den Kollektor des Bipolartransistors 41b nach Vcc1 fließen. Dieser Rückwärtsstromfluß wird jedoch durch den PMOS-Transistor 42b abgeschwächt, und irgendein resultierendes Rauschen an Vcc3 wird durch den NMOS-Transistor 43B, der im Aus-Zustand ist, vom Ausgangsanschluß AUS abgehalten. Indem das Potential an Vcc3 erniedrigt wird, schaltet das Rauschen den Bipolartransistor 43b ebenfalls tendenziell vollständiger aus.
Abschließend werden mögliche Modifikationen der oberen Potentialleitungen und der unteren Potentialleitungen sowie der Anzahl der Schalt-Schaltungen beschrieben.
Falls die integrierte Halbeiterschaltung kein merkliches Rauschen auf den oberen Potentialleitungen 2 und 3 und den unteren Potentialleitungen 5 und 6 in Fig. 1 erzeugt, können die oberen Potentialleitungen 2 und 3 zu einer einzigen oberen Potentialleitung vereinigt werden und können die unteren Potentialleitungen 5 und 6 zu einer einzigen Leitung vereinigt werden. Das heißt, der Knotenpunkt Vcc2 kann mit Vcc3 zu einem einzigen Knotenpunkt vereinigt werden, der von einem einzigen Gehäuseleiter mit dem oberen Potential versorgt wird, und der Knotenpunkt GND2 kann mit dem Knotenpunkt GND3 zu einem einzigen Knotenpunkt vereinigt werden, der von einem einzigen Gehäuseleiter mit dem unteren Potential versorgt wird.
Falls Rauschen des unteren Potentials kein Problem darstellt, können alle drei unteren Potentialleitungen 4, 5 und 6 vereinigt werden; das heißt, die Knotenpunkte GND1, GND2 und GND3 können alle zu einem einzigen Knotenpunkt vereinigt werden, der von einem einzigen Gehäuseleiter versorgt wird. In diesem Fall kann das Schwellwertelement für eine untere Spannung in Fig. 1 oder Fig. 6 (der NMOS- Transistor 52 oder 52a) weggelassen werden.
Falls Rauschen des oberen Potentials kein Problem darstellt, können alle drei oberen Potentialeitungen 1, 2 und 3 vereinigt werden; das heißt, die Knotenpunkte Vcc1, Vcc2 und Vcc3 können alle zu einem einzigen Knotenpunkt vereinigt werden, der von einem einzigen Gehäuseleiter versorgt wird. In diesem Fall kann das Schwelwertelement für eine obere Spannung in Fig. 1 oder Fig. 7 (der PMOS- Transistor 42 oder 42a) weggelassen werden.
Anstelle der vier Schalt-Schaltungen in Fig. 1 kann der Ausgangspuffer eine größere Anzahl von Schalt-Schaltungen aufweisen. Im allgemeinen kann der Ausgangsanschluß AUS mittels N&sub1; Schalt-Schaltungen, von denen die N&sub2; ersten mit Schwellwertelementen für eine obere Spannung versehen sind, wobei N&sub2; eine positive ganze Zahl ist und N, eine weitere positive ganze Zahl größer als N&sub2; ist, mit verschiedenen oberen Potentialleitungen verbunden werden. Wenn der Ausgangspuffer in den Hochpegel-Ausgangszustand umgeschaltet wird, werden die N&sub1; Schalt-Schaltungen eine nach der anderen aufeinanderfolgend eingeschaltet. Wenn der Hochpegel erreicht ist, schalten die N&sub2; ersten Schalt-Schaltungen aus.
Ähnlich kann der Ausgangsanschluß AUS mittels N&sub1; Schalt-Schaltungen, von denen die N&sub2; ersten mit Schwellwertelementen für eine untere Spannung versehen sind, mit verschiedenen unteren Potentialleitungen verbunden werden. Wenn der Ausgangspuffer in den Tiefpegel-Ausgangszustand umgeschaltet wird, werden die N&sub1; Schalt-Schaltungen aufeinanderfolgend eingeschaltet. Wenn der Tiefpegel erreicht ist, schalten die N&sub2; ersten Schalt-Schaltungen aus.
Fig. 1 zeigt den Fall, daß N&sub1; = 2 und N&sub2; = 1.

Claims

1. Integrierte Halbleiterschaltung mit einer ersten und einer zweiten oberen Potentialleitung (Vcc1, Vcc2) zum Zuführen eines bestimmten oberen Potentials, einer ersten und einer zweiten unteren Potentialleitung (GND1, GND2) zum Zuführen eines bestimmten unteren Potentials und mit einer Vielzahl von Ausgangspuffern (10-1, 10-n, 10-M), die parallel zwischen den oberen Potentialleitungen (Vcc1, Vcc2) und den unteren Potentialleitungen (GND1 1 GND2) verbunden sind, wobei jeder Ausgangspuffer folgendes aufweist:

einen Ausgangsanschluß (AUS);

eine erste Schalt-Schaltung (40), die den Ausgangsanschluß (AUS) schaltbar mit der ersten oberen Potentialleitung (Vcc1) verbindet;

eine zweite Schalt-Schaltung (50), die den Ausgangsanschluß (AUS) schaltbar mit der ersten unteren Potentialleitung (GND1) verbindet;

eine dritte Schalt-Schaltung (80), die den Ausgangsanschluß (AUS) schaltbar mit der zweiten oberen Potentialleitung (Vcc2) verbindet;

eine vierte Schalt-Schaltung (90), die den Ausgangsanschluß (AUS) schaltbar mit der zweiten unteren Potentialleitung (GND2) verbindet; und

eine Steuerschaltung (30, 60, 70), die verbunden ist, die erste Schalt-Schaltung (40) einzuschalten und die zweite Schalt-Schaltung (50) und die vierte Schalt- Schaltung auszuschalten und nach einer bestimmten Verzögerung die dritte Schalt- Schaltung (80) einzuschalten, und die erste Schalt-Schaltung (40) und die dritte Schalt-Schaltung auszuschalten und die zweite Schalt-Schaltung (50) einzuschalten und nach einer bestimmten Verzögerung die vierte Schalt-Schaltung (90) einzuschalten,

dadurch gekennzeichnet, daß

die erste und die zweite obere Potentialleitung (Vcc1, Vcc2) unabhängig voneinander sind und die erste und die zweite untere Potentialleitung (GND1, GND2) ebenfalls unabhängig voneinander sind, und

die Steuerschaltung (30, 60, 70) eine Spannungs-Schwellwertschaltung (62, 72) enthält, die verbunden ist, die dritte oder die vierte Schalt-Schaltung (80, 90) umzuschalten, wenn der Ausgangsanschluß einen Schwellenspannungspegel aufweist.

2. Integrierte Halbiterschaltung nach Anspruch 1, wobei die erste Schalt- Schaltung (40) eine Schwellwertschaltung für eine obere Spannung (42) aufweist, die im Ein-Zustand ist, wenn eine Spannung des Ausgangsanschlusses (AUS) wenigstens eine erste Schwellenspannung niedriger als eine Spannung der ersten oberen Potentialleitung (Vcc1) ist.

3. Integrierte Halbleiterschatung nach Anspruch 2, wobei die Schwellwertschaltung für eine obere Spannung aus einem PMOS-Transistor (42) besteht, der einen Drain und ein Gate, die gemeinsam mit dem Ausgangsanschluß (AUS) verbunden sind, und eine Source aufweist.

4. Integrierte Halbleiterschaltung nach Anspruch 3, wobei die erste Schalt- Schaltung (40) weiterhin einen Schalttransistor (41) enthält, der eine Source, die mit der ersten oberen Potentialleitung (Vcc1) verbunden ist, einen Drain, der mit der Source des PMOS-Transistors (42) verbunden ist, und ein Gate aufweist, das verbunden ist, ein Eingangssignal zu empfangen.

5. Integrierte Halbleiterschaltung nach Anspruch 1, wobei die zweite Schalt- Schaltung (50) eine Schwellwertschaltung für eine untere Spannung (51) aufweist, die im Ein-Zustand ist, wenn eine Spannung des Ausgangsanschlusses (AUS) wenigstens eine zweite Schwellenspannung höher als eine Spannung der ersten unteren Potentialleitung (GND1) ist.

6. Integrierte Halbleiterschaltung nach Anspruch 5, wobei die Schwellwertschaltung für eine untere Spannung aus einem NMOS-Transistor (51) besteht, der einen

Drain und ein Gate, die gemeinsam mit dem Ausgangsanschluß (AUS) verbunden sind, und eine Source aufweist.

7. Integrierte Halbleiterschaltung nach Anspruch 6, wobei die zweite Schalt- Schaltung (50) weiterhin einen Schalttransistor (52) enthält, der eine Source, die mit der ersten unteren Potentialleitung (GND1) verbunden ist, einen Drain, der mit der Source des NMOS-Transistors (51) verbunden ist, und ein Gate aufweist, das verbunden ist, ein Eingangssignal zu empfangen.

8. Integrierte Halbleiterschaltung nach Anspruch 1, wobei die erste obere Potentialleitung (Vcc1) über eine erste Induktivität (LV1) mit einem oberen Bezugspotential (Vcc) verbunden ist und die zweite obere Potentialleitung (Vcc2) über eine zweite Induktivität (LV2) mit dem oberen Bezugspotential (Vcc) verbunden ist.

9. Integrierte Halbleiterschatung nach Anspruch 1, wobei die erste untere Potentialleitung (Vcc2) über eine dritte Induktivität (LG1) mit einem unteren Bezugspotential (GND) verbunden ist und die zweite untere Potentialleitung (GND2) über eine vierte Induktivität (LG2) mit dem unteren Bezugspotential (GND) verbunden ist.

10. Integrierte Halbleiterschaltung nach Anspruch 1, wobei die Steuerschaltung eine erste Verzögerungsschaltung (60) enthält, mit

einem ersten Transistor (61), der zwischen der dritten Schalt-Schaltung (80) und einer dritten oberen Potentialleitung (Vcc3) verbunden ist, die sowohl von der ersten als auch von der zweiten oberen Potentialleitung (Vcc1, Vcc2) unabhängig ist, und wobei

die Spannungs-Schwellwertschaltung (62) mit dem Ausgangsanschluß (AUS) und der dritten Schalt-Schaltung (80) verbunden ist.

11. Integrierte Halbeiterschaltung nach Anspruch 1, wobei die Steuerschaltung eine zweite Verzögerungsschaltung (70) enthält, mit

einem zweiten Transistor (71), der zwischen der vierten Schalt-Schaltung (90) und

einer dritten unteren Potentialleitung (GND3) verbunden ist, die sowohl von der ersten als auch von der zweiten unteren Potentialleitung (GND1, GND2) unabhängig ist, und wobei

die Spannungs-Schwellwertschaltung (72) mit dem Ausgangsanschluß (AUS) und der vierten Schalt-Schaltung (90) verbunden ist.

12. Integrierte Halbleiterschaltung nach Anspruch 1, wobei die erste Schalt- Schaltung(40) enthält:

einen PMOS-Transistor (42a), der eine Source, die mit der ersten oberen Potentialleitung (Vcc1) verbunden ist, ein Gate, das mit dem Ausgangsanschluß (AUS) verbunden ist, und einen Drain aufweist, und

einen Schalttransistor (41a), der eine Source, die mit dem Drain des PMOS- Transistors (42a) verbunden ist, einen Drain, der mit dem Ausgangsanschluß (AUS) verbunden ist, und ein Gate aufweist, das verbunden ist, ein Eingangssignal zu empfangen.

13. Integrierte Halbleiterschaltung nach Anspruch 1, wobei die zweite Schalt- Schaltung (50) enthält:

einen NMOS-Transistor (51a), der eine Source, die mit der ersten unteren Potentialleitung (GND1) verbunden ist, ein Gate, das mit dem Ausgangsanschluß (AUS) verbunden ist, und einen Drain aufweist, und

einen Schalttransistor (52a), der eine Source, die mit dem Drain des NMOS- Transistors (51a) verbunden ist, einen Drain, der mit dem Ausgangsanschluß (AUS) verbunden ist, und ein Gate aufweist, das verbunden ist, ein Eingangssignal zu empfangen.

14. Integrierte Halbleiterschaltung nach Anspruch 1, wobei die erste Schalt- Schaltung (40) enthält:

einen NPN-Bipolartransistor (41b), der einen Kollektor, der mit der ersten oberen Potentialleitung (Vcc1) verbunden ist, einen Emitter, der mit dem Ausgangsanschluß (AUS) verbunden ist, und eine Basis aufweist,

einen PMOS-Transistor (42b), der eine Source, die mit einer dritten oberen Potentialleitung (Vcc3) verbunden ist, einen Drain, der mit der Basis des Bipolartransistors (41b) verbunden ist, und ein Gate aufweist, das verbunden ist, ein Eingangssignal zu empfangen, und

einen NMOS-Transistor (43b), der eine Source, die mit dem Emitter des Bipolartransistors (41b) verbunden ist, einen Drain, der mit der Basis des Bipolartransistors (41b) verbunden ist, und ein Gate aufweist, das mit dem Gate des PMOS- Transistors (42b) verbunden ist.

15. Integrierte Halbleiterschaltung nach Anspruch 1, wobei die zweite Schalt- Schaltung (50) enthält:

einen NPN-Bipolartransistor (51b), der einen Kollektor, der mit dem Ausgangsanschluß (AUS) verbunden ist, einen Emitter, der mit der ersten unteren Potentialleitung (GND1) verbunden ist, und eine Basis aufweist,

einen ersten NMOS-Transistor (52b), der eine Source, die mit dem Kollektor des Bipolartransistors (51b) verbunden ist, einen Drain, der mit der Basis des Bipolartransistors (41b) verbunden ist, und ein Gate aufweist, das verbunden ist, ein Eingangssignal zu empfangen, und

einen zweiten NMOS-Transistor (53b), der eine Source, die mit der dritten unteren Potentialleitung (GND3) verbunden ist, einen Drain, der mit der Basis des Bipolartransistors (41b) verbunden ist, und ein Gate aufweist, das verbunden ist, ein invertiertes Signal des Eingangssignals zu empfangen.