JP3888019B2 - 出力バッファ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路の出力バッファ回路に関する。
【0002】
【従来の技術】
一般に、LSI(大規模集積回路;Large Scale integrated circuit)の出力端子には大きな負荷が接続されている。かかる負荷を駆動するため、駆動能力の大きな出力バッファ回路がLSIの出力部に設けられるのが一般的である。
【0003】
A.従来技術(1)
図10は、従来の出力バッファ回路の構成を示す回路図である。
この出力バッファ回路は、図示のように2入力NANDゲートNAN1と、インバータIN1と、2入力NORゲートNOR1と、PチャネルMOSトランジスタMP1と、NチャネルMOSトランジスタMN1とにより構成されている。
ここで、PチャネルMOSトランジスタMP1及びNチャネルMOSトランジスタMN1は、LSIの外部の負荷を駆動し得るだけの駆動能力を有している。
【0004】
以上の構成において、イネーブル信号enがローレベルであるときに、入力信号iがローレベルからハイレベルに変化したとすると、2入力NANDゲートNAN1の出力信号na1はハイレベルからローレベルに変化し、2入力NORゲートNOR1の出力信号nr1はハイレベルからローレベルに変化する。従って、PチャネルトランジスタMP1は、オフ状態からオン状態に変化し、NチャネルトランジスタMN1は、オン状態からオフ状態に変化する。この結果、出力信号xがローレベルからハイレベルに変化する。
【0005】
ところで、この出力信号の変化の過程において、PチャネルMOSトランジスタMP1とNチャネルMOSトランジスタMN1が共にオン状態である期間が生じる。この期間、電源VDDと接地GNDとの間に大きな電流(貫通電流)が流れるため、LSI内部の電源線及び接地線に雑音が生じ、LSIの誤動作を招くことがある。
【0006】
この問題について図11を参照して、さらに詳細に説明する。
この図11では、図10に示すPチャネルMOSトランジスタMP1とNチャネルMOSトランジスタMN1にインダクタンスLを接続した状態が示されている。
これらのインダクタンスLは、LSI外部の電源VDDまたは接地GNDからLSI内部のMOSトランジスタMP1,MN1の各ソースに至るまでの経路に介在する寄生インダクタンスである。このようなインダクタンスLが介在している状態において、PチャネルMOSトランジスタMP1とNチャネルMOSトランジスタMN1の間に貫通電流iが流れると、各インダクタンスLの両端にスパイクノイズが発生する。
このスパイクノイズのノイズレベルは、式(1)に示すスパイク電圧(ΔV)によって表すことができる。
ΔV=−L・di/dt ・・・(1)
ここで、PチャネルMOSトランジスタMP1、NチャネルMOSトランジスタMN1は負荷駆動能力が大きいので、これらを流れる貫通電流iは大きい。このため、大きなスパイクノイズが発生する。
このように、大きなスパイクノイズが発生すると、LSI内部の他の回路が誤動作を起こしてしまう。
【0007】
さらに、図10に示す出力バッファ回路は、この貫通電流により出力バッファ回路の消費電流が増大するという問題もあった。
【0008】
B.従来技術(2)
上述した貫通電流やノイズの発生を防止することを目的とした出力バッファ回路が例えば、特開平05−327444号に開示されている。
図12は、この出力バッファ回路の構成を示す回路図である。
この出力バッファ回路は、入力端子1、出力端子2、プリドライバ3、遅延回路部4、及び最終段ドライバ5により構成されている。
【0009】
最終段ドライバ5は、PチャネルMOSトランジスタP1、P2と、NチャネルMOSトランジスタN1、N2とにより構成されている。ここで、PチャネルMOSトランジスタP1、P2の各ソースは正電源VDDに接続され、NチャネルMOSトランジスタN1、N2の各ソースは接地されている。PチャネルMOSトランジスタP1、P2と、NチャネルMOSトランジスタN1、N2の各ドレインは出力端子2に接続されている。
【0010】
遅延回路部4は、入力端子1と最終段ドライバ5との間に介挿されている。この遅延回路部4は、遅延ブロック6と、2入力NANDゲート11と、2入力NORゲート12とにより構成されている。遅延ブロック6は、所定の遅延量tdを有している。遅延ブロック6の出力信号は、2入力NANDゲート11と、2入力NORゲート12の一方の入力端子に入力される。2入力NANDゲート11と、2入力NORゲート12の他方の入力端子には、入力信号iが入力される。2入力NANDゲート11は、最終段ドライバ5におけるPチャネルMOSトランジスタP2のゲートに出力信号を供給する。また、2入力NORゲート12は、最終段ドライバ5におけるNチャネルMOSトランジスタN2に出力信号を供給する。
【0011】
プリドライバ3は、入力端子1と最終段ドライバ5との間に介挿されている。このプリドライバ3は、入力信号iの極性を反転した信号を最終段ドライバ5のPチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1の各ゲートに出力する。
【0012】
次に、上述した出力バッファ回路の動作について図13を参照して説明する。
図13(a)〜(j)は、図7に示す出力バッファ回路の動作を示すタイミングチャートである。
まず、時刻t01で入力信号iがローレベルからハイレベルに変化したとすると、プリドライバ3の出力信号はハイレベルからローレベルに変化する(図13(a)、(b))。この結果、PチャネルMOSトランジスタP1がオフ状態からオン状態に変化し、NチャネルMOSトランジスタN1がオン状態からオフ状態に変化する(図13(f)、(g))。そして、最終段ドライバ5の出力信号は、ローレベルからハイレベルへの変化を開始する(図13(j))。
【0013】
時刻t01から遅延時間td経過すると(時刻t02)、遅延ブロック6の出力信号はローレベルからハイレベルに変化する(図13(c))。そして、2入力NANDゲート11の出力信号はハイレベルからローレベルに変化し、PチャネルMOSトランジスタP2はオフ状態からオン状態に変化する(図13(h))。
この結果、PチャネルMOSトランジスタP1及びP2の両方による付加駆動が行われ、出力信号レベルが急速に立ち上がる。
【0014】
上述した出力バッファ回路においては、入力信号iが変化した時刻t01から遅延時間td経過するまで(時刻t02)の間に、PチャネルMOSトランジスタP2と、NチャネルMOSトランジスタN2が共にオン状態である期間は存在しない(図13(h)、(i))。このため、PチャネルMOSトランジスタP2と、NチャネルMOSトランジスタN2との間に貫通電流が流れることはない。
【0015】
【発明が解決しようとする課題】
ところで、出力バッファ回路に接続された大容量の負荷を充電・放電するような場合、充電・放電の切り換えと同時に大きな駆動力が必要となる。上述した出力バッファ回路においては、入力信号iがローレベルからハイレベルに変化すると、負荷に対して並列接続された2個のPチャネルMOSトランジスタのうち、PチャネルMOSトランジスタP1がオフ状態からオン状態に変化し(図13(f))、遅延時間td経過後にPチャネルMOSトランジスタP2がオフ状態からオン状態に変化する(図13(h))。
この様に、入力信号iが変化するときには、1個のPチャネルMOSトランジスタP1による駆動力しか得ることができない。このため、大容量の負荷を充電・放電するのに十分な駆動力を得ることができず、応答が遅れてしまうという問題があった。
【0016】
本発明は、以上説明した事情を鑑みてなされたものであり、貫通電流を抑制し、かつ入力信号変化時に大きな駆動力を得ることができる出力バッファ回路を提供することを目的とする。
【0017】
【課題を解決するための手段】
本発明は、電源に対して直列に接続された2個のスイッチング素子であって、入力信号により排他的にオンオフ状態が切り換えられ、各々の共通接続点から該入力信号に対応した出力信号を出力する第1のスイッチング素子と第2のスイッチング素子とを含む第1出力部と、前記第1のスイッチング素子と第2のスイッチング素子の共通接続点から出力される信号を遅延させる遅延部と、前記第1のスイッチング素子及び第2のスイッチング素子の各々に並列に接続された2個の補助スイッチング素子を含む第2出力部と、前記第1のスイッチング素子及び第2のスイッチング素子の各々に並列に接続された2個の補助スイッチング素子を含む第3出力部と、前記遅延部の出力信号のレベルと前記共通接続点の出力信号のレベルとが異なっている期間、前記第2出力部及び第3出力部にそれぞれ含まれる2個の補助スイッチング素子のうち前記第1のスイッチング素子に並列に接続された補助スイッチング素子又は前記第2のスイッチング素子に並列に接続された補助スイッチング素子のうち一方を選択する選択信号を出力する制御回路と、複数のスイッチング素子を含み、それらのスイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されており且つ前記制御回路から前記選択信号が入力されている期間、前記第2出力部に含まれる2個の補助スイッチング素子のうち当該選択信号が示す一方の補助スイッチング素子に対し、当該補助スイッチング素子をオン状態とする駆動補助制御信号を出力する第2出力部制御回路と、複数のスイッチング素子を含み、それらのスイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されており且つ前記制御回路から前記選択信号が入力されている期間、前記第3出力部に含まれる2個の補助スイッチング素子のうち当該選択信号が示す一方の補助スイッチング素子に対し、当該補助スイッチング素子をオン状態とする駆動補助制御信号を出力する第3出力部制御回路と、前記第2出力部制御回路及び前記第3出力部制御回路の両方又は一方に対し、負荷駆動信号を出力する制御信号生成部とを備えた出力バッファ回路を要旨とする。
この発明において、前記第1出力部に含まれる第1のスイッチング素子及び第2のスイッチング素子は、スイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されている期間、前記共通接続点から該入力信号に対応した出力信号を出力し、前記制御信号生成部は、前記第1出力部、前記第2出力部制御回路、及び前記第3出力部制御回路うちの全部又は一部に対し、負荷駆動信号を出力するようにしてもよい。
また、低速モード、中速モード、及び高速モードの何れかを指定する指定手段を更に備え、前記制御信号生成部は、前記指定手段を介して低速モードが選択されたとき、前記第1出力部に対して前記負荷駆動信号を出力し、前記指定手段を介して中速モードが選択されたとき、前記第1出力部及び前記第2出力部制御回路に対して前記負荷駆動信号を出力し、前記指定手段を介して高速モードが選択されたとき、前記第1出力部、前記第2出力部制御回路、及び前記第3出力部制御回路に対して前記負荷駆動信号を出力するようにしてもよい。
【0018】
【発明の実施の形態】
以下、本発明をさらに理解しやすくするため、実施の形態について説明する。かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲で任意に変更可能である。
【0019】
C.第1の実施形態
図1は、この発明の第1の実施形態である出力バッファ回路の構成を示す回路図である。
この出力バッファ回路は、図10に示す出力バッファ回路(以下、第1出力部100と記す。)に対して駆動切換制御部200と、第2出力部300を設けたものである。
【0020】
第1出力部100は、イネーブル信号enがローレベルであるときに、入力信号iに対応したレベルの信号をLSIの出力端子400に出力する回路であり、図10に示す出力バッファ回路と同じ構成の回路である。従って、第1出力部100については、前述した図10と対応する部分に同一符号を付し、詳細な説明を省略する。
【0021】
駆動切換制御部200は、遅延部210と、2入力ANDゲートAND1と、2入力ORゲートOR1と、インバータIN2と、2入力NANDゲートNAN2と、2入力NORゲートNOR2とにより構成されている。
遅延部210は、この出力バッファ回路の出力信号xを遅延時間tdだけ遅延させるととともに、その極性を反転した信号x2を2入力ANDゲートAND1、及び2入力ORゲートOR1の一方の入力端子に出力する。
2入力ANDゲートAND1の他方の入力端子には、インバータIN2により極性の反転されたイネーブル信号enが入力され、2入力ORゲートOR1の他方の入力端子には、イネーブル信号enが入力される。
2入力ANDゲートAND1の出力信号a2は、2入力NANDゲートNAN2の一方の入力端子に入力され、2入力ORゲートOR1の出力信号r2は、2入力NORゲートNOR2の一方の入力端子に入力される。
2入力NANDゲートNAN2及び2入力NORゲートNOR2の他方の入力端子には、入力信号iが入力される。2入力NANDゲートNAN2、2入力NORゲートNOR2は、出力信号na2及びnr2を第2出力部300に出力する。
【0022】
第2出力部300は、PチャネルMOSトランジスタMP2と、NチャネルMOSトランジスタMN2とにより構成されている。
ここで、PチャネルMOSトランジスタMP2のソースは電源VDDに接続され、NチャネルMOSトランジスタMN2のソースは接地されている。そして、PチャネルMOSトランジスタMP2のドレインと、NチャネルMOSトランジスタMN2のドレインは、LSIの出力端子400に共通接続されている。このPチャネルMOSトランジスタMP2及びNチャネルMOSトランジスタMN2は、PチャネルMOSトランジスタMP1及びNチャネルMOSトランジスタMN1の駆動能力を補強するために設けられたものである。
【0023】
図2(a)〜(l)は、図1に示す出力バッファ回路の動作を示すタイミングチャートである。以下、このタイムチャートを参照し、本実施形態の動作を説明する。
まず、イネーブル信号enがローレベルであり、入力信号iがローレベルであるときは、NANDゲートのNAN1の出力信号na1がハイレベル、NORゲートNOR1の出力信号nr1がハイレベルとなるため、NチャネルMOSトランジスタMN1がオン状態となっている。このため、LSIの出力端子400における出力信号xは、ローレベルとなっている(以上、図2(a)〜(e)参照)。
また、出力信号xがローレベルであることから遅延部210の出力信号x2はハイレベルとなっており、ANDゲートAND1の出力信号a2及びORゲートORの出力信号r2はいずれもハイレベルとなっている。
そして、NANDゲートNAN2はハイレベルの信号a2とローレベルの入力信号iが与えられるため、その出力信号na2はハイレベルとなっている。
一方、NORゲートNOR2は、ハイレベルの信号r2とローレベルの入力信号iが与えられるため、その出力信号nr2はローレベルとなっている。
このため、第2出力部300におけるPチャネルMOSトランジスタMP2及びNチャネルMOSトランジスタMN2は、いずれもオフ状態となっている(以上、図2(f)、(g)、(h)、(k)、(l)参照)。
【0024】
次に、ある時刻t11において入力信号iがローレベルからハイレベルに変化したとする(図2(a)参照)。
この結果、第1出力部100では、PチャネルMOSトランジスタMP1がオフ状態からオン状態に切り換わり、NチャネルMOSトランジスタMN1がオン状態からオフ状態に切り換わる(図2(i)及び(j)参照)。
このため、出力端子400における出力信号xはローレベルからハイレベルへ向けて移行を開始する(図2(e))。
【0025】
ここで、出力信号xのレベルが、遅延部210の入力部のスレッショルド(閾値)よりも低い間は、遅延部210の出力信号x2はハイレベルのままであり、NANDゲートNAN2にはハイレベルの信号a2が供給され、NORゲートNOR2にはハイレベルの信号r2が供給される。
従って、時刻t11において入力信号iがローレベルからハイレベルに変化したとき、これに応じてNANDゲートNAN2の出力信号na2がハイレベルからローレベルへと切り換わる。この結果、第2出力部300では、PチャネルMOSトランジスタMP2がオフ状態からオン状態へと切り換わることになる。
このため、入力信号iがローレベルからハイレベルへと変化した時点では、第1出力部100におけるPチャネルMOSトランジスタMP1と第2出力部300におけるPチャネルMOSトランジスタMP2の両方を介して出力端子400に接続された負荷容量(図示略)の充電が行われ、出力信号xのレベルが上昇してゆく。
【0026】
そして、ある時刻t12において出力信号xのレベルが遅延部210の入力部のスレッショルドを越えると、その時点から遅延時間tdだけ遅れた時刻t13において遅延部210の出力信号x2がハイレベルからローレベルへと切り換わり(図2(f))、これによりANDゲートAND1の出力信号a2及びORゲートOR1の出力信号r2がいずれもローレベルとなる。
この結果、NANDゲートNAN2の出力信号na2がハイレベルとなり(図2(g))、PチャネルMOSトランジスタMP2はオフ状態に戻る(図2(k))。このようにしてPチャネルMOSトランジスタMP2がオフ状態となった後は、第1出力部100におけるPチャネルMOSトランジスタMP1のみがオン状態を維持する。
【0027】
ただし、PチャネルMOSトランジスタMP2がオフとなるのは、出力信号xのレベルが遅延部210の入力部のスレッショルドを超え、さらに遅延時間tdだけ経過した後である。ここで、遅延時間tdは、出力信号xのレベルが遅延部の入力部のスレッショルドを越えてから完全に立ち上がるまでに必要な時間に設定している。従って、その時点において出力信号xは、既にハイレベルとなっている。
【0028】
次に、ある時刻t14において入力信号iがハイレベルからローレベルへと切り換わったとする(図2(a))。
この結果、第1出力部100では、PチャネルMOSトランジスタMP1がオン状態からオフ状態に切り換わり、NチャネルMOSトランジスタMN1がオフ状態からオン状態に切り換わる(図2(i)及び(j)参照)。
このため、出力端子400における出力信号xはハイレベルからローレベルへ向けて移行を開始する(図2(e))。
【0029】
ここで、出力信号xのレベルが、遅延部210の入力部のスレショルド(閾値)よりも高い間は、遅延部210の出力信号x2はローレベルのままであり、NANDゲートNAN2にはローレベルの信号a2が供給され、NORゲートNOR2にはローレベルの信号r2が供給される。
従って、時刻t14において入力信号iがハイレベルからローレベルに変化したとき、これに応じてNORゲートNOR2の出力信号nr2がローレベルからハイレベルへと切り換わる。この結果、第2出力部300では、NチャネルMOSトランジスタMN2がオフ状態からオン状態へと切り換わることになる。
このため、入力信号iがハイレベルからローレベルへと変化した時点では、第1出力部100におけるNチャネルMOSトランジスタMN1と第2出力部200におけるNチャネルMOSトランジスタMN2の両方を介して出力端子400に接続された負荷容量(図示略)の放電が行われ、出力信号xのレベルが下降してゆく。
【0030】
そして、ある時刻t15において出力信号xのレベルが遅延部210の入力部のスレッショルドを下まわると、その時点から遅延時間tdだけ遅れた時刻t16において遅延部210の出力信号x2がローレベルからハイレベルへと切り換わり(図2(f))、これによりANDゲートAND1の出力信号a2及びORゲートOR1の出力信号r2がいずれもハイレベルとなる。
この結果、NORゲートNOR2の出力信号nr2がローレベルとなり(図2(h))、NチャネルMOSトランジスタMN2はオフ状態に戻る(図2(l))。このようにしてNチャネルMOSトランジスタMN2がオフ状態となった後は、第1出力部100におけるNチャネルMOSトランジスタMN1のみがオン状態を維持する。
【0031】
ただし、NチャネルMOSトランジスタMN2がオフとなるのは、出力信号xのレベルが遅延部210の入力部のスレッショルドを下回り、さらに遅延時間tdだけ経過した後である。ここで、遅延時間tdは、出力信号xのレベルが遅延部の入力部のスレッショルドを下回ってから完全に立ち下がるまでに必要な時間に設定している。従って、その時点において出力信号xは、既にローレベルとなっている。
【0032】
このように、本実施形態によれば入力信号iの信号レベルが変化したとき、第2出力部300のPチャネルMOSトランジスタMP2とNチャネルMOSトランジスタMN2とがともにオン状態になることはない。従って、第2出力部300に貫通電流が流れることはない。
【0033】
また、入力信号iの信号レベルがローレベルからハイレベルに変化したとき、第2出力部300では、NチャネルMOSトランジスタMN2がオフ状態を維持する(図2(l))。
また、入力信号iがハイレベルからローレベルに変化したとき、第2出力部300では、PチャネルMOSトランジスタMP2がオフ状態を維持する(図2(k))。
このように、入力信号iの信号レベルが変化したとき、第2出力部300では、PチャネルMOSトランジスタMP2もしくはNチャネルMOSトランジスタMN2のいずれか1のトランジスタがオフ状態を維持するため、出力バッファ回路の制御に必要な電力を抑えることが可能となる。
【0034】
さらにまた、入力信号iの信号レベルがローレベルからハイレベルに変化したとき、第1出力部100及び第2出力部300の両方のPチャネルMOSトランジスタにより負荷容量の充電が開始される。また、入力信号の信号レベルがハイレベルからローレベルに変化したとき、第1出力部100及び第2出力部300の両方のNチャネルMOSトランジスタにより負荷容量の放電が開始される。
従って、本実施形態に係る出力バッファ回路においては、入力信号iの変化に対応し、迅速に大容量負荷を充電または放電することができる。
【0035】
さらに、本実施形態に係る出力バッファ回路においては、駆動切換制御部200のNORゲートNOR2及びNANDゲートNAN2を構成するトランジスタのトランジスタサイズを小さくすることができる。具体的には次の通りである。
【0036】
(1)NORゲートNOR2を構成するトランジスタについて
入力信号iがローレベルからハイレベルに変化する場合には、NORゲートNOR2の出力信号nr2は、ローレベルのまま変化しない(図2(h))。
このため、第2出力部300のNチャネルMOSトランジスタMN2をオン状態からオフ状態にするためのNORゲートNOR2を構成するNチャネルMOSトランジスタのトランジスタサイズを小さくし、消費電力を減らすことができる。
【0037】
(2)NANDゲートNAN2を構成するトランジスタについて
入力信号iがハイレベルからローレベルに変化する場合には、NANDゲートNAN2の出力信号na2は、ハイレベルのまま変化しない(図2(g))。このため、第2出力部300のPチャネルMOSトランジスタMP2をオン状態からオフ状態にするためのNANDゲートNAN2のNチャネルMOSトランジスタのトランジスタサイズを小さくし、消費電力を減らすことができる。
【0038】
D.第2の実施形態
次に、図3、図4を参照し、第2の実施形態に係る出力バッファ回路について説明する。
上記第1の実施形態に係る出力バッファ回路は、第1出力部100の出力信号xを駆動切換制御部200に入力する構成であった。これに対し、本実施形態に係る出力バッファ回路は、図3に示すように入力信号iを駆動切換制御部200に入力する構成である。なお、上記第1の実施形態にかかる出力バッファ回路と共通する部分については、その詳細な説明を省略する。
【0039】
図4(a)〜(l)は、図3に示す出力バッファ回路の動作を示すタイミングチャートである。以下、このタイムチャートを参照し、本実施形態の動作を説明する。
まず、イネーブル信号enがローレベルであり、入力信号iがローレベルであるときは、上述した第1の実施形態と同様であるため、その説明を省略する。
次に、ある時刻t31において入力信号iがローレベルからハイレベルに変化したとする(図4(a))。
この結果、第1出力部100では、PチャネルMOSトランジスタMP1がオフ状態からオン状態に切り換わり、NチャネルMOSトランジスタMN1がオン状態からオフ状態に切り換わる。第1出力部100から出力された信号は、ローレベルからハイレベルへの変化を開始する(図4(e))。
【0040】
ここで、遅延部210の入力部には入力信号iが入力される。従って、遅延部210の入力部には、時刻t31においてハイレベルの信号が入力されることとなる。
ただし、この遅延部210は、所定の遅延量td’を有している。従って、入力信号iの信号レベルがローレベルからハイレベルに変化した時刻t31において、遅延部210の出力信号x2はハイレベルのままであり、NANDゲートNAN2にはハイレベルの信号a2が供給され、NORゲートNOR2にはハイレベルの信号r2が供給される。
一方、時刻t31において入力信号iがローレベルからハイレベルに変化したとき、これに応じてNANDゲートNAN2の出力信号na2がハイレベルからローレベルへと切り換わる。この結果、第2出力部300では、PチャネルMOSトランジスタMP2がオフ状態からオン状態へと切り換わることになる。
このため、入力信号iがローレベルからハイレベルへと変化した時点では、第1出力部100におけるPチャネルMOSトランジスタMP1と第2出力部200におけるPチャネルMOSトランジスタMP2の両方を介して出力端子400に接続された負荷容量の充電が行われ、出力信号xのレベルが上昇していく。
【0041】
そして、入力信号iがローレベルからハイレベルに変化した時点から遅延時間td’だけ遅れた時刻t33において、遅延部210の出力信号x2がハイレベルからローレベルへと切り換わる(図4(f))。これにより、ANDゲートAND1の出力信号a2及びORゲートOR1の出力信号r2がいずれもローレベルとなる。
この結果、NANDゲートNAN2の出力信号na2がハイレベルとなり(図4(g))、PチャネルMOSトランジスタMP2はオフ状態に戻る(図4(f))。このようにしてPチャネルMOSトランジスタMP2がオフ状態となった後は、第1出力部100におけるPチャネルMOSトランジスタMP1のみがオン状態を維持する。
【0042】
ただし、本実施形態に係る遅延部210の出力信号x2は、入力信号iがローレベルからハイレベルに変化したときから、遅延時間td’経過した後にハイレベルからローレベルに変化する(図4(f))。
本実施形態においては、遅延部210の遅延時間td’を、入力信号iがローレベルからハイレベルに変化してから出力信号xがローレベルからハイレベルに立ち上がるまでに必要な時間に設定している。
従って、遅延部210の出力信号x2がハイレベルからローレベルに変化したとき(図4(f))、出力信号xは、既にハイレベルとなっている。
ここで、入力信号iがハイレベルからローレベルに変化したときの出力バッファ回路の動作については、前述した第1の実施形態と同様であるため、その説明を省略する。
【0043】
以上説明したように、入力信号iを駆動切換制御部200に入力する構成の出力バッファ回路において、入力信号iがローレベルからハイレベルに変化したとき、第2出力部300のPチャネルMOSトランジスタMP2とNチャネルMOSトランジスタMN2とがともにオン状態になることはない。
従って、前述した第1の実施形態と同様、第2出力部300に流れる貫通電流を防止することができ、出力バッファ回路の低消費電力化が可能となる。
【0044】
E.第3の実施形態
次に、図5〜図9を参照し、第3の実施形態に係る出力バッファ回路について説明する。
図5は、本実施形態に係る出力バッファ回路の構成を示す回路図である。
本実施形態に係る出力バッファ回路は、第1出力部100'と、第2出力部300と、第3出力部500と、駆動切換制御部200'とにより構成されている。
ここで、第1出力部100'は、第1実施形態(図1)における第1出力部100の2入力NORゲートNOR1およびインバータIN1の前段に2入力ORゲートOR0を設けた構成となっている。この2入力ORゲートOR0の一方の入力端子には、イネーブル信号enが入力され、他方の入力端子には、後述する制御信号OUT2が入力される。
【0045】
第2出力部300は、上記第1実施形態におけるものと同様、第1出力部100'の駆動能力を補強するための回路である。
本実施形態では、この第2出力部300の他、第1出力部100'の駆動力を補強のための回路として、第3出力部500が設けられている。この第3出力部500は、図示のように、PチャネルMOSトランジスタMP3と、NチャネルMOSトランジスタMN3とにより構成されている。
【0046】
本実施形態では、次の3通りの方法により出力端子400に接続された負荷の駆動を行うことができる。
a.第1出力部100'のみによる負荷駆動(低速モード)
b.第1出力部100'および第2出力部300による負荷駆動(中速モード)
c.第1出力部100'、第2出力部300および第3出力部500による負荷駆動(高速モード)
いずれのモードにより負荷駆動を行うかは、図6に示す制御信号生成部600からの制御信号OUT2、OUT4およびOUT8により決定される。この制御信号生成回路600の機能は、図7に示す真理値表の通りである。
【0047】
駆動切換制御部200'は、遅延回路210と、制御回路220と、第2出力部制御回路230と、第3出力部制御回路240とにより構成されている。
これらのうち制御回路220は、ANDゲートAND1と、インバータIN2と、ORゲートOR1とにより構成されている。この回路は、第1実施形態および第2実施形態において既に説明したものと同様の回路である。
遅延回路210は、上記第1実施形態におけるものと同様である。
第2出力部制御回路230は、NANDゲートNAN2と、NORゲートNOR2と、ANDゲートAND2と、ORゲートOR2と、インバータIN3とにより構成されている。
ここで、ORゲートOR2の一方の入力端子には制御信号OUT4が入力され、ANDゲートAND2の一方の入力端子には制御信号OUT4をインバータIN3によってレベル反転した信号が入力される。また、ORゲートOR2の他方の入力端子には制御回路220におけるORゲートOR1の出力信号r2が入力され、ANDゲートAND2の他方の入力端子には制御回路220におけるANDゲートAND1の出力信号a2が入力される。
【0048】
そして、ORゲートOR2の出力信号r3は、NORゲートNOR2の一方の入力端子に入力され、ANDゲートAND2の出力信号a3は、NANDゲートNAN2の一方に入力される。これらのNORゲートNOR2およびNANDゲートNAN2の双方の他方の入力端子には入力信号iが入力される。
そして、NANDゲートNAN2およびNORゲートNOR2の各出力信号は、第2出力部300のPチャネルMOSトランジスタMP2およびNチャネルMOSトランジスタMN2の各ゲートに供給される。
以上が第2出力制御回路230の構成である。
【0049】
第3出力部制御回路240は、第3出力部500の前段に設けられており、第2出力制御回路230と同様な構成を有している。この第3出力部制御回路240におけるNANDゲートNAN3、NORゲートNOR3、ANDゲートAND3、ORゲートOR3およびインバータIN4は、第2出力部制御回路230におけるNANDゲートNAN2、NORゲートNOR2、ANDゲートAND2、ORゲートOR2およびインバータIN3に各々対応している。ただし、第3出力部制御回路240におけるORゲートOR3およびインバータIN4には、制御信号OUT8が入力される。
次に本実施形態の動作について説明する。
【0050】
a.低速モード
制御信号生成部600に対する入力信号PCTL0およびPCTL1がいずれもLレベルとされると、制御信号OUT2のみがLレベル、制御信号OUT4およびOUT8がHレベルとされる(図7参照)。この状態において、イネーブル信号enがLレベルに設定されると、出力バッファ回路の動作モードは低速モードとなる。
この低速モードにおいては、ORゲートOR2およびOR3の各出力信号r3、r4が強制的にHレベルとされ、ANDゲートAND2およびAND3の各出力信号a3、a4が強制的にLレベルとされる。このため、第2出力部230および第3出力部500を構成する全てのトランジスタがオフ状態となる。一方、ORゲートOR0の出力信号はLレベル、インバータIN1の出力信号はHレベルとなる。
従って、この低速モードでは、入力信号iに対応して、第1出力部100のトランジスタMP1およびMN1のオンオフ駆動が行われ、これらのトランジスタのみにより出力端子400に接続された負荷の駆動が行われる。
【0051】
b.中速モード
次に、制御信号生成部600に対する入力信号PCTL0がHレベル、入力信号PCTL1がLレベルとされると、制御信号OUT2およびOUT4がLレベル、制御信号OUT8がHレベルとされる(図7参照)。
この状態において、イネーブル信号enがLレベルに設定されると、出力バッファ回路の動作モードは中速モードとなる。
この中速モードにおいては、ORゲートOR3の出力信号が強制的にHレベルとされ、ANDゲートAND3の出力信号が強制的にLレベルとされるため、第3出力部500を構成する全てのトランジスタがオフ状態となる。一方、ORゲートOR0の出力信号はLレベル、インバータIN1の出力信号はHレベルとなる。このため、入力信号iに対応して、第1出力部100のトランジスタMP1およびMN1のオンオフ駆動が行われる。また、制御信号OUT4がLレベルであることから、制御回路220におけるANDゲートAND1の出力信号a2およびORゲートOR1の出力信号r2が、各々信号a3およびr3として、NANDゲートNAN2およびNORゲートNOR2に各々供給される。従って、この中速モードにおいて、例えば入力信号iがLレベルからHレベルに変化したときには、このレベル変化後の一定期間、第2出力部300におけるPチャネルMOSトランジスタMP2がオン状態となる。
また、例えば入力信号iがHレベルからLレベルに変化したときには、このレベル変化後の一定期間、第2出力部300におけるNチャネルMOSトランジスタMN2がオン状態となる。このように中速モードにおいては、第2出力部300により第1出力部100の駆動能力の補強が行われるのである。
【0052】
c.高速モード
次に、制御信号生成部600に対する入力信号PCTL0およびPCTL1がいずれもHレベルとされると、制御信号OUT2、OUT4およびOUT8が全てLレベルとされる(図7参照)。この状態において、イネーブル信号enがLレベルに設定されると、出力バッファ回路の動作モードは高速モードとなる。
この高速モードにおいては、ORゲートOR0の出力信号はLレベル、インバータIN1の出力信号はHレベルとなる。このため、入力信号iに対応して、第1出力部100のトランジスタMP1およびMN1のオンオフ駆動が行われる。また、制御信号OUT4およびOUT8がLレベルであることから、制御回路220におけるANDゲートAND1の出力信号a2がNANDゲートNAN2およびNAN3に供給され、ORゲートOR1の出力信号r2がNORゲートNOR2およびNOR3に供給される。
従って、この高速モードにおいて、例えば入力信号iがLレベルからHレベルに変化したときには、このレベル変化後の一定期間、第2出力部300におけるPチャネルMOSトランジスタMP2および第3出力部500のPチャネルMOSトランジスタMP3がオン状態となる。また、例えば入力信号iがHレベルからLレベルに変化したときには、このレベル変化後の一定期間、第2出力部300におけるNチャネルMOSトランジスタMN2および第3出力部500におけるNチャネルMOSトランジスタMN3がオン状態となる。
このように高速モードにおいては、第2出力部300および第3出力部500の両方により第1出力部100の駆動能力の補強が行われるのである。
【0053】
d.ハイインピーダンスモード
イネーブル信号enがHレベルとされると、ORゲートOR1、OR2およびOR3の各出力信号が強制的にHレベルとされ、インバータIN1、ANDゲートAND2およびANDゲートAND3の各出力信号が強制的にLレベルとされる。このため、第1出力部100'、第2出力部230および第3出力部500を構成する全てのトランジスタがオフ状態となり、出力端子400はハイインピーダンス状態となる。
【0054】
e.低速モード、中速モードおよび高速モードにおける出力信号xの変化
図8は、入力信号iがローレベルからハイレベルに変化した場合の各速度モードにおける出力信号xの立ち上がりの変化を示す図である。
低速モードにおいては、PチャネルMOSトランジスタMP1のみにより出力端子400に接続された負荷容量の充電が行われるため、出力信号xのレベルは、ゆっくりと上昇していく。これに対し、中速モードにおいては、PチャネルMOSトランジスタMP1、MP2により負荷容量の充電が行われる。従って、中速モードの出力信号xの立ち上がりは、低速モードにおける出力信号xの立ち上がりと比較して速くなる。さらに、高速モードにおいては、PチャネルMOSトランジスタMP1、MP2、MP3により負荷容量の充電が行われるため、高速モードの出力信号xの立ち上がりは、中速モードにおける出力信号xの立ち上がりよりも速くなる。
【0055】
このように、本実施形態においては、速度モードを切り換えることにより、出力信号xの立ち上がりを変えることができる。すなわち、出力バッファ回路の出力端子400に接続された負荷容量に応じて、高速充電を行うか、あるいは低速充電を行うか等の切り換えを行うことができるのである。
【0056】
以上説明した本実施形態に係る出力バッファ回路に関して、例えば遅延部210を各速度モードに応じて遅延時間の設定変更が可能な構成としても良い。具体的には、図9に示す構成の遅延部210’を出力バッファ回路に設けるようにする。
【0057】
遅延部210’は、速度モード判定部211と、可変遅延回路212とを具備している。
速度モード判定部211には、制御信号OUT2、OUT4、OUT8が入力される。この速度モード判定部211は、入力される各制御信号の信号レベルに基づき出力バッファ回路の速度モードを判定し、判定結果に基づき遅延段数選択信号の生成を行う。そして、速度モード判定部211は、生成した遅延段数選択信号を可変遅延回路212に出力する。
例えば、入力される制御信号OUT2及びOUT4がローレベルであり、制御信号OUT8がハイレベルである場合、速度モード判定部211は中速モードであると判定する(図7参照)。そして、速度モード判定部211は、中速モードにおける遅延段数選択信号を生成し、この遅延段数選択信号を可変遅延回路212に出力する。
【0058】
可変遅延回路212は、速度モード判定部211からの遅延段数選択信号に基づき、遅延時間の設定変更を行う。
可変遅延回路212は、複数のインバータ、ANDゲート、ORゲート等により構成されいる。この可変遅延回路212は、速度モード判定部211からの遅延段数選択信号に基づき、遅延時間の変更を行う。具体的には、可変遅延回路212は、出力信号xが入力されると、速度モード判定部211から供給される遅延段数選択信号に基づき、遅延段数の切り換えを行う。そして、可変遅延回路212は、遅延段数の切り換えにより設定された遅延時間経過後に、出力信号xの極性を反転した出力信号x2を制御回路220に出力する。
この可変遅延回路212における遅延段数の切り換えは、出力信号xが完全に立ち上がると同時に遅延部からの出力信号x2の信号レベルが変化するように設定されている。
このような構成の遅延部210’を出力バッファ回路に設けることで、出力バッファ回路における出力信号xの切り換えを正確に制御することができる。
なお、本実施形態に係る出力バッファ回路は、第1出力部100’の出力信号xを駆動切換制御部200’に入力する構成としたが、これに限定する趣旨ではなく、入力信号iを駆動切換制御部200’に入力する構成、すなわち前述した第2実施形態に係る出力バッファ回路と同様に構成することもできる。
【0059】
【発明の効果】
以上説明したように、本発明の出力バッファ回路によれば、電源に対して直列に接続された2個のスイッチング素子であって、入力信号により排他的にオンオフ状態が切り換えられ、各々の共通接続点から該入力信号に対応した出力信号を出力する第1および第2のスイッチング素子と、前記第1のスイッチング素子に並列に接続された第1の補助スイッチング手段と、前記第2のスイッチング素子に並列に接続された第2の補助スイッチング手段と、前記入力信号のレベルが変化し、このレベル変化により、前記第1または第2のスイッチング素子の一方がオフ状態からオン状態となるとき、前記第1の補助スイッチング手段または第2の補助スイッチング手段のうちこのオン状態となるスイッチング素子に並列接続された補助スイッチング手段に対し、当該補助スイッチング手段を所定時間だけオン状態とする駆動補助制御信号を出力する駆動切換制御部とを設けたので、貫通電流を減らし、かつ入力信号の変化に対応した迅速な負荷駆動を行うことができるという効果がある。
【図面の簡単な説明】
【図1】 この発明の第1の実施形態である出力バッファ回路の構成を示すブロック図である。
【図2】 同実施形態の動作を示すタイミングチャートである。
【図3】 この発明の第2の実施形態である出力バッファ回路の構成を示すブロック図である。
【図4】 同実施形態の動作を示すタイミングチャートである。
【図5】 この発明の第3の実施形態である出力バッファ回路の構成を示すブロック図である。
【図6】 制御信号生成部600の構成を示す図である。
【図7】 制御信号生成部600の機能を説明するための図である。
【図8】 各速度モードにおける出力信号xの立ち上がりの変化を示す図である。
【図9】 遅延部210’の構成を示す図である。
【図10】 従来の出力バッファ回路の構成を示す図である。
【図11】 従来の出力バッファ回路の構成要素の一部を示した図である。
【図12】 従来の出力バッファ回路の構成を示す図である。
【図13】 従来の出力バッファ回路の動作を示すタイミングチャートである。
【符号の説明】
100・・・第1出力部 200・・・駆動切換制御部
210・・・遅延部 300・・・第2出力部
MP1・・・第1のPチャネルMOSトランジスタ
MN1・・・第1のNチャネルMOSトランジスタ
MP2・・・第2のPチャネルMOSトランジスタ
MN2・・・第2のNチャネルMOSトランジスタ
Claims (3)
- 電源に対して直列に接続された2個のスイッチング素子であって、入力信号により排他的にオンオフ状態が切り換えられ、各々の共通接続点から該入力信号に対応した出力信号を出力する第1のスイッチング素子と第2のスイッチング素子とを含む第1出力部と、
前記第1のスイッチング素子と第2のスイッチング素子の共通接続点から出力される信号を遅延させる遅延部と、
前記第1のスイッチング素子及び第2のスイッチング素子の各々に並列に接続された2個の補助スイッチング素子を含む第2出力部と、
前記第1のスイッチング素子及び第2のスイッチング素子の各々に並列に接続された2個の補助スイッチング素子を含む第3出力部と、
前記遅延部の出力信号のレベルと前記共通接続点の出力信号のレベルとが異なっている期間、前記第2出力部及び第3出力部にそれぞれ含まれる2個の補助スイッチング素子のうち前記第1のスイッチング素子に並列に接続された補助スイッチング素子又は前記第2のスイッチング素子に並列に接続された補助スイッチング素子のうち一方を選択する選択信号を出力する制御回路と、
複数のスイッチング素子を含み、それらのスイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されており且つ前記制御回路から前記選択信号が入力されている期間、前記第2出力部に含まれる2個の補助スイッチング素子のうち当該選択信号が示す一方の補助スイッチング素子に対し、当該補助スイッチング素子をオン状態とする駆動補助制御信号を出力する第2出力部制御回路と、
複数のスイッチング素子を含み、それらのスイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されており且つ前記制御回路から前記選択信号が入力されている期間、前記第3出力部に含まれる2個の補助スイッチング素子のうち当該選択信号が示す一方の補助スイッチング素子に対し、当該補助スイッチング素子をオン状態とする駆動補助制御信号を出力する第3出力部制御回路と、
前記第2出力部制御回路及び前記第3出力部制御回路の両方又は一方に対し、負荷駆動信号を出力する制御信号生成部と
を備えた出力バッファ回路。 - 請求項1に記載の出力バッファ回路において、
前記第1出力部に含まれる第1のスイッチング素子及び第2のスイッチング素子は、
スイッチング素子の負荷駆動を指示する負荷駆動信号が外部から入力されている期間、前記共通接続点から該入力信号に対応した出力信号を出力し、
前記制御信号生成部は、
前記第1出力部、前記第2出力部制御回路、及び前記第3出力部制御回路うちの全部又は一部に対し、負荷駆動信号を出力する
出力バッファ回路。 - 請求項2に記載の出力バッファ回路において、
低速モード、中速モード、及び高速モードの何れかを指定する指定手段
を更に備え、
前記制御信号生成部は、
前記指定手段を介して低速モードが選択されたとき、前記第1出力部に対して前記負荷駆動信号を出力し、
前記指定手段を介して中速モードが選択されたとき、前記第1出力部及び前記第2出力部制御回路に対して前記負荷駆動信号を出力し、
前記指定手段を介して高速モードが選択されたとき、前記第1出力部、前記第2出力部制御回路、及び前記第3出力部制御回路に対して前記負荷駆動信号を出力する
出力バッファ回路。
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