DE3879911T2

DE3879911T2 - Cmos-eingangspufferempfaengerkreis.

Info

Publication number: DE3879911T2
Application number: DE8888906628T
Authority: DE
Inventors: Kent Stickel
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1987-07-06
Filing date: 1988-07-05
Publication date: 1993-08-26
Anticipated expiration: 2008-07-06
Also published as: EP0322447B1; JPH01502073A; WO1989000362A1; US4763021A; DE3879911D1; EP0322447A1; JPH07114358B2; KR920003450B1; KR890702335A

Description

Hintergrund

Die vorliegende Offenbarung betrifft Eingangspufferschaltkreise für CMOS-Bausteine. Insbesondere betrifft die vorliegende Offenbarung TTL/CMOS- oder CMOS/CMOS-Eingangspufferempfänger, die extrem stabile Schaltpunkte aufweisen, die unempfindlich gegen Prozess- und Temperaturschwankungen sind.
Eingangspuffer für TTL- oder CMOS-Signale sind in der internationalen Klasse H03K 19/094 und in der U.S.Klasse 307 und in den Unterklassen 475, 296 und 297 klassifiziert.
Eines der Probleme mit normalen oder konventionellen CMOS-Eingangspufferempfängern besteht daran, daß ihre Schaltpunkte um einen Punkt herum mittig angeordnet sind, der ungefähr bei der Hälfte der Versorgungsspannung (ca. 2,5 Volt, VDD/2) liegt. Das Eingangssignal für den CMOS-Baustein bewegt sich jedoch oft nicht um VDD/2 herum, sondern um ca. 1,4 Volt herum, wie in dem Falle von TTL-Eingangssignalen.
Wenn das Treibereingangssignal ein TTL-Signal ist, muß der Schaltpunkt des CMOS-Eingangspufferempfängers tiefer angeordnet werden, so daß er um 1,4 Volt herum mittig liegt.
Scheinbar sollte die Kenntnis dieses Problem die Fähigkeit ergeben, einen CMOS-Empfänger zu schaffen, dessen Schwellenschaltpunkt um den Mittelpunkt des Spannungshubs des ankommemden Treibersignals herum mittig angeordnet ist. Beim Stand der Technik wurde vorgeschlagen, daß CMOS-Empfänger so ausgelegt werden, daß das Empfängerlogikelement seinen normalen Schaltpunkt so ausgelegt hat, daß er mit dem Mittelpunkt des Eingangstreiber-Spannungshubs übereinstimmt. Der Schaltpunkt des CMOS-Empfängerpuffers auf dem Chip ändert sich jedoch mit dem Herstellungprozess (die Kanallänge und Schwellencharakeristik ändern sich); mit der Spannungsversorgung (Änderungen von ± 10% sind normal) und mit Temperaturänderungen (-55ºC bis 125ºC, wie sie in militärischen Spezifikationen vorkommen). Als Ergebnis dieser Änderungen variiert der Schaltpunkt der CMOS-Bausteine typischerweise von 1 Volt bis 1,8 Volt. Der Mittelpunkt des ankommenden TLL-Signals oder CMOS-Signals kann zwar auf eine Referenzspannung geklemmt werden, aber der Schaltpunkt des CMOS-Empfängerpuffers gibt ein ein sich bewegendes Ziel ab.
Das U.S. Patent 4,471,242 offenbart einen TTL/CMOS- Eingangspuffer. Das Arbeitsprinzip dieser Schaltung ist die Bereitstellung eines Referenzspannungserzeugers zwischen der VDD-Spannung für den CMOS-Chip und der VDD-Spannung für den Eingangspuffertreiber. Der Referenzspannungserzeuger setzt die VDD-Eingangspufferspannung auf eine Spannung herab, die dem
H-Spannungspegel des ankommenden TTL-Signals oder einer Spannung leicht darüber entspricht. Die eigentliche Verringerungswirkung der effektiven Versorgungsspannung ist die Beseitigung des Gleichgewichtszustandstromes, der durch das Eingangstreiberpaar fließt, wenn sich die TTL-Eingangsspannung im H-Pegelstatus befindet. Das hat so gut wie nichts mit der Stabilisierung des Eingangspannungsschaltpunktes zu tun.
Die zuvor erwähnten Probleme werden akut, wenn das ankommende Treibersignal über eine übertragungsleitung in den CMOS-Pufferempfänger eingespeist wird. Die sich ergebenden Spannungspegel am Eingang des CMOS-Empfängers, der sich am Ende einer Übertragungsleitung befindet, erscheinen wie eine Treppenwellenform anstelle eines sanften, scharfen oder schnellen Spannungsübergangs.
Es wurde vorgeschlagen, daß eine Vergrößerung der Treiber zur Lieferung von mehr Strom einen ausreichenden Spannungshub ergeben würde, um das Schalten der CMOS-Empfänger auf der ersten oder zweiten Stufenwellenform zu bewirken, jedoch erfordert der größere Stromtreiber auch eine größere Bausteinfläche und größere Basis-Verzögerungzeiten, die von einem Anwachsen der Störströme auf den CMOS-Chips begleitet werden. Je größer die Anzahl der anzusteuernden Empfänger ist, desto schwerer wird das Störproblem, wenn ein größerer Treiberstrom erforderlich ist.
Es wäre sehr wünschenswert einen CMOS-Eingangspufferempfänger zu schaffen, der einen äußerst stabilen und vorhersagbaren Schaltpunkt aufweist.
Ein weiterer bekannter MOS-Eingangspuffer ist durch das U.S.-Patent 4,584,492 beschrieben. Der bekannte Puffer enthält einen Verstärkerinverter, der an seinem Trigger- oder Umschaltpunkt, der mit seinem maximalen Verstärkungspunkt übereinstimmt, festgehalten wird. Das U.S.-Patent 4,584,492 verfehlt jedoch ebenfalls die Schaffung einer Schaltpunktspannung, die mit dem variablem Schaltpunkt der angesteuerten Empfänger übereinstimmt.
Bei dieser gegebenen Situation ist das Ziel der vorliegenden Erfindung die Schaffung eines MOS-Puffers, der eine variable Schaltpunktspannung für eine angesteuerte Last erzeugt.
Im Rahmen dieses Ziels ist es eine spezielle Aufgabe der vorliegenden Erfindung, einen MOS-Puffers zu schaffen, der der charakeristischen Schaltpunktübertragungkurve der angesteuerten Last, unabhängig von Veränderungen im Prozess, in der Temperatur und in der Lastspannungsversorgung folgt.
Dieses Ziel und diese Aufgabe, sowie weitere Aufgaben, die im Anschluß offensichtlich werden, werden durch einen MOS-Puffer erreicht, der gegenüber Veränderungen, die durch Temperatur-oder Versorgungsspannungsbedingungen verursacht werden, kompensiert ist, so wie es in den beiliegenden Ansprüchen definiert ist.
Die Merkmale und Vorteile des erfindungsgemäßen MOS- Puffers werden durch die Beschreibung einer bevorzugten aber nicht auschließlichen Ausführungsform, die nur zum Zweck eines nichteinschränkenden Beispiels in den beiliegenden Zeichnungen dargestellt ist, offensichtlich, wobei:

Kurze Beschreibung der Zeichnungen

Fig. 1 ein Blockschaltbild eines Basis-TTL/CMOS- Eingangskonverters auf dem Stand der Technik ist;
Fig. 2 ein Blockschaltbild eines Basis-CMOS/CMOS- Eingangskonverters auf dem Stand der Technik ist;
Fig. 3 ein Blockschaltbild eines verbesserten TTL/CMOS- Eingangskonverters auf dem Stand der Technik ist;
Fig. 4 ein Blockschaltbild ist, das die Transistoranordnung zum Betrieb des Eingangskonverters von Fig. 3 darstellt;
Fig. 5 eine schematische Darstellung ist, die eine Übertragungsleitungsbelastung zeigt, wie sie auf einer gedruckten Schaltungsplatine auftritt;
Fig. 6 eine schematische Wellenformdarstellung ist, die typische Verzögerungen zeigt, die auf der in Fig. 5 gezeigten Übertragungsleitung auftreten;
Fig. 7 ein Blockschaltbild der bevorzugten Ausführungsform des Eingangspufferempfängers ist;
Fig. 8 ein Blockschaltbild eines in Fig. 7 verwendeten Referenzspannungserzeuger ist;
Fig. 9 ein Blockschaltbild eines zweiten Referenzspannungserzeuger des in Fig. 7 eingesetzten Typs ist;
Fig. 10 eine Übertragungscharakteristikkurve ist, die die Beziehung der Ausgangsspannung des CMOS-Eingangskonverters bezogen auf seine Eingangsspannung zeigt;
Fig. 11 ein Blockschaltbild eines modifizierten Eingangspufferverstärkers ist; Fig. 12 ein Blockschaltbild eines Inverters des in Fig. 10 eingesetzten Typs ist.

Beschreibung der bevorzugten Ausführungsfor m

Jetzt wird Bezug auf einen Basistyp-TTL/CMOS Eingangskonverter 10 auf dem Stand der Technik genommen. Wenn das Eingangs-TTL-Signal einen Hub von 0,4 Volt bis 2,4 Volt auf der Eingangsleitung 11 aufweist, dann weist die Ausgangsspannung auf der Leitung 12 ein Hub von +5 Volt bis ungefähr 0 Volt auf. Der Schaltpunkt des Eingangskonverters 10 wurde beim Entwurf so ausgelegt, so daß er nominell bei 1,4 Volt schaltet, was der Mittelwert zwischen den Spannungsextremas des Eingangssignals auf Leitung 11 ist. Der typische CMOS-Konverter ist mit einer VDD-Spannung 13 von 5 Volt und einer VSS-Spannung 14 auf Massepotential oder 0 Volt dargestellt.
Wie zuvor erläutert, ändert sich aufgrund der Prozess,der Versorgungsspannungs- und der Temperaturschwankungen der Schaltpunkt des CMOS-Konverters von ungefähr 1 Volt auf 1,8 Volt. Wenn der Schaltpunkt bei dem höheren Wert auftritt, muß das Eingangssignal auf einen höheren Wert aussteuern und benötigt damit mehr Zeit, als wenn das Eingangssignal nur bis zu 1,4 Volt aussteuern müßte. Wenn eine Störspannung 15 auf dem Eingangssignal auf der Leitung 11 mit ±0,7 Volt auftritt und der Schaltpunkt des Konverters 10 bei 1,8 Volt liegt, dann wird der Ausgang des Konverters auf der Leitung 12 entsprechend den Übergängen der Eingangs-Störspannung 15 schalten. Wenn jedoch die Eingangschaltspannung am Eingang 11 auf 1,4 Volt stabilisiert war, dann wird die als Spannung 15 dargestellte Störung durch den Konverter unterdrückt, was eine verbesserte Störfestigkeit ergibt.
In Fig. 2 ist jetzt ein Basis-CMOS/CMOS-Konverter auf dem Stand der Technik dargestellt. Das mit 0 Volt bis 5,0 Volt dargestellte CMOS-Eingangssignal tritt auf einer Eingangsleitung 17 auf und wird wie zuvor erläutert invertiert, um ein Ausgangssignal von 5,0 Volt bis 0 Volt auf der Ausgangsleitung 18 zu erzeugen. Wenn das Eingangssignal auf der Leitung 17 von einem anderem Chip kommt, dann kann der Schaltpunkt des CMOS-Bausteins von 40 bis 60% der Versorgungspannung VDD schwanken, was einen Schaltpunkt von 2,0 Volt bis 3,0 Volt, wie dargestellt, ergibt. Wenn die Eingangspannung den höheren Pegel von 3,0 Volt erreichen muß, um den Eingangsempfänger 16 umzuschalten, dann tritt eine längere Verzögerung vor dem Umschalten im Vergleich zum idealen Schaltpunkt von 2,5 Volt auf. Ein Störpegel von ±2,1 Volt bei 19 wird beim Schalten des Eingangspuffers enstehen, wenn dieser einen Schaltpunkt von 3,0 Volt hat.
In Fig. 3 ist jetzt ein anderer CMOS-Eingangskonverter auf dem Stand der Technik in der Form eines Komparators dargestellt. Eine Referenzspannung von 1,4 Volt ist an den positiven Eingang des Komparators über die Leitung 22 angelegt, und ein mit 0,4 Volt bis 2,4 Volt dargestelltes Eingangssignal von einem TTL-Baustein ist an den negativen Eingang des Komparators über die Leitung 23 angelegt. Das invertierte CMOS-Ausgangssignal ist mit 5,0 Volt bis 0 Volt, so wie es in den vorherigen Beispielen von Eingangskonvertern aufgetreten ist, dargestellt. Der Vorteil des Eingangskonverters von Fig. 3 liegt darin, daß der Schaltpunkt des Konverters 21 jetzt gegenüber Spannungs-, Temperatur- und Prozess-Schwankungen aufgrund der extrem hohen Verstärkung des hoch verstärkenden Verstärkers 21 stabilisiert ist. Der Eingangskonverter 21 löst die zuvor erwähnten Prozess- , Temperatur- und Versorgungsspannungsprobleme, die mit Bezug auf Fig. 1 und 2 erläutert wurden, jedoch ist jetzt die Zahl der benötigten Bauteile für die Implementation von Fig. 3 auf mindestens 9 Bauteile angewachsen. Wenn eine große Anzahl von Bausteinen eingesetzt wird, enstehen längere Verzögerungszeiten und die erforderliche Fläche für die Implementation der Schaltung ist jetzt größer geworden.
In Fig. 4 ist jetzt eine typische Implementation des in Fig. 3 gezeigten Bausteins gezeigt. Die Eingangsreferenzspannung auf der Leitung 22 und das Eingangssignal auf der Leitung 23 sind an das Eingangsdifferenzpaar der Transistoren T43 und T44 angelegt gezeigt, das mit einem gemeinsamen Source-Punkt 27 verbunden ist, der von dem mit VSS verbundenem Stromquellentransistor T7 versorgt wird. Der Transistor T7 wird von einer Vorspannung gesteuert, die von einenm p-n Transistorpaar T41 und T42 zur Bereitstellung von ungefähr 1,5 Volt auf der Gate-Leitung 25 von Transistor T7 erzeugt wird. Das 1,5 Volt Signal ist auch an das Gate des Transistors T9 angelegt, um eine konstante Stromquellenlast für den aktiven Transistor T8 zu bilden, der an seinem Source-Anschluß über die Leitung 26 mit einer VDD-Spannung von 5,0 Volt verbunden ist. Die Transistoren T5 und T6 arbeiten als aktives Lasttransistorpaar für das Eingangsdifferenzpaar T43 und T44. Die Ausgangsleitung 28 vom Ausgang der Differenzstufe wird zur Ansteuerung des Gates des aktiven Transistors T8 verwendet, um ein invertiertes Ausgangssignal von 5,0 bis 0 Volt auf der Leitung 24, wie zuvor erläutert, zu erzeugen.
In Fig. 5 ist jetzt ein bidirektionaler CMOS-Treiber 29 gezeigt, der mit einer Übertragungsleitung 31 verbunden ist, und der auch mit einem ersten CMOS-Chip 32 mit einem Eingangspufferempfänger 33 am Anfang der Übertragungsleitung und einem zweiten CMOS-Chip 34 mit einem Eingangspufferempfänger 35 am Ende der Übertragungsleitung verbunden ist. Normalerweise ist der CMOS-Eingangspufferempfänger ausgelegt, um entweder CMOS- oder TTL-Spannungshübe um den 1,4 Volt Schaltpunkt herum zu verarbeiten. Angenommen sei, daß die Übertragungsleitung 38,1 cm (15 inch) lang sei und Abgriffe im 6,35 cm (2,5 inch) Abstand aufweise. Die typische Verzögerungszeit für die Übertragungsleitung 31 ist 5,1 Nanosekunden von Punkt A bis Punkt B, und die belastete Eigenimpedanz Z&sub0; der Übertragungsleitung 31 ist ungefähr 39 Ohm. Die Fähigkeit des bidirektionalen CMOS-Treibers 29 Übertragungsleitungen wie die Leitung 31 zu treiben, ist durch seine Stromlieferfähigkeit, die typischerweise 15 mA beträgt, begrenzt. Da die Übertragungsleitung 31 typischerweise nicht mit ihrer Eigenimpedanz an Punkt B abgeschlossen ist, werden die Spannungsauslenkungen an Punkt A bei ihrer Ankunft an Punkt B zurück zu Punkt A phasenreflektiert werden. Da Punkt A nicht mit seiner Eigenimpedanz abgeschlossen ist, wird das vom Punkt B zurückreflektierte Signal an Punkt A phasengleich mit dem Eingangssignal ankommen und wieder zurück in Richtung von Punkt B reflektiert und wieder in der Art eines Gleichgewichtszustands zurückkehren, bis die volle Signalspannung an Punkt A und Punkt B erreicht ist.
In Fig. 6 ist jetzt die Spannung an Punkt A über der Zeit als Abszisse aufgetragen. Angenommen sei, daß das Eingangssignal auf Leitung 36 zum bidirektionalen CMOS-Treiber 29 von 5,0 Volt auf 0 Volt oder Massepotential ausgelenkt werde und dabei das Ausgangssignal auf der Übertragungsleitung 31 an Punkt A dazu veranlaßt wird, zu Beginn seine Auslenkung von 0 Volt aus in positiver Richtung zu beginnen. Der Anfangspannungshub an Punkt A wird 0,59 Volt betragen als ein Ergebnis von 15 mA Treiberstrom in die Übertragungsleitung mit 39 0hm Eigenimpedanz. 5,1 Nanosekunden später kommt das 0,59 Volt Signal an Punkt B an und verdoppelt sich unmittelbar zu 1,18 Volt. Ein Signal mit 0,59 Volt Amplitude wird von Punkt B zurück zu Punkt A reflektiert und kommt 5,1 Nanosekunden später, wie in Fig. 6 gezeigt, zu einem Zeitpunkt bei 10,2 Nanosekunden an. Die Spannung an Punkt A erhöht sich jetzt auf einen Summenwert von 1,77 Volt. In einer ähnlichen Art wird wieder ein Signal mit 0,59 Volt Signalamplitude von Punkt A aus zurück an Punkt B reflektiert und kommt an Punkt B 5,1 Nanosekunden später an und wird an Punkt A zurückreflektiert, wie es als ΔT für eine Summe von ungefähr 20,4 Nanosekunden gezeigt ist. Man erkennt, daß es 20,4 Nanosekunden gedauert hat, um einen Spannungspegel von 1,8 Volt oder größer an Punkt A zu erhalten, der als logischer H- Pegel durch den Eingangspufferempfänger 33 detektiert werden kann. Wäre der Empfänger 33 so ausgelegt, daß er einen stabilisierten Eingangsschaltpunkt von 1,4 Volt hätte, dann würde die Verzögerung nur 10,2 Nanosekunden betragen. Auf dem Gebiet der integrierten Schaltungen ist es gut bekannt, daß CMOS-Treiber nur eingeschränkte Stromlieferfähigkeiten besitzen und nicht zum Treiben von Übertragungsleitungen geeignet sind. Jeder Versuch, die bidirektionalen Treiber 29 größer zu machen, ergibt sowohl die Notwendigkeit einer größeren Grundfläche auf dem CMOS-Chip, um die bidirektionalen Treiber zu implementieren, und verursacht auch ein erhebliches Anwachsen der durch gleichzeitiges Schalten verursachten Störspannung. Damit wird es verständlich, daß die zwei Alternativen zur Reduzierung der Verzögerungsergebnisse auf dem Übertragungsbus nur die gangbare Option der Stabilisierung des Schaltpunkts der CMOS- Eingangspufferempfänger 33 und 34 zulassen, anstatt des Versuchs die Fläche und den Strom der bidirektionalen Treiber 29 zu erhöhen.
In Fig. 7 ist jetzt eine bevorzugte Ausführungsform der vorliegenden Erfindung dargestellt. Fig. 7 ist ein Blockschaltbild, das einen Referenzspannungserzeuger 38, ein Kompensationsnetzwerk 39 und einen stabilisierten Eingangskonverter 41 zeigt, was einen äußerst stabilen Eingangskonverterschaltpunkt ergibt. Der Eingangspufferverstärker 42 weist eine erste Spannungsreferenz VREF-1 auf der Leitung 43 und einen zweite Spannungsreferenz VREF-2 auf der Leitung 44 auf. Die erste Referenzspannung ist an den negativen Eingang des OP-AMP 45 (Operationverstärker) angelegt, um ein Ausgangssignal auf der Leitung 46, die an das Gate des Transistors T1 angelegt ist, zu erzeugen. Das auf der Leitung 47 gezeigte Drainsignal des Transistors 1 ist an den positiven Eingang des OP-AMP 45 zurückgekoppelt und auch an den Drainanschluß des Transistors 2 angelegt. Das Ausgangssignal des OP-AMP 45 ist als dritte Referenzspannung VREF-3 über die Leitung 46 an das Gate des Transistors T3 angelegt, was ein Signal am Drainanschluß des Transistors T3 auf der Ausgangsleitung 48 erzeugt. Die Leitung 48 ist mit dem Drainanschluß des Transistors T4 verbunden, der sein Gate mit der Eingangsleitung 49 des Eingangspufferempfämgers 42 verbunden hat. Der Sourceanschluß des Transistors T4 ist ähnlich wie bei dem Transistor T2 mit der VSS- Versorgungsspannung verbunden. Beide Transistoren T1 und T3 haben ihre Sourceanschlüsse mit der VDD-Versorgungsspannung auf der Leitung 51 verbunden.
Das Gate des Transistor T2 ist über die Leitung 44 mit einer zweiten Referenzspannung VREF-2 verbunden dargestellt. Der Ausgang des Eingangspufferverstärkers 42 auf der Leitung 52 ist in der Verbindung mit einem Knotenpunkt N2 (jezeigt.
Wie zuvor erläutert, ist die erwünschte Idealsituation die, daß dann, wenn die Eingangsspannung auf der Leitung 49 um den Mittelpunkt ihres Übergangs herum liegt, auch die Ausgangsspannung auf der Leitung 52 um ihren Mittelpunkt herum liegt. Beispielsweise ist für ein TTL-Eingangssignal der gewünschte Schalt- oder Mittelpunkt auf der Leitung 49 gleich 1,4 Volt. Wenn demzufolge 1,4 Volt an dar Gate des Transistors T4 angelegt werden, dann ist die erwünschte Schaltpunktspannung auf der Leitung 52 typischerweise 2,5 Volt (d.h., die Hälfte von VDD). Indem die erste Eingangsreferenzspannung VREF-1 auf 2,5 Volt gelegt wird, wird die Spannung auf der Leitung 47 und an einem Knotenpunkt N1 immer die gleiche Spannung wie die Referenzspannung oder 2,5 Volt sein. Die zweite Referenzspannung VREF-2 oder die Leitung 44 ist auf 1,4 Volt gelegt. Die Bausteinabmessungen für T1 und T2 sind so gewählt, daß dann, wenn die Spannung auf der Leitung 44 gleich 1,44 Volt ist, die SpannJng auf der Leitung 47 am Schaltungsknoten N2 gleich 2,5 Volt beträgt, und daß die Spannung am Gate des Transistor T3 über die Leitung 46 eine Funktion der Wafer-Herstellung, der Temperatur und der Spannungsversorgung in der Form ist, daß sie eine kompensierte variable Spannung an das Gate des Transistors T3 liefert.
Die Breiten W der Gate's der Transistoren sind so ausgelegt, daß die folgenden Verhältnisse gelten: WT3/WT1 = WT4/WT2. Mit einer weiteren Kreuzmultiplikation ist zu sehen, daß auch WT2/WT1 = WT4/Wt3 ist, wodurch ein Gleichlauf der Transistoren T1 und T2, die den Ausgang des Kompensationsnetzwerkes 39 bilden, durch das Transistornetzwerk T3, T4 (Eingangspufferempfänger 41) erzeugt wird. Man kann erkennen, daß die Referenzspanung auf der Leitung 44 und die erzeugte Spannung auf der Leitung 47 und am Schaltungsknoten N1 konstante Referenzspannungen der Form sind, daß dann, wenn die Eingangspannung auf der Leitung 49 die 1,4 Volt erreicht, die Ausgangspannung am Schaltungsknoten N2 eine Reflektion der Spannung am Schaltungsknoten N1 auf der Leitung 47 oder gleich 2,5 Volt ist. Als Ergebnis ist der Schaltpunkt des Eingangspufferempfängers 42 in der Form stabilisiert, daß der Schaltpunkt auf der Eingangsleitung 44 auf den Mittelpunkt der TTL-Eingangsspannung auf der Leitung 49 gesetzt wurde. Weiterhin liegt die Ausgangsspannung am Schaltungsknoten N2 auf der Ausgangsleitung 52 immer um den Mittelpunkt der Auslenkung oder bei VDD/2, wenn die Eingangspannung bei ihrem Mittelpunkt liegt.
Der stabilisierte Eingangskonverter 41 spiegelt immer die stabilisierte Spannung am Drainanschluß des Transistors T2 (Schaltungsknoten N1) , wenn die Eingangsspannung auf der Leitung 49 gleich groß ist wie die Referenzspannung auf der Leitung 44 zum Transistor T2. Die Referenzspannung am Gate des Transistor T2 liegt auf einem festen Wert von 1,4 Volt; demzufolge wird, wenn das Eingangssignal auf der Leitung 49 zum Gate des Transistors T4 die 1,4 Volt erreicht, die Ausgangsspannung auf der Leitung 52 gleich der Spannung am Drainanschluß des Transistors T2 (Schaltungsknoten N1) sein, die auf 2,5 Volt festgehalten ist. Wenn z.B. Stromquellenlast-Transistoren T3 und T1 in derselben physikalischen Größe und die Transistoren T4 und T2 in derselben physikalischen Größe ausgeführt sind, und die Eingangsspannung auf der Leitung 49 gleich 1, 4 Volt ist, dann werden die Vorspannungen an den Gate- und Drainanschlüssen der Transistoren T1 und T2 identisch zu den Vorspannungen an den Gate- und Drainanschlüssen der Transistoren T3 und T4, wenn die Eingangsspannung auf der Leitung 49 gleich 1, 4 Volt ist.
Das Kompensationsnetzwerk 39 arbeitet auf folgende Art und Weise. Wenn die Versorgungsspannung VDD gleich 5 Volt ist, und die Bauteilabmessungen der Transistoren T1 und T2 so sind, daß die Nominalspannung am Gate des Transistors T1 auf der Leitung 46 ungefähr 2,0 Volt beträgt, dann wird die Ausgangsspannung an Schaltungsknoten N1 auf der Leitung 47 gleich groß wie die VREF-1-Spannung auf der Leitung 43. Sobald Prozess-Schwankungen usw., wie zuvor erläutert, auftreten, ändert sich die Spannung auf der Leitung 46. Wenn z.B. der Transistor T1 eine wesentlich höhere Stromlieferfähigkeit hat als Transistor T2 aufweist, dann tendiert die Spannung am Schaltungsknoten N1 zu einem Anstieg und bewirkt damit eine höhere Eingangsspannung am Plus- Eingang des OP-AMP 45, die das Ausgangssignal des Verstärkers auf der Leitung 46 erhöht, dabei Spannung am Gate des Transistors T1 erhöht und dabei die Stromlieferfähigkeit des Transistors T1 gerade soweit anpasst oder reduziert, um die Spannung am Schaltungsknoten N1 und auf der Leitung 47 wieder auf 2,5 Volt zurückzubringen.
Man kann erkennen, daß die Spannung auf der Leitung 46 zu VREF-3 wird, sobald das Gate-Eingangssignal an den Transistor T3 die Eingangs spannung zum Gate des Transistors T3 konstant ändert. Demzufolge wird die Stromlieferfähigkeit des Transistors T3 konstant geändert, um Schwankungen des Prozesses, der Temmperatur und der Spannungsversorgung zu kompensieren, so daß die Ausgangsspannung auf der Leitung 52 auf 2,5 Volt liegt, wenn die Eingangspannung auf der Leitung 49 auf 1,4 Volt liegt.
Der Eingangspufferempfänger von Fig. 3 benötigt neun Transistoren und hat zwei Verzögerungsstufen. Die Ausführungsform von Fig. 7 verwendet nur einen Referenzspannungserzeuger 38 und ein Kompensationsnetzwerk 39 für jeden Chip; es ist jedoch ein große Anzahl von Eingangspufferempfängern 41 mit jeweils einem Transistorpaar und nur einer Verzögerungszeit kompensiert.
In Fig. 8 ist jetzt eine CMOS-Spannungsteilerschaltung zu Erzeugung der Referenzspannung VREF-1 gezeigt. Die Transistoren T81 und T82 sind als P-Kanal- Spannungsteilernetzwerk angeordnet. Wenn die Transistoren T81 und T82 identische Abmessungen aufweisen und die Versorgungsspannung und das Massepotential über dem Teiler angelegt sind, dann wird die Spannung am Schaltungsknoten N3 die Hälfte von 5 Volt oder 2,5 Volt sein, wie es in Fig. 7 erläutert wurde.
In Fig. 9 ist ein CMOS-Bandabstandsgenerator des allgemein eingesetzten Typs zur Erzeugung stabiler Referenzspannungen im Bereich von 1,2 bis 1,5 Volt gezeigt. Der bei Pfeil 53 dargestellte Strompfad umfaßt einen Widerstand 54 und einen Transistor T91 in Serie zwischen Massepotential und die vom Ausgang des Verstärkers 55 zur Verfügung gestellten Spannung. Die Widerstände 57, 58 und der Transistor T92 bilden eine Stromreferenz im Strompfad 56, die in den Strompfad 53 reflektiert wird. Der Pfad 56 umfaßt die Widerstände 57 und 58 und den Transistor T92, die ebenfalls zwischen Massepotential und die vom Ausgang des Verstärkers 55 zur Verfügung gestellten Spannung geschaltet sind. Die geeignete Auswahl der Widerstände 54, 57 und 58 und der Emittoren der Transistoren T91 und T92 ergeben eine als VREF- 2 dargestellte Ausgangsspannung auf der Leitung 44, die auf einem vorbestimmten Wert, in diesem Falle auf 1,4 Volt stabilisiert ist.
In Fig. 10 ist jetzt eine Übertragungcharakteristik-Kurve mit der Ausgangsspannung über der Eingangsspannung des stabilisierten Eingangskonverters 41 dargestellt. Die Kurve 59 stellt einen Idealzustand dar, wenn die Versorgungspannung VDD gleich 5,0 Volt ist. Wenn die Spannung auf der Eingangsleitung 49 bei 1,4 Volt angelangt ist, sieht man die Ausgangsspannung an Punkt 61 bei 2,5 Volt. Wenn im ähnlichen Falle die VDD-Versorgungsspannung 5,5 Volt ist, wie durch Kurve 62 gezeigt, dann kann man sehen, daß für eine Eingangspannung von 1,4 Volt die Ausgangspannung auf der Leitung 52 bei 2,75 Volt liegt, wie es durch Punkt 63 dargestellt ist. Wenn in ähnlicher Weise die VDD- Versorgungsspannung auf 4,5 Volt fällt und die Spannung auf der Leitung 49 auf 1,4 Volt verbleibt, dann fällt die Ausgangsspannung auf der Leitung 52 auf 2,25 Volt, wie es bei Punkt 64 dargestellt ist. Wenn sich die Stromlieferfähigkeit des Transistors T4 mit den zuvor erwähnten Prozess- Schwankungen und Temperaturänderungen verändert, bleiben diese Übertragungscharakteristik-Kurven stabil. Des weiteren ändert sich auch der Schaltpunkt der CMOS-Bausteine in dem ON-CHIP-LOGIK-Block 50 von Fig. 7 ebenfalls mit den zuvor erwähnten Prozess-Schwankungen und Temperaturänderungen, und typischerweise schwankt der Schaltpunkt zwischen 2 und 3 Volt, wie es durch die Spannung ΔVSP in Fig. 10 dargestellt ist. Man beobachtet, daß die Kurven 59, 60 und 62 sehr nahe in vertikaler Richtung aneinander orientiert sind und beinahe parallel im ΔVSP-Bereich verlaufen. Demzufolge wird der stabilisierte Eingangskonverter effektiv leicht unterhalb 1,4 Volt (der Idealfall) schalten, wenn der Schaltpunkt der On- Chip-Logik im oberen Bereich von 3,0 Volt auftritt. Wenn andererseits der Schaltpunkt der On-Chip-Logik 50 im unteren Bereich von 2,0 Volt liegt, dann ist der effektive Schaltpunkt des stabilisierten Eingangskonverters 41 leicht höher als die 1,4 Volt. Obwohl also eine leichte Schaltpunktveränderung auftritt, ist die Logikschaltung von Fig. 7 dennoch vollständig akzeptabel, kann aber noch verbessert werden, wie es im Anschluß mit Bezug auf Fig. 11 erläutert wird.
In Fig. 11 ist jetzt ein verbesserter und modifizierter Eingangspufferempfänger 65 dargestellt. Die Komponenten und Elemente von Fig. 11 sind im wesentlichen identisch zu den hier zuvor mit Bezug auf Fig. 7 erläuterten und sind in gleicher Weise beziffert, so daß eine zusätzliche Erklärung nicht erforderlich ist. Die Erzeugung von VREF-1 wird durch den bei 66 dargestellten Inverter I1 ausgeführt. Des weiteren ist das On-Chip-Logikelement 50 mit einem Inverter I2 bei 67 gezeigt, der eine typische Last darstellt. Die Inverter I1 und I2 sind genauer in Fig. 12 als ein p-n Paar von CMOS- Transistoren, die als Inverter geschaltet sind, dargestellt. Der Inverter II hat sein Ausgangssignal über die Leitung 43 mit seiner eigenen Eingangsleitung verbunden. Das p-n Paar ist zwischen einer mit 5.0 Volt dargestellten Versorgungsspannung VDD und Massepotential angeschlossen. Solche Inverter sind bekannt und dieser Inverter könnte in Fig. 11 als ein typische Last 50, ähnlich dem Inverter 67 eingesetzt werden.
Der Inverter I1 (66) wird als die VREF-1-Spannungsquelle auf der Leitung 43 von Fig. 7 und Fig. 11 verwendet. Wenn der Ausgang des Inverters I1 mit seinem Eingang verbunden ist, liegt der Ausgangsspannungspegel am Schaltpunkt des Inverters I1. Das Ausgangssignal des Inverters I1 ist an die negative Eingangsreferenz des OP-AMP 45 angelegt, demzufolge der Spannungspegel auf der Leitung 43 zwischen 2 und 3 Volt liegen wird, wie es zuvor mit Bezug auf Fig. 10 aufgrund der Schwankungen des Prozesses, der Temperatur und der Spannungsversorgung diskutiert wurde. So wie sich jedoch die Referenzspannung VREF-1 als Eingangssignal für den OP-AMP 45 ändert, ändert sich auch in gleicher Weise der Schaltpunkt des Inverters I2 (der die Last darstellt) für den stabilisierten Eingangskonverter 41. Demzufolge beeinflußen die kleinen Spannungsänderungen der Eingangspannung auf der Leitung 49, die zuvor mit Bezug auf Fig. 10 beschrieben wurden, nicht mehr den Schaltpunkt. Anders dargestellt, wenn die Eingangsspannung 1,4 Volt auf der Leitung 49 beträgt, dann hat die Ausgangsspannung auf der Leitung 52 und beim Schaltungsknoten N2 einen Wert, der gleich der Schaltpunktspannung eines typischen Lastinverters 12 ist, und die dabei ingesamt eine Stabilisierung oder Kompensierung gegenüber Schwankungen des Prozesses, der Temperatur und der Versorgungsspannung ausführt.
Nach der Erläuterung der bevorzugten Ausführungsform der vorliegenden Erfindung ist es verständlich, daß die mit Bezug auf Fig. 7 erläuterte und die in Fig. 11 gezeigte komplett stabilisierte Ausführungsform auch durch die Modifikation des p-n Paars 41 erzielt werden kann. Ein n-p Paar oder sogar ein n-Kanal Paar kann mittels geeigneter Einstellung des Kompensationsnetzwerkes 39 verwendet werden. Des weiteren muß das Kompensationsnetzwerk kein p-n Paar sein und kann durch andere Transistorpaare erreicht werden.
Es wird anerkannt werden, daß die Implementation der Ausführungsformen von Fig. 7 und 11 nur mit n-Kanalpaaren allein oder nur mit einer p-Kanalpaar Ausführungsform ausgeführt werden kann, was dann die Herstellung der Erfindung ohne den komplizierteren CMOS-Herstellungsprozess erlaubt.
Wo technischen Merkmalen, die in allen Ansprüchen erwähnt sind, Bezugsbezeichnungen folgen, dann sind diese Bezugsbezeichnungen für den alleinigen Zweck der besseren Verständlichkeit der Ansprüche eingefügt und dementsprechend haben solche Bezugsbezeichnungen keinerlei einschränkende Wirkung auf den Bereich des jeweiligen Elements, das im Wege eines Beispiels mit solch einer Bezugsbezeichnung identifiziert ist.

Claims

1. MOS-Puffer, der für Änderungen, die durch Temperatur- und Speisespannungsbedingungen verursacht werden, abgeglichen ist, mit:

- einem Spannungserzeuger (38), der eine Bezugsspannung (VREF-2) erzeugt;

- einem Ausgleichsnetz (39), das mit dem Spannungserzeuger (38) verbunden ist, wobei das Ausgleichsnetz (39) ein in Reihe geschaltetes erstes MOS-Transistorpaar (T&sub1;, T&sub2;) aufweist, das zwischen einer Speisespannung (VDD) und einer niederen Bezugsspannung (VSS) angeordnet ist, wobei das erste Transistorpaar (T&sub1;, T&sub2;) einen ersten Knoten (N&sub1;) dazwischen bildet, wobei das Ausgleichsnetz (39) einen ausgeglichenen Spannungslieferausgang (VREF-3) erzeugt um eine Vielzahl an MOS-Verbrauchern (50) und das Tor eines ersten Transistors (T&sub1;) des ersten Transistorpaares (T&sub1;, T&sub2;) zu speisen, wobei das Tor eines zweiten Transistorsa (T&sub2;) des ersten Transistorpaares (T&sub1;, T&sub2;) mit der Bezugsspannung (VREF-2) verbunden ist;

- einem stabilisierten Eingangsumsetzer (41) für jeden MOS-Verbraucher (50), wobei der Umsetzer (41) ein in Reihe geschaltetes zweites MOS-Transistorpaar (T&sub3;, T&sub4;) aufweist, das zwischen der Speisespannung (VDD) und der niederen Bezugsspannung (VSS) angeordnet ist, wobei das zweite Transistorpaar (T&sub3;, T&sub4;) einen zweiten Knoten (N&sub2;) dazwischen bildet und einen ersten Transistor (T&sub3;), bei dem die ausgeglichene Spannungslieferung (VREF-3) mit seinem Tor verbunden ist, und einen zweiten Transsistor (T&sub4;) aufweist, bei dem sein Tor mit einem Puffereingangsanschluß (49) verbunden ist, wobei das zweite Transistorpaar (T&sub3;, T&sub4;) ein so bemessenes Torbreitenverhältnis hat, daß der zweite Knoten (N&sub2;) die Spannung an dem ersten Knoten (N&sub1;) spiegelt, dadurch gekennzeichnet, daß der Spannungserzeuger (38) eine weitere Bezugsspannung (VREF-1) erzeugt, wobei der Spannungserzeuger (38) die weitere Bezugsspannung (VREF-1) wie ein Inverter erzeugt, wobei der Erzeuger (38) einen ersten Inverter (66) aufweist, bei dem seine Ausgangsleitung mit seiner Eingangsleitung verbunden ist, wobei das Ausgleichsnetz (39) ferner eine Verstärkereinrichtung (45) aufweist, die mit ihrem invertierenden Eingang an die weitere Bezugsspannung (VREF-1) angeschlossen ist, mit ihrem nicht-invertierenden Eingang an den ersten Knoten (N&sub1;) und mit ihrem Ausgang an das Tor des ersten Transistors (T&sub1;) des ersten Transistorpaares (T&sub1;, T&sub2;); wobei die Spannung an dem ersten Knoten (N&sub1;) der weiteren Bezugsspannung (VREF-1) folgt, wobei jeder Verbraucher (50) einen jeweiligen zweiten Inverter (67) beinhaltet, der dem ersten Inverter (66) ähnlich ist, wobei die Schaltstellenspannung des ersten Inverters (66) sich mit dem Verfahren, der Temperatur und der Spannungslieferung ändert und die variable Schaltstellenspannung des zweiten Inverters (67) an jedem angesteuerten Verbraucher (50) verfolgt.

2. MOS-Puffer nach Anspruch 1, dadurch gekennzeichnet, daß der Puffereingangsanschluß (49) so verbunden ist, daß er entweder TTL- oder CMOS-Pegel empfängt, wobei der Eingangsumsetzer (41) an dem Ausgang des ersten Transistors (T3) des zweiten Transistorpaares (T&sub3;, T&sub4;) eine CMOS-Spannung erzeugt, welche die variable Schaltstellenspannung verfolgt.

3. MOS-Puffer nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Puffereingangsanschluß (49) so verbunden ist, um Spannungssignale einzugeben, die eine nominelle 1,4 Volt Schaltstelle haben, und daß die ausgeglichene Ausgangsspannung des ersten Transistors (T&sub3;) des zweiten Transistorpaares (T&sub3;, T&sub4;) eine Schaltstellenverfolgungsspannung erzeugt, die sich von 2,0 bis 3,0 Volt ändert.

4. MOS-Puffer nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Verstärkereinrichtung (45) einen Verstärker hoher Verstärkung aufweist, bei dem sein Ausgang (46) mit dem Tor des ersten Transistors (T&sub1;) des ersten Transistorpaares (T&sub1;, T&sub2;) verbunden ist, wobei der Ausgang (46) die ausgeglichene Spannungslieferung (VREF-3) erzeugt.

5. MOS-Puffer nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste und zweite Transistor des Transistorpaares (T&sub1;, T&sub2;) an ihren Drain-Anschlüssen verbunden sind und den ersten Knoten (N&sub1;) erzeugen, der mit dem nicht-invertierenden Eingang der Verstärkereinrichtung (45) rückgekoppelt ist.

6. MOS-Puffer nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der erste Inverter (66), der die weitere Bezugsspannung (VREF-1) erzeugt, einen CMOS-Inverter-Verstärker aufweist.

7. MOS-Pufferempfänger zum Ansteuern eines MOS-Verbrauchers (50), der eine variable Schaltstelle hat, mit:

- einem Spannungserzeuger (38), der eine Bezugsspannung (VREF-2) erzeugt;

einem Ausgleichsnetz (39), das mit dem Spannungserzeuger (38) verbunden ist, wobei das Ausgleichsnetz (39) ein in Reihe geschaltetes erstes MOS-Transistorpaar (T&sub1;, T&sub2;) aufweist, das zwischen einer Speisespannung (VDD) und einer niederen Bezugsspannung (VSS) angeordnet ist, wobei das erste Transistorpaar (T&sub1;, T&sub2;) einen ersten Knoten (N&sub1;) dazwischen bildet, wobei das Ausgleichsnetz (39) einen ausgeglichenen Spannungslieferausgang (VREF-3) erzeugt, um den MOS-Verbraucher (50) und das Tor eines ersten Transistors (T&sub1;) des ersten Transistorpaares (T&sub1;, T&sub2;) zu speisen, wobei das Tor eines zweiten Transistors (T&sub2;) des ersten Transistorpaares (T&sub1;, T&sub2;) mit der Bezugsspannung (VREF-2) verbunden ist;

- einem Schaltstellenumsetzer (41) für den MOS-Verbraucher (50), wobei der Umsetzer (41) ein in Reihe geschaltetes zweites MOS-Transistorpaar (T&sub3;, T&sub4;) aufweist, das zwischen der Speisespannung (VDD) und der niederen Bezugsspannung (VSS) angeordnet ist, wobei das zweite Transistorpaar (T&sub3;, T&sub4;) einen zweiten Knoten (N&sub2;) dazwischen bildet und einen ersten Transistor (T&sub3;) aufweist, bei dem die ausgeglichene Spannungslieferung (VREF-3) mit seinem Tor verbunden ist, und einen zweiten Transistor (T&sub4;) aufweist, bei dem sein Tor mit einem Puffereingangsanschluß (49) verbunden ist, wobei das zweite Transistorpaar (T&sub3;, T&sub4;) ein so bemessenes Torbreitenverhältnis hat, daß der zweite Knoten (N&sub2;) die Spannung an dem ersten Knoten (N&sub1;) spiegelt, dadurch gekennzeichnet, daß der Spannungserzeuger (38) eine weitere Bezugsspannung (VREF-1) erzeugt, wobei der Spannungserzeuger (38) die weitere Bezugsspannung (VREF-1) wie ein Inverter erzeugt, wobei der Erzeuger (38) einen ersten Inverter (66) aufweist, bei dem seine Ausgangsleitung mit seiner Eingangsleitung verbunden ist, wobei das Ausgleichsnetz (39) ferner eine Verstärkereinrichtung (45) aufweist, die mit ihrem invertierenden Eingang an die weitere Bezugsspannung (VREF-1) angeschlossen ist, mit ihrem nicht-invertierenden Eingang an den ersten Knoten (N&sub1;) und mit ihrem Ausgang an das Tor des ersten Transistors (T&sub1;) des ersten Transistorpaares (T&sub1;, T&sub2;), wobei die Spannung an dem ersten Knoten (N&sub1;) der weiteren Bezugsspannung (VREF-1) folgt, wobei der Verbraucher (50) einen zweiten Inverter (67) aufweist, der dem ersten Inverter (66) ähnlich ist, wobei die Schaltstelle des ersten Inverters (66) sich mit dem Verfahren, der Temperatur und der Spannungslieferung ändert und die Übertragungscharakteristikkurve des zweiten Inverters (67) an dem angesteuerten Verbraucher (50) verfolgt.