DE112005003742B4

DE112005003742B4 - LVDS-Treiber mit Pre-Emphasis

Info

Publication number: DE112005003742B4
Application number: DE112005003742T
Authority: DE
Inventors: Prabhat Agarwal
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-11-04
Filing date: 2005-11-04
Publication date: 2012-01-05
Anticipated expiration: 2025-11-05
Also published as: US7667502B2; WO2007053111A1; DE112005003742B9; DE112005003742T5; US20090045852A1

Abstract

LVDS-Treiber, welcher derart ausgestaltet ist, dass er ein Eingangssignal (Vn+) entgegennimmt, welches zwischen Spannungspegeln 1 und 0 schaltet, wobei der Treiber umfasst: einen Pre-Emphasis-Block (405), um ein Pre-Emphasis-Signal (pre_em_plse) zu erzeugen, wobei das Pre-Emphasis-Signal (pre_em_plse) für eine Zeitperiode T1 nach jedem Schalten des Eingangssignals (Vn+) von 1 nach 0 oder von 0 nach 1 einen ersten Spannungspegel und für alle anderen Zeitpunkte einen zweiten Spannungspegel aufweist; ein differenzielles Ausgangspaar (OUT+, OUT–), um eine differenzielle Ausgangspannung (VOD) über einem Lastwiderstand (RL) zu erzeugen; eine Treiberschaltung (401), welche zwei parallele Zweige (A, B) umfasst, wobei jeder Zweig (A; B) mit einem Ausgang (OUT+; OUT–) des differenziellen Ausgangspaares (OUT+, OUT–) verbunden ist und jeder Zweig (A; B) derart ausgestaltet ist, dass er das Pro-Emphasis-Signal (pre_em_plse) entgegennimmt, wobei der LVDS-Treiber derart ausgestaltet ist, dass der Gesamtstrom, welcher durch die Treiberschaltung (401) fließt, konstant ist, und dass während der Zeitperiode...

Description

Bereich der Erfindung
Die Erfindung betrifft einen LVDS(„Low Voltage Differential Signalling”)-Treiber (einen Treiber für eine mit einer niedrigen Spannung arbeitenden differentiellen Signalisierung), um eine differentielle Ausgangspannung mit Pre-Emphasis zu erzeugen, und ein Verfahren zur Erzeugung einer differenziellen Ausgangspannung mit Pre-Emphasis.
Hintergrund der Erfindung
Low Voltage Differential Signalling (LVDS) ist ein Verfahren zur Hochgeschwindigkeitsübertragung von Daten über eine Kupferübertragungsleitung. Bei LVDS bildet die Differenz der Spannungsniveaus zwischen zwei Signalleitungen das übertragene Signal. Auf diese Weise werden die Auswirkungen von einem Rauschen wesentlich verringert. Daher wird LVDS allgemein für Datenübertragungsraten von mehr als ungefähr 100 Mbps über lange Entfernungen eingesetzt.
In 1 ist ein Beispiel einer herkömmlichen LVDS-Treiberschaltung 101 dargestellt. Die Differenz bei den Ausgangssignalen OUT+ und OUT– bei den Ausgangsanschlussen 103 und 105 bildet das differenzielle Signalpaar. Die Treiberschaltung 101 umfasst eine Konstantgleichstromquelle (DC) Il, welche mit einer Spannungsversorgung VDD gekoppelt ist, vier NMOS(„N-Channel Metal Oxide Semiconductor”)-Schalter M1, M2, M3 und M4 und einen Widerstand R1, welcher zwischen dem Knoten 107 und einer Spannungsversorgung VSS gekoppelt ist. Die vier NMOS-Schalter M1, M2, M3 und M4 werden durch Eingangspannungssignale VIN1 und VIN2 (bei M1 und M4 liegt VIN1 und bei M2 und M3 liegt VIN2 an) und durch einen Gleichstrom durch einen Lastwiderstand R_L, wie es durch die Pfeile A und B angezeigt ist, gesteuert.
Im Betrieb sind zwei der vier NMOS-Schalter zu einem bestimmten Zeitpunkt durchgeschaltet, um den Strom von der Stromquelle I1 derart zu lenken, dass eine Spannung über R_L erzeugt wird. Um den Strom durch R_L in die Richtung zu lenken, welche durch den Pfeil B angezeigt ist, wird das Eingangssignal VIN2 auf einen hohen Pegel geschaltet, was M2 und M3 durchschaltet. Dabei wird das Eingangssignal VIN1 auf einen niedrigen Pegel geschaltet, um M1 und M4 abzuschalten. Um den Strom durch R_L in die Richtung zu lenken, welche durch den Pfeil A angezeigt ist, wird das Eingangssignal VIN1 auf einen hohen Pegel geschaltet, was M1 und M4 durchschaltet. Dabei wird das Eingangssignal VIN2 auf einen niedrigen Pegel geschaltet, um M2 und M3 abzuschalten.
Die in 1 dargestellte Schaltung arbeitet bei niedrigen Frequenzen gut. Der Schaltstrom am Ausgang ist jedoch durch die Konstantgleichstromquelle I1 beschränkt. Da die Schaltgeschwindigkeit der LVDS-Treiberschaltung 101 proportional zu der Größe eines Treiberstroms von der Stromquelle I1 ist, bedeutet dies eine geringe Schaltgeschwindigkeit der LVDS-Treiberschaltung 101. Dies verringert die Amplitude der differenziellen Ausgangspannung bei hohen Frequenzen und verursacht Störungen, wie z. B. Rauschen, wenn der Treiber eine große Last, wie z. B. ein langes Kabel, treibt.
Eine Moglichkeit, dieses Problem zu lösen, ist, eine Pre-Emphasis bei dem LVDS-Treiber einzuführen, und dies wird in der US 6,281,715 B1 , in der US 6,288,581 B1 und in der US/2004/0124888 A1 beschrieben. Mit einer Pre-Emphasis ist der Ausschlag der differenziellen Spannung während einer Signalübertragung während eines kleinen Anteils des LVDS-Takts höher als der gewöhnliche Ausschlag und wird für den Rest der Pulsdauer wieder stabil. Dieser Pre-Emphasis-Puls kompensiert eine Signalverschlechterung, (welche zum Beispiel durch eine Übertragung über ein langes Kabel erzeugt wird). Der Spannungsausschlag kann zum Beispiel über ungefahr 1/7 jedes LVDS-Taktzyklus von 250 mV bis ungefähr 900 mV und von ungefähr 250 mV bis ungefähr 450 mV für den Rest jedes Taktzyklus verlaufen.
2 stellt die Treiberschaltung der US 6,281,715 B1 dar. Die Anordnung umfasst eine Stromumlenkschaltung 201 (in ähnlicher Weise wie die herkömmliche Treiberschaltung der 1) zusammen mit einer Pre-Emphasis-Schaltung, um die Treibereigenschaften der Treiberschaltung zu verbessern. Die Pre-Emphasis-Schaltung umfasst Transistoren M25, M26, M27 und M28, Inverter IV2, IV3, IV4 und IV5 und ein exklusives NOR-Gatter XNOR. Eine Wahrheitstabelle für ein XOR und ein XNOR ist im Folgenden dargestellt:

Input a Input b XOR XNOR

0 0 0 1

0 1 1 0

1 0 1 0

1 1 0 1

Tabelle 1
Demnach könnte man denken, dass der Signalpegel aufgrund der Inverter IV2, IV3 und IV4 bei einem Eingang A des exklusiven NOR-Gatters XNOR immer dem Gegenteil desjenigen eines Eingangs B entsprechen würde (was immer für eine Null am Ausgang sorgen würde). Die Inverter IV2, IV3 und IV4 weisen jedoch eine Laufzeit auf. Daher benötigt das Eingangssignal IN für einen Weg durch die Inverter IV2, IV3 und IV4 länger, um an dem Eingang B anzukommen, als das Eingangssignal IN benötigt, um an dem Eingang A anzukommen. Daher weisen die Eingänge A und B des XNOR-Gatters Signale auf, welche für eine kurze Zeitspanne während jedes Schaltübergangs der Schalter M21 bis M24 denselben Signalpegel aufweisen. Wenn dies der Fall ist, weist der Ausgang des XNORs einen hohen Pegel auf, wodurch die Transistoren M25 und M27 durchgeschaltet werden.
3 stellt eine vereinfachte Darstellung eines Zeitablaufs der Signalisierung in 2 dar. In 3 sind die Signale IN (Eingangssignal), IDELAY (Ausgang des Inverters IV4) und IXNOR (Ausgang des XNORs) über der Zeit dargestellt. Man kann der 3 entnehmen, dass zwischen t1 und t2 und zwischen t3 und t4 IN und IDELAY gleich sind, was einen hohen Pegel am Ausgang IXNOR erzeugt. Die Perioden zwischen t1 und t2 und zwischen t3 und t4 entsprechen dem Pre-Emphasis-Puls.
Daher wird bei der Anordnung der US 6,281,715 B1 , welche in 2 und 3 dargestellt ist, und auch bei anderen bekannten Anordnungen ein zusätzlicher Strompuls während einer Signalubertragung in die Treiberstufe injiziert, und dies erfüllt die Pre-Emphasis-Anforderungen. Die Anordnung umfasst jedoch ein Schalten der Stromquellen bei jedem Übergang, was eine Menge an Schaltrauschen bei der benachbarten Vorspannschaltung bzw. Biasschaltung verursacht. Dies ist umso problematischer, wenn eine gleichphasig rückgekoppelte Schaltung in der LVDS-Treiberstufe implementiert ist.
Zusammenfassung der Erfindung
Es ist eine Aufgabe der Erfindung, einen LVDS-Treiber und ein Verfahren zur Erzeugung einer differenziellen Ausgangspannung bereitzustellen, welche die Probleme der oben beschriebenen bekannten Anordnungen verringern oder im Wesentlichen überwinden.
Gemäß einem ersten Aspekt der Erfindung wird ein differenzieller Niederspannungssignalisierungstreiber (LVDS-Treiber) bereitgestellt, welcher derart ausgestaltet ist, dass er ein Eingangssignal entgegennimmt, welches zwischen Spannungspegeln 1 und 0 schaltet, wobei der Treiber umfasst:
einen Pre-Emphasis-Block, um ein Pre-Emphasis-Signal zu erzeugen, wobei das Pre-Emphasis-Signal einen ersten Spannungspegel für eine Zeitperiode T1 nach jedem Umschalten des Eingangssignals von 1 auf 0 oder von 0 auf 1 und einen zweiten Spannungspegel zu allen anderen Zeiten aufweist;
ein differenzielles Ausgangspaar, um eine differenzielle Ausgangspannung über einem Lastwiderstand zu erzeugen;
eine Treiberschaltung, welche zwei parallele Zweige umfasst, wobei jeder Zweig mit einem Ausgang des differenziellen Ausgangspaars verbunden ist und wobei jeder Zweig derart ausgestaltet ist, dass er das Pre-Emphasis-Signal entgegennimmt,
wobei der LVDS-Treiber derart ausgestaltet ist,
dass der Gesamtstrom, welcher durch die Treiberschaltung fließt, konstant ist, und
dass während der Zeitperiode T1 der Gesamtstrom, welcher durch die Treiberschaltung fließt, durch den Lastwiderstand fließt, wobei eine differenzielle Ausgangspannung über dem differenziellen Ausgangspaar erzeugt wird und dass sonst nur ein Teil des Gesamtstroms, welcher durch die Treiberschaltung fließt, durch den Lastwiderstand fließt, wodurch die differenzielle Ausgangspannung über dem differenziellen Ausgangspaar verringert wird.
Da der Strom, welcher durch den Lastwiderstand fließt, (und damit die differenzielle Ausgangspannung über dem Lastwiderstand) während T1 größer als zu allen anderen Zeitpunkten ist, erzeugt dies den erforderlichen Pre-Emphasis-Puls bei der differenziellen Ausgangspannung. Da jedoch der Gesamtstrom durch den Treiber zu allen Zeiten konstant ist, wobei ein Teil des Stroms an dem Lastwiderstand während Perioden, in welchen der Pre-Emphasis-Puls nicht vorhanden ist, vorbeigeleitet wird, wird das Problem des Schaltrauschens minimiert.
Bei einer Ausführungsform umfasst der Pre-Emphasis-Block:
eine Verzögerungsschaltung, welche derart ausgestaltet ist, dass sie das Eingangssignal entgegennimmt und ein verzögertes Eingangssignal erzeugt; und eine Logikschaltung, welche mit der Verzögerungsschaltung gekoppelt ist und derart ausgestaltet ist, dass sie das Eingangssignal und das verzögerte Eingangssignal entgegennimmt, wobei der Ausgang der Logikschaltung das Pre-Emphasis-Signal ist, welches einen ersten Spannungspegel für eine Zeitperiode T1 nach jedem Schalten des Eingangssignals von 1 nach 0 oder von 0 nach 1 und einen zweiten Spannungspegel für alle anderen Zeitpunkte aufweist.
Bei dieser Ausführungsform kann die Logikschaltung eine exklusive ODER-Schaltung umfassen. Alternativ kann die Logikschaltung eine exklusive NOR-Schaltung umfassen.
Bei dieser Ausführungsform kann die Verzögerungsschaltung mehrere Inverter umfassen.
Wenn eine exklusive ODER-Schaltung in der Logikschaltung eingesetzt wird, umfassen die mehreren Inverter typischerweise eine ungerade Anzahl von Invertern, wohingegen, wenn eine exklusive NOR-Schaltung in der Logikschaltung eingesetzt wird, die mehreren Inverter typischerweise eine ungerade Anzahl von Invertern umfassen.
Die Anzahl der Inverter kann für die erwünschte Verzögerung in dem Verzögerungsblock geeignet gewählt werden. Das Ausmaß der Verzögerung in dem Verzögerungsblock bestimmt die Zeitperiode T1 und bestimmt daher, welchen Anteil T1 an jedem Taktzyklus des Eingangssignals aufweist.
Bei einer Anordnung umfasst die Verzögerungsschaltung drei Inverter und die Logikschaltung umfasst eine exklusive ODER-Schaltung. Bei dieser Anordnung ist der Ausgang des Verzögerungsblocks (welcher das Pre-Emphasis-Signal ist) für eine Zeitperiode T1 nach jedem Schalten des Eingangssignals 0 und zu allen anderen Zeitpunkten ist der Ausgang des Verzögerungsblocks 1.
Bei einer Ausführungsform fließt während der Zeitperiode T1 der Gesamtstrom, welcher durch die Treiberschaltung fließt, von dem im Betrieb befindlichen Zweig der Treiberschaltung durch den Lastwiderstand zu dem nicht im Betrieb befindlichen Zweig der Treiberschaltung.
Bei dieser Ausführungsform fließt vorzugsweise zu allen anderen Zeitpunkten ein Teil des Gesamtstroms, welcher durch die Treiberschaltung fließt, von dem im Betrieb befindlichen Zweig der Treiberschaltung durch den Lastwiderstand zu dem nicht im Betrieb befindlichen Zweig der Treiberschaltung, und der Rest des Stroms fließt durch den nicht im Betrieb befindlichen Zweig der Treiberschaltung, wobei der Lastwiderstand umgegangen wird.
Daher fließt während T1 der gesamte Strom durch den Lastwiderstand, wohingegen zu allen anderen Zeitpunkten ein Teil des Stroms nur durch den nicht im Betrieb befindlichen Zweig fließt, wobei der Lastwiderstand umgegangen wird.
Bei einer Anordnung befindet sich ein Zweig im Betrieb, wenn das Eingangssignal 1 ist und der andere Zweig befindet sich im Betrieb, wenn das Eingangssignal 0 ist. Daher schaltet das Eingangssignal zwischen 0 und 1, wobei die zwei Zweige der Treiberschaltung abwechselnd der im Betrieb befindliche Zweig sind.
Vorzugsweise umfasst jeder Zweig der Treiberschaltung ein erstes Widerstandelement parallel mit einem zweiten Widerstandelement.
Bei einer Ausführungsform ist das erste Widerstandelement in jedem Zweig ein Transistor. Das erste Widerstandelement in jedem Zweig kann ein PMOS-Transistor sein. Bei einer Ausführungsform ist das zweite Widerstandelement in jedem Zweig ein Transistor.
Das zweite Widerstandelement in jedem Zweig wird vorzugsweise durch das Pre-Emphasis-Signal gesteuert, so dass während T1 das zweite Widerstandelement in jedem Zweig abgeschaltet und zu allen anderen Zeitpunkten das zweite Widerstandelement in jedem Zweig durchgeschaltet ist.
Bei einer Ausführungsform umfasst jeder Zweig der Treiberschaltung ein drittes Widerstandelement in Reihe mit der Parallelschaltung aus dem ersten und dem zweiten Widerstandelement. In einem Fall ist das dritte Widerstandelement in jedem Zweig ein Transistor. Das dritte Widerstandelement in jedem Zweig kann ein NMOS-Transistor sein.
Das dritte Widerstandelement in dem ersten Zweig wird vorzugsweise durch das Eingangssignal gesteuert, und das dritte Widerstandelement in dem zweiten Zweig wird vorzugsweise durch ein Signal gesteuert, welches gegenüber dem Eingangssignal genau gegenphasig ist.
Daher ist während T1 nur der im Betrieb befindliche Zweig durchgeschaltet. Daher fließt der gesamte Strom durch den im Betrieb befindlichen Zweig zu dem Lastwiderstand und durch das dritte Widerstandelement des nicht im Betrieb befindlichen Zweigs. Zu allen anderen Zeitpunkten ist der im Betrieb befindliche Zweig durchgeschaltet, aber das zweite Widerstandelement in dem nicht im Betrieb befindlichen Zweig ist auch durchgeschaltet. Daher kann ein Teil des Stroms durch das zweite Widerstandelement in dem nicht im Betrieb befindlichen Zweig fließen; dieser Stromanteil wird von dem Lastwiderstand abgeleitet, was bedeutet, dass die differenzielle Ausgangspannung im Vergleich zu der differenziellen Ausgangspannung wahrend T1 verringert ist.
Wenn das zweite Widerstandelement ein Transistor ist, kann das Pre-Emphasis-Signal, welches durch den Verzögerungsblock erzeugt wird, an das Gate des Transistors angelegt werden, so dass der Transistor abhängig davon, ob das Pre-Emphasis-Signal 1 oder 0 ist, durch- oder abschaltet.
Das erste Widerstandelement in dem ersten Zweig wird vorzugsweise durch das Eingangssignal gesteuert, und das erste Widerstandelement in dem zweiten Zweig wird vorzugsweise durch ein Signal gesteuert, welches genau gegenphasig gegenüber dem Eingangssignal ist.
Daher ist, wenn das Eingangssignal 1 ist, das erste Widerstandelement in dem ersten Zweig durchgeschaltet und das erste Widerstandelement in dem zweiten Zweig abgeschaltet. Wenn das Eingangssignal 0 ist, ist das erste Widerstandelement in dem ersten Zweig abgeschaltet und das erste Widerstandelement in dem zweiten Zweig durchgeschaltet.
Die Treiberschaltung kann darüber hinaus eine Konstantstromquelle umfassen, welche mit einer Spannungsversorgung gekoppelt ist. Der Gesamtstrom durch beide Zweige (welcher der Konstantstrom sein kann, der durch die Konstantstromquelle zugeführt wird) ist konstant.
Bei einer Ausführungsform ist das dritte Widerstandelement zwischen den einen Ausgang des differenziellen Ausgangspaars und Masse gekoppelt, und die zwei parallel angeordneten Widerstandelemente sind zwischen dem einen Ausgang des differenziellen Ausgangspaars und die Konstantstromquelle gekoppelt.
Gemäß einem zweiten Aspekt der Erfindung wird ein Verfahren zur Erzeugung einer differenziellen Ausgangspannung entsprechend einem Eingangssignal bereitgestellt, welches zwischen Spannungspegeln 1 und 0 schaltet, aber einen Pre-Emphasis-Puls nach jedem Schalten des Eingangssignals von 0 nach 1 oder von 0 nach 1 aufweist, wobei das Verfahren die Schritte umfasst:
Erzeugen eines Pre-Emphasis-Signals, welches einen ersten Spannungspegel für eine Zeitperiode T1 nach jedem Schalten des Eingangssignals von 0 nach 1 oder von 0 nach 1 und einen zweiten Spannungspegel für alle anderen Zeitpunkte aufweist;
Bereitstellen eines differenziellen Ausgangspaars, um eine differenzielle Ausgangspannung zu erzeugen;
Bereitstellen einer Treiberschaltung, welche zwei parallele Zweige umfasst, wobei jeder Zweig mit einem Ausgang des differenziellen Ausgangspaars verbunden ist und wobei jeder Zweig derart ausgestaltet ist, dass er das Pre-Emphasis-Signal entgegennimmt;
Steuern des Stroms, welcher durch die Treiberschaltung fließt, so dass der Gesamtstrom, welcher durch die Treiberschaltung fließt, konstant ist, und dass während der Zeitperiode T1 der Gesamtstrom, welcher durch die Treiberschaltung fließt, durch den Lastwiderstand fließt, wodurch eine differenzielle Ausgangspannung über dem differenziellen Ausgangspaar erzeugt wird, und dass zu allen anderen Zeitpunkten nur ein Teil des Gesamtstroms, welcher durch die Treiberschaltung fließt, durch den Lastwiderstand fließt, wodurch die differenzielle Ausgangspannung über dem differenziellen Ausgangspaar verringert wird;
Ausgeben einer differenziellen Ausgangspannung bei dem differenziellen Ausgangspaar, wobei die differenzielle Ausgangspannung dem Eingangssignal entspricht aber einen Pre-Emphasis-Puls nach jedem Schalten des Eingangssignals von 0 nach 1 oder von 0 nach 1 aufweist.
Merkmale, welche im Bezug auf den ersten Aspekt der Erfindung beschrieben sind, sind auch bezüglich des zweiten Aspekts der Erfindung anwendbar, und Merkmale, welche im Bezug auf den zweiten Aspekt der Erfindung beschrieben sind, sind auch bezüglich des ersten Aspekts der Erfindung anwendbar.
Kurze Beschreibung der Zeichnungen
Die bekannten Anordnungen sind bereits mit Bezug auf die beigefügten 1 bis 3 beschrieben worden.
1 ist eine Darstellung einer bekannten LVDS-Treiberschaltung ohne Pre-Emphasis;
2 ist eine Darstellung einer bekannten LVDS-Treiberschaltung mit Pre-Emphasis; und
3 ist eine vereinfachte Darstellung eines Zeitverhaltens der Signale der 2.
Im Folgenden werden beispielhafte Ausführungsformen der Erfindung mit Bezug auf die beigefügten 4 und 5 beschrieben.
4 ist eine Darstellung einer LVDS-Treiberschaltung gemäß einer erfindungsgemäßen Ausführungsform; und
5 ist eine grafische Darstellung einer Spannung über der Zeit für Spannungen an verschiedenen Punkten in der Schaltung der 4.
Detaillierte Beschreibung bevorzugter Ausführungsformen
4 stellt eine LVDS-Treiberschaltung gemäß einer erfindungsgemäßen Ausführungsform dar. Die Schaltung umfasst eine LVDS-Treiberschaltung mit einer Stromquelle (dargestellt mit Bezugszeichen 401), zwei Elemente, welche als Widerstände agieren, um die Stromaufteilung zu steuern, (dargestellt als 403a und 403b) und einen Verzögerungsblock, um den Pre-Emphasis-Puls zu erzeugen (dargestellt durch Bezugszeichen 405).
Die LVDS-Treiberschaltung 401 umfasst eine Konstantgleichstromquelle 407, welche mit einer Spannungsversorgung VDD gekoppelt ist, zwei PMOS(„P-Channel Metal Oxide Semiconductor”)-Schalter 409a und 409b, zwei NMOS(„N-Channel Metal Oxide Semiconductor”)-Schalter 411a und 411b und einen Widerstand 413, welcher mit Masse gekoppelt ist. Der PMOS 409a und der NMOS 411a befinden sich in einem Zweig A der Treiberschaltung, und der PMOS 409b und der NMOS 411b befinden sich in einem Zweig B der Treiberschaltung. Der PMOS 409a wird durch einen Eingang Vp+ gesteuert, der PMOS 409b wird durch einen Eingang Vp– (welcher immer den entgegengesetzten Signalpegel zu Vp+ aufweist) gesteuert, der NMOS 411a wird durch einen Eingang Vn– gesteuert und der NMOS 411b wird durch einen Eingang Vn+ (welcher immer den entgegengesetzten Signalpegel zu Vn– aufweist) gesteuert. Die Differenz bei den Ausgangssignalen OUT+ und OUT– (differenzielle Ausgangspannung V_OD) bildet das differenzielle Signalpaar.
Die LVDS-Treiberschaltung umfasst auch zwei Elemente, welche als Widerstände agieren, um die Stromaufteilung zwischen den Zweigen A und B zu steuern. Ein Widerstand 403a befindet sich in dem Zweig A und ist parallel zu dem PMOS 409a angeordnet, und ein Widerstand 403b befindet sich in dem Zweig B und ist parallel zu dem PMOS 409b angeordnet. Die beiden Widerstände 403a und 403b werden durch ein Eingangssignal pre_em_plse gesteuert, welches im Folgenden beschrieben wird. In 4 sind die Widerstände 403a und 403b als Transistoren dargestellt, aber es soll darauf hingewiesen werden, dass jedes Widerstandelement, welches von einem externen Signal durch- und abgeschaltet werden kann, stattdessen eingesetzt werden könnte.
Der Verzögerungsblock 405 stellt den Pre-Emphasis-Puls bereit und arbeitet in einer ähnlichen Weise wie der im Bezug auf 2 beschriebene (außer dass das Gatter ein XOR statt eines XNOR ist). Der Verzögerungsblock 405 umfasst einen Eingang Vn+ (welcher das Signal ist, das mit einer Pre-Emphasis durch den LVDS-Treiber zu übertragen ist), welcher zu zwei Eingängen A und B eines XOR-Gatters 415 geführt wird. Der Eingang Vn+ ist direkt mit dem Eingang A verbunden, und der Eingang Vn+ ist über Inverter 417, 419, 421 mit dem Eingang B verbunden. Daher sorgen die Inverter 417, 419 und 421 für eine Verzögerung bezüglich des Eingangssignals B relativ zu dem Eingangssignal A, wodurch der notwendige Pre-Emphasis-Puls bereitgestellt wird. (In 4 sind drei Inverter dargestellt, aber es soll darauf hingewiesen werden, dass irgendeine geeignete Anzahl von Invertern eingesetzt werden könnte, um die Verzögerung und damit den Anteil jedes Zyklus, welcher dem Pre-Emphasis-Puls entspricht, zu steuern. Wenn eine ungerade Anzahl von den Invertern eingesetzt wird, sollte ein XOR-Gatter verwendet werden, wohingegen, wenn eine gerade Anzanl von Invertern eingesetzt wird, ein XNOR-Gatter verwendet werden sollte.) Der Ausgang des XOR-Gatters 415 steuert die Widerstände 403a und 403b.
Im Folgenden wird eine allgemeine Beschreibung eines Betriebs der Anordnung der 4 gegeben. Nach einem Wechsel an Eingang Vn+ weist der Ausgang des XOR-Gatters 415 (welcher das Signal pre_em_plse ist) für eine kurze Dauer T1 einen niedrigen Pegel auf, und dieses führt zu einem Pre-Emphasis-Puls. Nach der kurzen Dauer T1 kehrt der Ausgang des XOR-Gatters zu einem hohen Pegel zurück. Dies geschieht in exakt derselben Weise wie bei der Anordnung der 2, außer der Tatsache, dass das Gatter ein XOR (statt eines XNOR) ist, so dass pre_em_plse für den größten Teil des Zyklus einen hohen Pegel und nur für einen kleinen Anteil jedes Zyklus einen niedrigen Pegel aufweist. Wenn das Signal pre_em_plse einen hohen Pegel aufweist, schaltet dies die Elemente 403a und 403b durch. Dies beeinflusst den Strom, welcher aktuell durch den Lastwiderstand fließt (und damit die Ausgangspannung V_OD), da der Strom nun zwischen den zwei Zweigen aufgeteilt wird.
Im Folgenden wird eine detailreichere Beschreibung des Betriebs der Anordnung der 4 gegeben. Man kann die Beschreibung in zwei Abschnitte aufteilen: wenn das pre_em_plse einen niedrigen Pegel aufweist (direkt nach jedem Wechsel) und wenn das pre_em_plse einen hohen Pegel aufweist (für den Rest des Taktpulses).
Wenn das pre_em_plse einen niedrigen Pegel aufweist, sind die Elemente 403a und 403b abgeschaltet. Wenn Vp+ einen niedrigen Pegel aufweist, ist der Zweig A durchgeschaltet. Daher fließt der gesamte Strom von der Stromquelle 407 durch den PMOS 409a, durch den Lastwiderstand R_L und durch den NMOS 411b. Dies erzeugt einen Spannungsabfall zwischen OUT+ (hoher Pegel) und OUT– (niedriger Pegel). Wenn auf der anderen Seite Vp– einen niedrigen Pegel aufweist, ist der Zweig B durchgeschaltet. Daher fließt der Gesamtstrom von der Stromquelle 407 durch den PMOS 409b, durch den Lastwiderstand R_L und durch den NMOS 411a. Dies erzeugt einen Spannungsabfall zwischen OUT– (hoher Pegel) und OUT+ (niedriger Pegel). Daher fließt, wenn das pre_em_plse einen niedrigen Pegel aufweist, der Strom von der Stromquelle 407 entweder vollständig durch den Zweig A oder vollständig durch den Zweig B abhängig davon, welcher Zweig sich im Betrieb befindet.
Wenn das pre_em_plse einen hohen Pegel aufweist, werden nun die Elemente 403a und 403b durchgeschaltet. Wenn Vp+ einen niedrigen Pegel aufweist, ist der Zweig A durchgeschaltet, so dass der PMOS 409a, das Element 403a und das Element 403b alle durchgeschaltet sind. Daher wird der Strom zwischen dem Zweig A (wobei er durch den PMOS 409a und das parallel liegende Elemente 403a, den Lastwiderstand RL und den NMOS 411b fließt) und dem Zweig B (wobei er durch das Element 403b und den NMOS 411b fließt) aufgeteilt. Daher wird der aktuelle Strom durch den Lastwiderstand RL verringert, so dass ein Spannungsabfall zwischen OUT+ (hoher Pegel) und OUT– (niedriger Pegel) erzeugt wird, aber dieser Spannungsabfall ist geringer als während des Pre-Emphasis-Pulses, da ein Teil des Stromes durch den Zweig B fließt, wodurch der Lastwiderstand RL umgangen wird. In ähnlicher Weise wird, wenn Vp– einen niedrigen Pegel aufweist, der Zweig B durchgeschaltet, so dass der PMOS 409b, das Element 403b und das Elemente 403a alle durchgeschaltet sind. Daher wird der Strom zwischen dem Zweig B (wobei er durch den PMOS 409b und das parallel liegende Elemente 403b, den Lastwiderstand RL und den NMOS 411a fließt) und dem Zweig A (wobei er durch das Element 403a und den NMOS 411a fließt) aufgeteilt. Daher ist der aktuelle Strom durch den Lastwiderstand RL verringert, so dass es einen Spannungsabfall zwischen OUT– (hoher Pegel) und OUT+ (niedriger Pegel) gibt, aber dieser Spannungsabfall ist geringer als während des Pre-Emphasis-Pulses, da ein Teil des Stromes durch den Zweig A fließt, wodurch der Lastwiderstand RL umgangen wird.
Wenn pre_em_plse einen hohen Pegel aufweist, wird daher die differenzielle Ausgangspannung V_OD verringert, da der Strom von der Stromquelle 407 nicht vollständig entweder durch den Zweig A oder den Zweig B fließt, da er sich zwischen den zwei Zweigen aufteilt. Der Anteil des Stroms durch A gegenüber dem Anteil des Stroms durch B und damit der tatsächliche Spannungsabfall zwischen OUT+ und OUT– hängt von den Werten der Widerstandelemente 403a und 403b ab.
5 ist eine Darstellung eines Zeitverhaltens von verschiedenen Signalen in der Anordnung der 4. In 5(a) sind die Signale Vn+ und Vn– dargestellt. In 5(b) ist die differenzielle Ausgangspannung V_OD dargestellt. In 5(c) sind die Signale OUT+ und OUT– dargestellt. In 5(d) ist das Signal pre_em_plse dargestellt.
Bei diesem Beispiel schaltet Vn+ gleichmäßig zwischen einem hohen und einem niedrigen Zustand bzw. Wert und bildet in diesem Fall eine Rechteckwelle, wie es in 5(a) dargestellt ist. (Natürlich ist Vn+ genau das Signal, welches mit Pre-Emphasis zu übertragen ist, obwohl irgendein digitales Muster abhängig von den zu übertragenden Daten gegeben sein kann.) Dieses Rechteckwellensignal wird dem Verzögerungsblock 405 wie auch dem NMOS 411b zugeführt. Obwohl es in 5 nicht dargestellt ist, schaltet Vp+ direkt gegenphasig zu Vn+. Auch Vn– ist direkt gegenphasig zu Vn+, so dass es einen hohen Pegel aufweist, wenn Vn+ einen niedrigen Pegel aufweist und umgekehrt. Diese Rechteckwelle ist auch in 5(a) dargestellt. Obwohl es in 5 nicht dargestellt ist, schaltet Vp– direkt gegenphasig zu Vn–. Daher schalten die Eingänge zu dem Verzögerungsblock 405 (Vn+), zu dem NMOS 409b (Vp–) und zu dem NMOS 411b (Vn+) zwischen einem hohen, niedrigen, hohen ... Zustand bzw. Wert während die Eingänge zu dem NMOS 409a (Vp+) und zu dem NMOS 411a (Vn–) zwischen einem niedrigen, hohen, niedrigen ... Zustand bzw. Wert schalten.
Das Schalten des Eingangs Vn+ bewirkt, dass der Ausgang des XOR-Gatters 415 (das Signal pre_em_plse) die Form aufweist, welche in 5(d) dargestellt ist. Für eine kurze Zeitdauer T1 nach jedem Schaltübergang von Vn+ weist das Signal pre_em_plse einen niedrigen Pegel auf (zu dieser Zeit weisen die Eingänge A und B denselben Wert auf) und für den Rest jedes Zyklus weist das Signal pre_em_plse einen hohen Pegel auf (die Eingänge A und B sind unterschiedlich).
Wenn das Signal pre_em_plse für die Zeit T1 nach jedem Übergang einen niedrigen Pegel aufweist, werden die Widerstandelemente 403a und 403b nicht durchgeschaltet. Daher fließt der Strom insgesamt durch den Zweig A oder insgesamt durch den Zweig B. Wenn Vp+ (und damit Vn–) einen hohen Pegel aufweist, fließt der Gesamtstrom durch 409a, R_L und 411b. Daher weist OUT+ einen hohen Pegel auf (was bei A dargestellt ist) und OUT– weist einen niedrigeren Pegel auf als OUT+ (was bei D dargestellt ist). Wenn Vp– (und damit Vn+) einen hohen Pegel aufweist, fließt der Gesamtstrom durch 409b, R_L und 411a. Daher weist OUT+ einen niedrigen Pegel auf (was bei B dargestellt ist) und OUT– weist einen höheren Pegel als OUT+ auf (was bei C dargestellt ist).
Wenn das Signal pre_em_plse für den Rest des Zyklus zu einem hohen Pegel zurückkehrt, kommen die Widerstandelemente 403a und 403b zum Tragen. Wie vorab beschrieben ist, spaltet sich der Strom von der Stromquelle 407 zwischen den Zweigen A und B auf. Dies verringert den Spannungsabfall zwischen OUT+ und OUT-, auf einen niedrigeren Wert als während des Pre-Emphasis-Pulses.
Daher tritt direkt nach jedem Schaltübergang eine Spannungsspitze an OUT+ und OUT– (entweder in der positiven oder in der negativen Richtung) auf. Dies steht mit dem kurzen Pre-Emphasis-Puls in Verbindung, so dass die Widerstandselemente 403a und 403b nicht wirksam sind. Für den Rest jedes Zyklus ist die Spannungsgröße verringert, da die Widerstandelemente 403a und 403b nun ihre Wirkung entfalten und der Gesamtstrom, welcher durch den Lastwiderstand R_L fließt, verringert ist. Die aktuelle Größe der Spannungen OUT+ und OUT– kann gesteuert werden, indem die Komponenten 403a und 403b entsprechend verändert werden.
Die differenzielle Ausgangspannung V_OD ist die Differenz zwischen der Spannung OUT+ und der Spannung OUT– und ist in 5(b) dargestellt. Man sieht, dass die differenzielle Ausgangspannung V_OD dem Eingang Vn+ entspricht, aber nun ein Pre-Emphasis umfasst. Daher wird Vn+ zuverlässiger übertragen, da der Pre-Emphasis-Puls nach jedem Schalten jede Signalverschlechterung kompensiert.
Somit ist bei der erfindungsgemäßen Anordnung der Ruhestrom in der Treiberstufe während der Pre-Emphasis- und der Nicht-Pre-Emphasis-Periode derselbe. Die differenzielle Spannungsamplitude über dem Lastwiderstand wird durch die Differenz der zwei Ströme in den Zweigen A und B gesteuert, welche wiederum durch den Übergang des anliegenden Datensignals gesteuert wird. Dies vermeidet die Probleme, welche mit Anordnungen nach dem Stand der Technik verbunden sind, wobei eine Menge Schaltrauschen bei der benachbarten Vorspannschaltung bzw. Biasschaltung auftritt.

Claims

LVDS-Treiber, welcher derart ausgestaltet ist, dass er ein Eingangssignal (Vn+) entgegennimmt, welches zwischen Spannungspegeln 1 und 0 schaltet, wobei der Treiber umfasst: einen Pre-Emphasis-Block (405), um ein Pre-Emphasis-Signal (pre_em_plse) zu erzeugen, wobei das Pre-Emphasis-Signal (pre_em_plse) für eine Zeitperiode T1 nach jedem Schalten des Eingangssignals (Vn+) von 1 nach 0 oder von 0 nach 1 einen ersten Spannungspegel und für alle anderen Zeitpunkte einen zweiten Spannungspegel aufweist; ein differenzielles Ausgangspaar (OUT+, OUT–), um eine differenzielle Ausgangspannung (V_OD) über einem Lastwiderstand (R_L) zu erzeugen; eine Treiberschaltung (401), welche zwei parallele Zweige (A, B) umfasst, wobei jeder Zweig (A; B) mit einem Ausgang (OUT+; OUT–) des differenziellen Ausgangspaares (OUT+, OUT–) verbunden ist und jeder Zweig (A; B) derart ausgestaltet ist, dass er das Pro-Emphasis-Signal (pre_em_plse) entgegennimmt, wobei der LVDS-Treiber derart ausgestaltet ist, dass der Gesamtstrom, welcher durch die Treiberschaltung (401) fließt, konstant ist, und dass während der Zeitperiode T1 der Gesamtstrom, welcher durch die Treiberschaltung (401) fließt, durch den Lastwiderstand (R_L) fließt, wobei die differenzielle Ausgangspannung (V_OD) über dem differenziellen Ausgangspaar (OUT+, OUT–) erzeugt wird, und dass während aller anderen Zeitpunkte nur ein Teil des Gesamtstroms, welcher durch die Treiberschaltung (401) fließt, durch den Lastwiderstand (RL) fließt, wodurch die differenzielle Ausgangspannung (V_OD) über dem differenziellen Ausgangspaar (OUT+, OUT–) verringert wird.
LVDS-Treiber nach Anspruch 1, dadurch gekennzeichnet, dass der Pro-Emphasis-Block (405) umfasst: eine Verzögerungsschaltung (417, 419, 421), welche derart ausgestaltet ist, dass sie das Eingangssignal (Vn+) entgegennimmt und ein verzögertes Eingangssignal erzeugt; und eine Logikschaltung (415), welche mit der Verzögerungsschaltung (417, 419, 421) gekoppelt ist und derart ausgestaltet ist, dass sie das Eingangssignal (Vn+) und das verzögerte Eingangssignal entgegennimmt, wobei der Ausgang der Logikschaltung (415) das Pre-Emphasis-Signal (pre_em_plse) ist, welches für eine Zeitperiode T1 nach jedem Schalten des Eingangssignals (Vn+) von 1 nach 0 oder von 0 nach 1 einen ersten Spannungspegel und zu allen anderen Zeitpunkten einen zweiten Spannungspegel aufweist.
LVDS-Treiber nach Anspruch 2, dadurch gekennzeichnet, dass die Logikschaltung eine exklusive ODER-Schaltung (415) umfasst.
LVDS-Treiber nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Verzögerungsschaltung mehrere Inverter (417, 419, 421) umfasst.
LVDS-Treiber nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass während der Zeitperiode T1 der Gesamtstrom, welcher durch die Treiberschaltung (401) fließt, von dem im Betrieb befindlichen Zweig (A; B) der Treiberschaltung (401) durch den Lastwiderstand (R_L) zu dem nicht im Betrieb befindlichen Zweig (B; A) der Treiberschaltung (401) fließt.
LVDS-Treiber nach Anspruch 5, dadurch gekennzeichnet, dass zu allen anderen Zeitpunkten ein Teil des Stroms, welcher durch die Treiberschaltung (401) fließt, von dem im Betrieb befindlichen Zweig (A; B) der Treiberschaltung (401) durch den Lastwiderstand (R_L) zu dem nicht im Betrieb befindlichen Zweig (B; A) der Treiberschaltung (401) fließt, und dass der restliche Strom durch den nicht im Betrieb befindlichen Zweig (B; A) der Treiberschaltung (401) fließt, wobei der Lastwiderstand (R_L) umgangen wird.
LVDS-Treiber nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass sich ein Zweig (A; B) im Betrieb befindet, wenn das Eingangssignal (VN+) 1 ist, und dass sich der andere Zweig (B; A) im Betrieb befindet, wenn das Eingangssignal (Vn+) 0 ist.
LVDS-Treiber nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass jeder Zweig (A; B) der Treiberschaltung (401) ein erstes Widerstandelement (409a; 409b) parallel mit einem zweiten Widerstandelement (403a; 403b) umfasst.
LVDS-Treiber nach Anspruch 8, dadurch gekennzeichnet, dass das zweite Widerstandelement (403a; 403b) in jedem Zweig (A; B) durch das Pre-Emphasis-Signal (pre_em_plse) gesteuert ist, so dass während der Zeitperiode T1 das zweite Widerstandelement (403a; 403b) in jedem Zweig (A; B) abgeschaltet ist und dass zu allen anderen Zeitpunkten das zweite Widerstandelement (403a; 403b) in jedem Zweig (A; B) durchgeschaltet ist.
LVDS-Treiber nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass jeder Zweig (A; B) der Treiberschaltung (401) ein drittes Widerstandelement (411a; 411b) in Reihe mit dem parallel angeordneten ersten (409a; 409b) und zweiten Widerstandelement (403a; 403b) umfasst.
LVDS-Treiber nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Treiberschaltung eine Konstantstromquelle (407) umfasst, welche mit einer Spannungsversorgung (VDD) gekoppelt ist.
Verfahren zum Erzeugen einer differenziellen Ausgangspannung, welche einem Eingangssignal (Vn+) entspricht, welches zwischen Spannungspegeln 1 und 0 schaltet, aber einen Pre-Emphasis-Puls nach jedem Schalten des Eingangssignals (Vn+) von 1 nach 0 oder von 0 nach 1 umfasst, wobei das Verfahren die Schritte umfasst: Erzeugen eines Pre-Emphasis-Signals (pre_em_plse), welches für eine Zeitperiode T1 nach jedem Schalten des Eingangssignals (Vn+) von 1 nach 0 oder von 0 nach 1 einen ersten Spannungspegel und zu allen anderen Zeitpunkten einen zweiten Spannungspegel aufweist; Bereitstellen eines differenziellen Ausgangspaars (OUT+, OUT–), um die differenzielle Ausgangspannung (V_OD) zu erzeugen; Bereitstellen einer Treiberschaltung (401), welche zwei parallele Zweige (A, B) umfasst, wobei jeder Zweig (A; B) mit einem Ausgang (OUT+; OUT–) des differenziellen Ausgangspaars (OUT+, OUT–) verbunden ist und wobei jeder Zweig (A; B) derart ausgestaltet ist, dass er das Pre-Emphasis-Signal (pre_em_plse) entgegennimmt; Steuern des Stroms, welcher durch die Treiberschaltung (401) strömt, so dass der Gesamtstrom, welcher durch die Treiberschaltung (401) fließt, konstant ist, und dass der Gesamtstrom, welcher durch die Treiberschaltung (401) fließt, während der Zeitperiode T1, durch den Lastwiderstand (R_L) fließt, wodurch die differenzielle Ausgangspannung (V_OD) über dem differenziellen Ausgangspaar (OUT+, OUT–) erzeugt wird, und dass zu allen anderen Zeitpunkten nur ein Teil des Gesamtstroms, welcher durch die Treiberschaltung (401) fließt, durch den Lastwiderstand (R_L) fließt, wodurch die differenzielle Ausgangspannung (V_OD) über dem differenziellen Ausgangspaar (OUT+, OUT–) verringert wird; Ausgeben der differenziellen Ausgangspannung (V_OD) an dem differenziellen Ausgangspaar (OUT+, OUT–).