KR940010674B1 - 입력 버퍼 - Google Patents

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Abstract

내용 없음.

Description

입력 버퍼
제 1 도는 종래의 반도체 소자의 입력 버퍼를 나타내는 것.
제 2 도는 본 발명의 반도체 소자의 입력 버퍼를 나타내는 것.
제 3 도는 제 2 도의 회로의 특정점에서의 전원전압에 따른 전압의 특성을 나타내는 그래프.
제 4 도는 본 발명의 입력 버퍼의 전원전압에 따른 입력 하이레벨의 전압과 종래의 입력 버퍼의 전원전압에 따른 입력 하이레벨의 전압의 특성을 나타내는 그래프이다.
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 입력 버퍼에 관한 것이다.
종래의 반도체 소자의 입력 버퍼는 전원전압이 증가하였을 경우 전원전압에 비례하여 입력 하이레벨의 전압이 증가하여 불안정한 동작이 이루어지는 경우가 있었다.
제 1 도는 종래의 반도체 소자의 입력 버퍼를 나타내는 것이다.
제 1 도에 있어서, 전원전압에 연결된 소오스 전극과 인에이블신호(EN)에 연결된 게이트 전극을 가진 PMOS트랜지스터(1), 상기 PMOS트랜지스터(1)의 소오스 전극에 연결되고 입력신호(IN)를 입력하는 게이트 전극을 가진 PMOS트랜지스터(2), 상기 PMOS트랜지스터(2)의 드레인 전극에 연결된 드레인 전극과 상기 입력신호(IN)를 입력하는 게이트 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(3)의, 상기 NMOS트랜지스터(3)의 드레인 전극에 연결되는 드레인 전극과 접지전압에 연결되는 소오스 전극과 상기 인에이블신호(EN)에 연결된 게이트 전극을 가진 NMOS트랜지스터(4)로 구성되어 있다.
전원전압이 증가하면 전원전압의 변동에 비례하여 입력 하이레벨 전압이 증가하는 문제점이 있었다.
본 발명의 목적은 전원전압이 증가하더라도 입력 하이레벨의 전압이 증가하지 않는 반도체 소자의 입력범퍼를 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명의 반도체 소자의 입력 버퍼는 입력신호를 버퍼하기 위한 풀업 트랜지스터와 풀다운 트랜지스터로 구성된 버퍼수단, 및 인에이블신호를 입력하고 상기 버퍼수단의 풀업 트랜지스터와 풀다운 트랜지스터 사이에 연결되어 전원전압의 변동에 따른 하이레벨의 전압에 변동이 없도록 하기 위한 보상수단으로 구성되어 있다.
첨부된 도면을 참고로 하여 본 발명의 반도체 소자의 입력 버퍼를 설명하면 다음과 같다.
제 2 도는 본 발명의 반도체 소자의 입력 버퍼를 나타내는 것이다.
제 2 도에 있어서, 전원전압에 연결된 소오스 전극과 인에이블신호(EN)를 입력하는 게이트 전극을 가진 PMOS트랜지스터(5)와, 상기 PMOS트랜지스터(5)의 드레인 전극에 연결된 소오스 전극과 입력신호(IN)를 입력하는 게이트 전극을 가진 NMOS트랜지스터(6), 상기 입력신호(IN)을 입력하는 게이트 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(7), 상기 인에이블신호(EN)를 입력하는 게이트 전극과 접지전압을 연결된 소오스 전극과 상기 NMOS트랜지스터(7)의 드레인 전극에 연결된 드레인 전극을 가진 NMOS트랜지스터(8), 전원전압에 연결된 소오스 전극과 상기 인에이블신호(EN)를 입력하는 게이트 전극을 가진 PMOS트랜지스터(9), 상기 PMOS트랜지스터(9)의 드레인 전극에 연결된 소오스 전극과 게이트전극과 공통 연결된 드레인 전극을 가진 PMOS트랜지스터(10), 상기 PMOS트랜지스터(10)의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인 전극을 가진 PMOS트랜지스터(11), 상기 PMOS 트랜지스터(11)의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인 전극을 가진 PMOS트랜지스터(12), 전원전압에 연결된 게이트 전극과 상기 PMOS트랜지스터(12)의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(13), 상기 PMOS트랜지스터(6)의 드레인 전극에 연결된 소오스 전극과 상기 PMOS트랜지스터(12)의 드레인 전극에 연결된 게이트 전극과 상기 NMOS트랜지스터(7)의 드레인 전극에 연결된 드레인 전극을 가진 PMOS트랜지스터(14)로 구성되어 있다.
상기 구성에서 PMOS트랜지스터들(9, 10, 11, 12, 14)과 NMOS트랜지스터(13)는 전원전압의 변동에 따라 입력 하이레벨 전압이 변동하는 것을 막기 위한 것이다.
상기 구성에 따른 동작을 설명하면 다음과 같다.
먼저, NMOS트랜지스터(13)은 항상 온되어 있으므로 PMOS트렌지스터(14)는 온되어 있다. 인에이블신호(EN)가 로우레벨이면 PMOS트랜지스터(5)는 턴 온되고 NMOS트랜지스터(8)는 턴 오프된다. 따라서, 입력신호(IN)가 입력되면 PMOS트랜지스터(6)와 NMOS트랜지스터(7)에 의해서 반전 버퍼되어 출력되게된다. 또한, 이때, 상기 PMOS트랜지스터(9)가 온되어 상기 PMOS트랜지스터(14)의 게이트 전극의 전위는 전원전압에 따라 선형적으로 증가한다. 따라서, 상기 PMOS트랜지스터(9)의 채널의 열림폭이 조정이 될 수 있다. 이와 같이 하여 출력신호의 하이레벨을 조절할 수 있다.
즉, 인에이블신호의 제어에 의해서 인에이블되고 상기 입력 버퍼의 풀업 트랜지스터와 풀다운 트랜지스터 사이에 전원전압의 변동에 따라 채널의 열림폭이 조정되는 트랜지스터를 연결한 것이 특징이다.
제 3 도는 제 2 도의 회로의 PMOS트랜지스터(14)의 게이트 전극에 나타나는 전원전압에 따른 변동을 나타내는 그래프이다.
가로축은 전원전압을 나타내고 세로축은 PMOS트랜지스터(14)의 게이트 전극에 나타나는 전압을 나타낸다. 제 3 도에 있어서, 특정 전원전압 이하에서만 제 2 도의 PMOS트랜지스터(14)를 동작시켰고 그 이하에서는 PMOS트랜지스터(14)를 점차 오프하여 입력 하이레벨의 전압을 조절할 수 있도록 하였다.
제 4 도는 전원전압에 따른 입력 하이레벨 전압의 특성을 나타내는 그래프이다.
여기에서, 가로축은 전원전압을 나타내는 것이고, 세로축은 입력 하이레벨 전압을 나타내는 것이다.
제 4 도에 있어서, A로 표시한 것은 종래의 입력 버퍼의 특성을 나타내는 것으로, 전원전압이 증가함에 따라 하이레벨이 선형적으로 증가하는 것을 알 수 있다. B로 표시한 것은 본 발명의 입력 버퍼의 특성을 나타내는 것으로, 특정 전원전압 이상에서는 입력레벨이 거의 일정하게 유지됨을 알 수 있다.
따라서, 본 발명의 반도체 소자의 입력 버퍼는 전원전압에 따른 입력 하이레벨의 특성이 안정화 될 수 있다.

Claims (3)

  1. 입력신호를 버퍼하기 위한 풀업 트랜지스터와 풀다운 트랜지스터로 구성된 버퍼수단 ; 인에이블신호를 입력하여 상기 버퍼수단을 인에이블하기 위한 인에이블수단 ; 및 상기 인에이블신호를 입력하고 상기 버퍼수단의 풀업 트랜지스터와 풀다운 트랜지스터 사이에 연결된 전원전압의 변동에 따른 하이레벨의 전압에 변동이 없도록 하기 위한 보상수단을 구비한 것을 특징으로 하는 입력 버퍼.
  2. 제 1 항에 있어서, 상기 인에이블수단은 전원전압에 연결된 소오스 전극과 인에이블신호를 입력하는 게이트 전극과 풀업 트랜지스터의 소오스 전극에 연결된 드레인 전극을 가진 제1PMOS트랜지스터 ; 인에이블신호를 입력하는 게이트 전극과 접지전압에 연결된 소오스 전극과 상기 풀다운 트랜지스터의 드레인 전극에 연결된 드레인 전극을 가진 제1NMOS트랜지스터로 구성된 것을 특징으로 하는 입력 버퍼.
  3. 제 2 항에 있어서, 상기 보상수단은 전원전압에 연결된 소오스 전극과 상기 인에이블신호를 입력하는 게이트 전극을 가진 제2PMOS트랜지스터 ; 상기 제2PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인 전극을 가진 제3PMOS트랜지스터 ; 상기 제3PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인 전극을 가진 제4PMOS트랜지스터 ; 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인전극을 가진 제5PMOS트랜지스터 ; 전원전압에 연결된 게이트 전극자 상기 제5PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극을 가진 제2NMOS트랜지스터 ; 및 상기 풀업 트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 제5PMOS트랜지스터의 드레인 전극에 연결된 게이트 전극과 상기 풀다운 트랜지스터의 드레인 전극에 연결된 드레인 전극을 가진 제6PMOS트랜지스터로 구성된 것을 특징으로 하는 입력 버퍼.
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