KR940005061Y1 - 씨모스 슈미트 트리거회로 - Google Patents

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김호현
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금성일렉트론 주식회사
문정환
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

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  • Manipulation Of Pulses (AREA)

Abstract

내용 없음.

Description

씨모스 슈미트 트리거회로
제1도는 종래의 슈미트 트리거회로도.
제2도는 본 고안의 씨모스 슈미트 트리거회로도.
제3도는 제2도에 따른 히스테리시스 출력파형도.
* 도면의 주요부분에 대한 부호의 설명
MP : 피모스트랜지스터 MN : 엔모스트랜지스터
I1, I2: 인버터
본 고안은 씨모스 슈미트 트리거회로에 관한 것으로, 특히 래치-업(Latch up)의 가능성을 제거하여 소자의 특성을 향상시키도록 한 씨모스 슈미트 트리거회로에 관한 것이다.
종래의 슈미트 트리거회로는 제1도에 도시된 바와같이 입력단자(Vin)를 직렬 연결된 피모스트랜지스터(MP1, MP2) 및 엔모스트랜지스터(MN1, MN2)의 게이트에 접속하고, 상기 피모스트랜지스터(MP1, MP2)의 드레인-소스접속점에 드레인을 접지시킨 피모스트랜지스터(MP3)의 소스를 접속하며, 상기 엔모스트랜지스터(MN1, MN2)의 소스-드레인 접속점에 전원전압(VDD2)이 드레인에 접속된 피모스트랜지스터(MN3)의 소스를 접속하고, 상기 피모스트랜지스터(MP2)와 엔모스트랜지스터(MN1)의 드레인 공통 접속점을 상기 피모스트랜지스터(MP3)와 엔모스트랜지스터(MN3)의 게이트에 접속하여, 이 접속점(A)에서 출력(VOUT)이 출력되도록 구성한다.
이와같이 구성된 종래의 슈미트 트리거회로는 입력단자(Vin)에 저전위에서 고전위로 점차적으로 입력을 가할 경우 입력이 저전위이면 피모스트랜지스터(MP1, MP2)가 턴-온되어 전원전압(VDD1)이 흘러 A점의 전위는 고전위상태이므로 엔모스트랜지스터(MN3)가 턴-온되어 엔모스트랜지스터(MN2)가 먼저 턴-온된다. 이때, 상기 엔모스트랜지스터(MN2)의 드레인전압은 엔모스트랜지스터(MN2, MN3)에 의한 전원단자(VDD2)의 분배전압이 걸리게 되며, 이 분배된 전압은 엔모스트랜지스터(MN1)의 소스전압이 되고, 입력단자(Vin)이 엔모스트랜지스터(MN1)의 게이트-소스전압(VGS)으로 작용하게 되는데 상기 게이트-소스전압(VGS)이 드레쉬홀드전압(VT)보다 크게 되면 상기 엔모스트랜지스터(MN1)도 턴-온된다.
이때 A점의 전위는 급격히 저전위로 떨어지면서 엔모스트랜지스터(MN3)가 턴-오프된다. 그러므로 입력단자(Vin)로 인가되는 입력전압이 피모스트랜지스터(MP1, MP2) 및 엔모스트랜지스터(MN1,MN2)의 드레쉬홀드전압(VT)보다 높은 값이 된다.
또한 입력단자(Vin)이 고전위에서 저전위로 점차적으로 변할때, 입력전압(Vin)이 고전위인 상태에선 엔모스 트랜지스터(MN1, MN2)가 턴-온되므로 A점의 전위는 저전위가 된다. 이 A점의 전위가 저전위인 상태에서 피모스트랜지스터(MP3)가 턴-온되고 입력전압(Vin)이 피모스트랜지스터(MP1)의 드레쉬홀드전압(VT)보다 더 낮아지면 상기 피모스트랜지스터(MP1)가 턴-온되면, 이때 피모스트랜지스터(MP2)의 소스에는 피모스트랜지스터(MP1, MP3)에 의해서 전원단자(VDD1)로부터 분배된 전압이 걸리게 되는데, 상기 피모스트랜지스터(MP2)가 턴-온되려면 그 피모스트랜지스터(MP2)의 게이트-소스전압(VGS)이 드레쉬홀드전압(|VT|)보다 커야 하며 입력단자(Vin)이 더 낮아져서 VGS>|VT|가 되면 피모스트랜지스터(MP2)가 턴-온되고 A점의 전위는 급격히 고전위로 올라감에 따라 피모스트랜지스터(MP3)는 턴-오프된다.
이때 입력단자(Vin)은 피모스트랜지스터(MP1, MP2) 및 엔모스트랜지스터(MN1, MN2)의 드레쉬홀드전압(VT) 보다 더 낮은 값이 된다.
상기에서 설명한 바와같이 종래의 슈미트 트리거회로는, 트랜지스터의 수는 6개로 작지만 엔모스트랜지스터(MN3)의 드레인이 전원전압(VDD2)과 접속되어 있고, 피모스트랜지스터(MP3)의 드레인이 접지(G)와 접속되어 있으므로 래치-업을 일으킬 수 있으므로 소자의 특성이 좋지 않게 되는 문제점이 있었다.
본 고안은 이러한 문제점을 해결하기 위하여 래치-업을 일으킬수 있는 가능성을 제거하여 소자의 특성을 향상시키도록 한 씨모스 슈미트 트리거회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 고안의 씨모스 슈미트 트리거회로도로서, 이에 도시한 바와같이 입력단자(Vin)를 인버터(I1)를 통해 피모스트랜지스터(MP1)의 소스에 접속함과 동시에 엔모스트랜지스터(MN1)의 게이트에 접속하고, 상기 입력단자(Vin)를 인버터(I2)를 통해 상기 피모스트랜지스터(MP1)의 게이트에 접속함과 동시에 상기 엔모스트랜지스터(MN1)의 소스에 접속하고, 상기 피모스트랜지스터(MP1)와 엔모스트랜지스터(MN1)의 드레인 공통접속점을 출력단자(Vout)에 접속하여 구성한다.
여기서 베타(β)비는 인버터(I1)가 인버터(I2)보다 크다.
이와같이 구성한 본 고안의 작용 및 효과를 첨부한 제3도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 입력전압(Vin)이 저전위에서 고전위로 점차적으로 변할때, 입력이 저전위이면 인버터(I1, I2)를 통한 A점과 C점은 모두 고전위가 된다. 따라서 피모스트랜지스터(MP1)는 턴-오프되고, 엔모스트랜지스터(MN1)는 턴-온되므로 B점의 전압이 고전위가 되어 출력단자(Vout)로 출력된다. 또한 입력이 어느정도 고전위가 되면, 베타(β)비가 큰 인버터(I1)가 먼저 도통되므로 A점의 전압은 저전위가 되어 상기 엔모스트랜지스터(MN1)가 턴-오프된다. 그러나 엔모스트랜지스터(MN1)가 턴-오프되어도 B점에 영향을 주지 못하므로 B점의 전압은 고전위를 유지한다.
그러나 입력이 점점 고전위로 변하면, 베타(β)비가 작은 인버터(I2)도 도통됨에 따라 C점의 전압이 저전위로 된다. 이에따라 피모스트랜지스터(MP1)가 턴-온되므로 B점의 전압은 저전위로 바뀌게 된다.
따라서 입력전압(Vin)이 저전위에서 고전위로 변할 때, 상기의 설명에서와 같이 B점은 인버터(I2)의 특성을 나타낸다.
또한, 입력전압(Vin)이 고전위에서 저전위로 점차적으로 변할 때, 입력이 고전위이면 인버터(I1, I2)를 통한 A점과 C점은 모두 저전위가 된다. 따라서 피모스트랜지스터(MP1)만이 턴-온되므로 B점의 전압은 저전위가 된다. 또한 입력이 점차 저전위가 되면, 상기의 설명과 반대로, 베타(β)비가 작은 인버터(I2)가 먼저 도통되므로, C점의 전압은 고전위가 되어 피모스트랜지스터(MP1)가 턴-오프된다. 그러나 피모스트랜지스터(MP1)가 턴-오프되어도 B점에 영향을 주지 못하므로 B점의 전압은 계속 저전위를 유지한다.
그러나, 입력이 점차 저전위로 변하면, 베타(β)비가 큰 인버터(I1)가 도통됨에 따라 A점의 전압이 고전위로 되므로, 엔모스트랜지스터(MN1)가 턴-온된다. 이에따라 B점의 전압은 고전위로 바뀌게 된다.
따라서, 입력단자(Vin)이 고전위에서 저전위로 변하면, B점은 인버터(I1)의 특성을 나타낸다.
즉, 제3도는 상기 설명에 대한 히스테리시스 출력파형도로서, ① 또는 ②에서 보는 바와같이 입력단자(Vin)의 변화에 따른 출력(VOUT)의 급격한 변화를 보인 것이다.
이상에서 설명한 바와같이 본 고안은 종래와 동일한 트랜지스터수를 갖으면서 피모스트랜지스터(MP1)가 접지단자(G)에 접속되거나 엔모스트랜지스터(MN1)가 전원단자(VDD)에 접속되어 있지 않아 래치-업의 발생이 억제되므로 소자의 특성을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 입력단자(Vin)를 인버터(I1)를 통해 피모스트랜지스터(MP1)의 소스 및 엔모스트랜지스터(MN1)의 게이트에 접속함과 동시에 인버터(I2)를 통해 상기 피모스트랜지스터(MP1)의 게이트 및 엔모스트랜지스터(MN1)의 소스에 접속하고, 상기 피모스트랜지스터(MP1)와 엔모스트랜지스터(MN1)의 드레인 공통 접속점을 출력단자(VOUT)에 접속하여 구성한 것을 특징으로 하는 씨모스 슈미트 트리거회로.
  2. 제1항에 있어서, 상기 인버터(I1)의 베타(β)비가 상기 인버터(I2)의 베타(β)비보다 크게 구성된 것을 특징으로 하는 씨모스 슈미트 트리거회로.
KR2019910022686U 1991-12-18 1991-12-18 씨모스 슈미트 트리거회로 KR940005061Y1 (ko)

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