JPH04104516A - バッファ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体集積回路内に使用される複数のＣＭＯＳインバー
タから構成されるバッファ回路に関し、貫通電流の発生
時間を短くし、電源電圧の変動を小さ（して電源ノイズ
を小さく抑えるとともに高速化を図ることを目的とし、 入力用ＣＭＯＳインバータのＰＭＯＳ及びＮＭＯＳトラ
ンジスタのドレイン端子間に電位差発生手段を設け、そ
の入力用ＣＭＯＳインバータのＰＭＯＳＩ−ランジスタ
のトレイン端子を出力用ＣＭＯＳインバータのＰＭＯＳ
トランジスタのゲート端子に接続するとともに、入力用
ＣＭＯＳインバータのＮＭＯ８Ｉ−ランジスタのドレイ
ン端子を出力用ＣＭＯＳインバータのＮＭＯ８Ｉ−ラン
ジスタのゲート端子に接続した構成とする。

［産業上の利用分野］ 本発明はバッファ回路に係り、詳しくは半導体集積回路
内に使用される複数のＣＭＯＳインバータから構成され
るバッファ回路に関するものである。

近年、半導体集積回路の高速化、大規模化に伴い電源ノ
イズが問題になっている。特に、ＣＭＯＳインバータか
ら構成されるバッファ回路での貫通電流による電源電圧
の降下が電源ノイズの大きな要因となる。そのため、こ
のバッファ回路での貫通電流の対策が重要となる。

［従来の技術］ 従来、半導体装置のバッファ回路は第１０図に示すよう
に、入力用ＣＭＯＳインバータ１と、その入力用ＣＭＯ
Ｓインバータｌからの出力信号をゲート信号Ｇとして人
力する出力用ＣＭＯＳインバータ２とから構成されてい
る。

そして、入力用ＣＭＯＳインバータｌはＰＭＯＳ及びＮ
ＭＯＳトランジスタＴｌ、Ｔ２とから構成され、入力信
号ＶＩＮが互いに接続された両トランジスタＴｌ、Ｔ２
のゲート端子に入力され、ゲート信号Ｇが互いに接続さ
れた両トランジスタＴ１、Ｔ２のドレイン端子から出力
される。

一方、出力用ＣＭＯＳインバータ２も同様に、ＰＭＯＳ
及びＮＭＯＳトランジスタＴ３．Ｔ４とから構成され、
互いに接続された両トランジスタＴ３．Ｔ４のゲート端
子に入力用ＣＭＯＳインバータｌからのゲート信号Ｇが
入力され、互いに接続された両トランジスタＴ３．Ｔ４
のドレイン端子から出力信号Ｖ　ＯＵＴが出力される。

そして、第１１図に示すように、入力信号ＶＩＮがＬレ
ベルからＨレベルになったとき、入力用ＣＭＯＳインバ
ータ１から出力されるゲート信号Ｇは下がり、そのゲー
ト信号Ｇの電圧低下に伴って出力用ＣＭＯＳインバータ
２の出力信号Ｖ　ＯＵＴはＬレベルからＨレベルになる
。

反対に、入力信号ＶＩＮがＨレベルからＬレベルになっ
たとき、出力用ＣＭＯＳインバータ２の出力信号Ｖ　Ｏ
ＵＴはＨレベルからＬレベルになる。

［発明が解決しようとする課題］ しかしながら、ゲートＧ信号がＨレベルからＬレベルに
変化する場合、第１１図に示すようにゲート信号Ｇのレ
ベルはＰＭＯＳトランジスタＴ３のしきい値Ｖ　Ｔｌ３
を通過してＮＭＯＳトランジスタＴ４のしきい値Ｖ　Ｔ
ｌ４に到達してＬレベルとなる。従って、ゲート信号Ｇ
のレベルがしきい値ＶＴＨ３からしきい値Ｖ　Ｔｌ４に
あるの間は両トランジスタＴ３．Ｔ４がオン状態となり
貫通電流ＩＰが流れる。

反対に、ゲート信号ＧがＨレベルからＬレベルに変化す
る場合も同様に、ゲート信号Ｇのレベルがしきい値Ｖ　
Ｔｌ４からしきい値Ｖ　Ｔｌ３にある間は両トランジス
タＴ３．Ｔ４がオン状態となり貫通電流ＩＰが流れる。

この貫通電流ＩＰによって、第１１図に示すように電源
電圧ＶＤＤ及び接地電圧ＶＳＳが変動し、その変動が電
源ノイズとなる。しかも、ゲート信号Ｇのレベルがしき
い値ＶＴＨ４、ＶＴＨ３間を通過する時間ｔｌ、ｔ２が
長いことから、貫通電流ＩＰが長時間流れ、ピーク値も
大きくなることから、大きな電源ノイズが発生すること
になる。

又、電源電圧ＶＤＤ及び接地電圧ｖＳＳの変動は伝搬遅
延時間を長くするため、高速化を図る上で問題であった
。

本発明は上記問題点を解消するためになされたものであ
って、その目的は貫通電流の発生時間を短くし、電源電
圧の変動を小さくして電源ノイズを小さく抑えるととも
に高速化を図ることができるバッファ回路を提供するこ
とにある。

［課題を解決するための手段］ 第１図は本発明のバッファ回路の原理説明図である。

入力用ＣＭＯＳインバータ１１はＰＭＯＳ及びＮＭＯＳ
トランジスタＴ１１、Ｔ１２とから構成されていて、両
トランジスタＴ１１、Ｔ１２のゲート端子が互いに接続
され、入力信号ＶＩＮが入力される。又、両トランジス
タＴ１１、Ｔ１２のドレイン端子間には電位差発生手段
Ｚが接続されている。

一方、出力用ＣＭＯＳインバータ１２はＰＭＯＳ及びＮ
ＭＯ８）ランジスタＴ１３．Ｔ１４とから構成されてい
て、そのトランジスタＴ１３のゲート端子は前記ＰＭＯ
ＳトランジスタＴ１１のドレイン端子に接続されている
とともに、トランジスタＴ１４のゲート端子は前記ＮＭ
ＯＳトランジスタＴＩ２のドレイン端子に接続されてい
る。又、両トランジスタＴ１３．Ｔ１４のドレイン端子
は互いに接続され、出力信号Ｖ　ＯＵＴを出力する。

［作用］ 上記のように構成したことにより、入力信号ＶＩＮがＬ
レベルからＨレベルに切り換わると、ＮＭＯＳトランジ
スタＴ１２がオフからオンになるとともに、ＰＭＯＳｔ
−ランジスタＴ１１がオンからオフになる。この時、Ｐ
ＭＯＳＩ−ランジスタＴ１１のドレイン端子の電圧（ゲ
ート電圧ＧＰ）及びＮＭＯＳトランジスタＴＩ２のドレ
イン端子の電圧（ゲート電圧ＧＮ）は第２図に示すよう
に電位差発生手段Ｚにより一定の電位差をもって減少推
移していく。即ち、ゲート電圧ＧＰはゲート電圧ＧＮよ
り高く押し上げられた状態で、ゲート電圧ＧＮはゲート
電圧ＧＰより低く押し下げられた状態で減少する。

従って、ゲート電圧ＧＰがＰＭＯＳトランジスタＴ１３
のしきい値ＶＴＩ（１３に到達する時間は従来のゲート
電圧Ｇより長くなるので、ＰＭＯＳトランジスタＴ１３
がオンするタイミングは遅（なる。

反対に、ゲート電圧ＧＮがＮＭＯ８）ランジスタＴ１４
のしきい値ＶＴＨ１４に到達する時間は従来のゲート電
圧Ｇより短くなるので、ＮＭＯＳトランジスタＴ１４が
オフするタイミングは速くなる。

その結果、ＰＭＯＳトランジスタＴ１３とＮＭＯＳトラ
ンジスタＴ１４が共にオンしている時間ｔ１１、即ち貫
通電流Ｉｐが流れる時間は非常に短くなる。

又、入力信号ＶＩＮがＨレベルからＬレベルに切り換わ
った場合、前記とは反対にゲート電圧ＧＮがＮＭＯＳト
ランジスタＴ１４のしきい値ＶＴＨ１４に到達する時間
は従来のゲート電圧Ｇより長くなるので、ＮＭＯ８ｉ−
ランジスタＴ１４がオンするタイミングは遅くなる。一
方、ゲート電圧ＧＰがＰＭＯＳトランジスタＴ１３のし
きい値ＶＴＨ１３に到達する時間は従来のゲート電圧Ｇ
より短くなるので、ＰＭＯＳトランジスタＴ１３がオフ
するタイミングは速くなる。

その結果、この場合にもＰＭＯＳトランジスタＴ１３と
ＮＭＯＳトランジスタＴ１４が共にオンしている時間ｔ
２２、即ち貫通電流ｉｐが流れる時間は非常に短くなる
。

［実施例コ 以下、本発明を具体化した一実施例を第２，３図に従っ
て説明する。

第３図に示すように、入力用インバータ１１はＰＭＯＳ
及びＮＭＯＳトランジスタＴ１１、Ｔ１２とから構成さ
れており、両ＰＭＯ３，ＮＭＯＳトランジスタＴ１１、
Ｔ１２のゲート端子が互いに接続され、入力信号ＶＩＮ
が入力されるようになっている。

又、前記ＰＭＯＳ，ＮＭＯＳトランジスタＴ１１、Ｔ１
２のドレイン端子間には電位差発生手段としての抵抗Ｒ
が接続されている。

そして、出力用ＣＭＯＳインバータ１２はＰＭＯＳ及び
ＮＭＯＳトランジスタＴ１３．Ｔ１４とから構成されて
おり、ＰＭＯＳトランジスタＴ１３のゲート端子は前記
ＰＭＯＳトランジスタＴ１１のドレイン端子に接続され
ている。又、ＮＭＯＳトランジスタＴ１４のゲート端子
は前記ＮＭＯＳトランジスタＴ１２のドレイン端子に接
続されている。

そして、両Ｐ〜ＩＯ３，ＮＭＯＳトランジスタＴ１３、
Ｔ１４のドレイン端子は互いに接続され、出力信号Ｖ　
ＯＵＴを出力する。

次に、上記のように構成されたバッファ回路の作用につ
いて説明する。

入力信号ＶＩＮがＬレベルからＨレベルに切り換わると
、入力用ＣＭＯＳインバータ１１のＰＭＯＳトランジス
タＴ１１がオンからオフになるとともに、ＮＭＯＳトラ
ンジスタＴＩ２がオフからオンになる。

この時、ＰＭＯＳ）ランジスタＴ１１のドレイン端子の
電圧（ゲート電圧ＧＰ）はＮＭＯＳトランジスタＴ１２
のドレイン端子の電圧（ゲート電圧ＧＮ）より抵抗Ｒの
分だけ高い。この結果、第２図に示すように、ゲート電
圧ＧＰ及びゲート電圧ＧＮは一定の電位差をもって減少
推移していく。

即ち、ゲート電圧ＧＮよりゲート電圧ＧＰは高く押し上
げられた状態で、ゲート電圧ＧＮはゲート電圧ＧＰより
低く押し下げられた状態で減少する。

従って、ゲート電圧ＧＰがＰＭＯＳトランジスタＴ１３
のしきい値ＶＴＨ１３に到達する時間か従来のゲート電
圧Ｇより遅くなるため、ＰＭＯＳトランジスタＴ１３が
オンするタイミングは遅くなる。

反対に、ゲート電圧ＧＮがＮＭＯＳトランジスタＴ１４
のしきい値ＶＴＨ１４に到達する時間が従来のゲート電
圧Ｇより早くなるため、ＮＭＯＳトランジスタＴ１４が
オフするタイミングは早くなる。

よって、出力用インバータ１２のＰＭＯＳトランジスタ
Ｔ１３とＮＭＯＳトランジスタＴＩ４が共にオンしてい
る時間が短くなる。そのため、ＰＭＯＳトランジスタＴ
１３及びＮＭＯＳトランジスタＴ１４に流れる貫通電流
ＩＰの時間が非常に短くなる。

又、入力信号ＶＩＮがＨレベルからＬレベルに切り換わ
ると、前記とは反対にゲート電圧ＧＰ、ＧＮは抵抗Ｒに
より一定の電位差をもって上昇推移する。このため、ゲ
ート電圧ＧＮはＮＭＯＳトランジスタＴ１４のしきい値
ＶＴＨ１４に到達する時間は従来のゲート電圧Ｇより遅
くなるので、ＮＭＯＳトランジスタＴ１４がオンするタ
イミングが遅くなる。

一方、ゲート電圧ＧＰはＰＭＯＳトランジスタＴ１３の
しきい値ＶＴＨ１３に到達する時間は従来のゲート電圧
Ｇより早くなるので、ＰＭＯＳトランジスタＴ１３がオ
フするタイミングは早くなる。

そのため、この場合にも出力用インバータ１２のＰＭＯ
ＳトランジスタＴ１３とＮＭＯＳトランジスタＴ１４が
共にオンしている時間が短くなる。

よって、ＰＭＯＳトランジスタＴ１３及びＮＭＯＳトラ
ンジスタＴ１４に流れる貫通電流ＩＰの時間が非常に短
くなる。

このように本実施例において、出力用インバータ１２の
ＰＭＯ３，ＮＭＯ８トランジスタＴ１３゜Ｔ１４が共に
オン動作する時間を非常に短くすることができるため、
貫通電流ＩＰが流れる時間を非常に短くすることができ
るとともに、貫通電流ＩＰのピーク値も従来より低（す
ることができる。

従って、従来とは異なり貫通電流ＩＰによる電源電圧Ｖ
ＤＤ及び接地電圧ＶＳＳの変動を少なくし、伝搬遅延時
間を短くすることができる。

本実施例においては電位差発生手段として抵抗Ｒを使用
したが次のような構成にして電位差を発生させることも
可能である。なお、バッファ回路の動作は前記実施例と
同一であるため、説明を省略する。

（１）第４図に示すように、入力用インバータ１１にお
けるＰＭＯ３及びＮＭＯ８）ランジスタＴ１１、Ｔ１２
のドレイン端子間にはトランスミッションゲートによる
ＰＭＯ３，ＮＭＯ８トランジスタＴ１５．Ｔ１６が接続
され、両トランジスタＴ１５、ＴＩ６のゲート端子はそ
れぞれ電源電圧ＶＤＤ及び接地電圧ＶＳＳに接続されて
おり、両トランジスタＴ１５．Ｔ１６は常にオンしてい
る。そして、両トランジスタＴ１５．Ｔ１６のオン抵抗
を利用して電位差を発生させている。

（２）第５図に示すように、入力用インバータ１１にお
けるＰＭＯＳ及びＮＭＯＳトランジスタＴ１１、ＴＩ２
のドレイン端子間にはトランスミッションゲートによる
ＰＭＯＳ，ＮＭＯ８ｈランラスタＴ１５．Ｔｉ６か接続
され、両トランジスタＴ１５、Ｔ１６のゲート端子には
それぞれ入力信号ＶＩＮが入力される。そして、両トラ
ンジスタＴ１５、Ｔ１６の少なくとも一方をオンさせ、
オンしているトランジスタＴ１５．Ｔ１６のオン抵抗を
利用して電位差を発生させている。

（３）第６図に示すように、入力用インバータ１１にお
けるＰＭＯＳ及びＮＭＯＳトランジスタＴ１１、ＴＩ２
のドレイン端子間にはＰＭＯＳ，ＮＭＯＳトランジスタ
Ｔ１５．Ｔ１６が接続されている。ＰＭＯ３）ランジス
タＴＬ５のゲート端子はＰＭＯＳトランジスタＴ１１の
ドレイン端子に接続され、ＮＭＯ８）ランジスタＴ１６
のゲート端子はＮＭＯＳトランジスタＴ１２のドレイン
端子に接続されている。そして、ＰＩＶｆＯ８，ＮＭＯ
ＳトランジスタＴ１１、Ｔ１２のオンオフにより少なく
とも一方のＰＭＯＳ，ＮＭＯＳトランジス−タＴ１５．
Ｔ１６をオンさせ、このオン抵抗により電位差を発生さ
せている。

（４）第７図に示すように、入力用インバータ１１にお
けるＰＭＯＳ及びＮＭＯ８Ｉ−ランジスタＴ１１、Ｔ１
２のトレイン端子間にはＰＭＯＳ，ＮＭＯＳトランジス
タＴ１５．Ｔ１６よりなるトランスミッションゲートが
接続されている。

そして、ＮＭＯＳトランジスタＴ１６のゲート電圧（バ
イアス電圧）は抵抗Ｒ１，ＮＭＯ８Ｉ−ランジスタＴ２
０からなる分圧回路から供給され、そのゲート電圧はＰ
ＭＯＳ）ランジスタＴ２１によって制御するようになっ
ている。一方、同様にＰＭＯＳトランジスタＴ１５のゲ
ート電圧は抵抗Ｒ２，ＰＭＯＳＭＯＳトランジスタＴ２
３回路から供給され、そのゲート電圧はＮＭＯ３Ｉ−ラ
ンジスタＴ２２によって制御するようになっている。

この構成により、例えば入力信号ＶＩＮがＬレベルの場
合にはＰＭＯＳＭＯＳトランジスタＴ２１し、ＮＭＯＳ
トランジスタＴ２２がオフしている。

そして、抵抗Ｒ１およびＮＭＯＳトランジスタＴ２０に
よって分圧された電圧がＮＭＯ３）ランジスタＴ１６の
ゲート端子に入力され、ＮＭＯ８）ランシスタＴ１６が
オンする。このＮＭＯ８）ランジスタＴ１６のオン抵抗
によって電位差を発生させる。

このとき、プロセスによってＮＭＯ８及びＰＭＯＳＭＯ
ＳトランジスタＴ２０３の特性（内部抵抗）のばら付き
、例えばＮＭＯ８）ランジスタＴ２０の内部抵抗が高い
場合には、ゲート電圧が高くなり、それによって内部抵
抗を低くなるようにしているので、常に一定のバイアス
電圧をＮＭＯＳトランジスタＴ１６に供給することがで
きる。

（５）第８図に示すように、入力用インバータ■１にお
けるＰＭＯＳ及びＮＭＯＳトランジスタＴ１１、Ｔ１２
のドレイン端子間には非線形電圧電流特性を持つ素子と
して一対のダイオードＤ１１。

ＤＩ２が接続されている。従って、少なくとも一方のダ
イオードＤ１１、ＤＬ２がオンするため、このオン抵抗
により電位差を発生させている。

（６）第９図に示すように、入力用インバータ１１にお
けるＰＭＯＳ及びＮＭＯＳトランジスタＴ１１、Ｔ１２
のドレイン端子間には非線形電圧電流特性を持つ素子と
してバリスタＶか接続されている。そして、このバリス
タＶのオン抵抗により電位差を発生させている。

［発明の効果コ 以上詳述したように、本発明は電位差発生手段により出
力用インバータのＰＭＯＳ，ＮＭＯ８ｔ−ランジスタに
流れる貫通電流の時間を短くし、ピーク値を低く抑える
ため、電源電圧及び接地電圧の変動を小さ（して電源ノ
イズを小さく抑えるとともに、高速化を図ることができ
る優れた効果を有する。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の詳細な説明するための動作波形図、 第３図は抵抗を利用したバッファ回路の電気回路図、 第４図はバッファ回路の別個を示す電気回路図、第５図
はバッファ回路の別例を示す電気回路図、第６図はバッ
ファ回路の別例を示す電気回路図、第７図は電位差を補
正するバッファ回路の別例を示す電気回路図、 第８図はバッファ回路の別例を示す電気回路図、第９図
はバッファ回路の別例を示す電気回路図、第１０図は従
来のバッファ回路図、 第１１図は従来のバッファ回路の動作波形図である。 図において、 １１は入力用インバータ、 １２は出力用インバータ、 Ｔ１１．Ｔ１３はＰＭＯＳトランジスタ、Ｔ１２．Ｔ１
４はＮＭＯＳトランジスタ、Ｚは電位差発生手段である
。 第３ 図 抵抗を利用したバッファ回路の電気８銘国策４ 図 バッファ回路の別個を示す電気回路国 策９ 図 バッファ回路の別個を示す電気回路図 図 従来のバッファ回路の動作波形図 第５ 図 バッファ＠鴎の別個を示す電気回路国 策６ 図 バッファ回路の別個を示す電気回路因 果　づ 図 丁○ 図 従来のバッファ回路図

Claims (1)

1. 【特許請求の範囲】 １、入力信号を入力する入力用ＣＭＯＳインバータ（１
   １）と、その入力用ＣＭＯＳインバータ（１１）からの
   出力信号をゲート信号として入力する出力用ＣＭＯＳイ
   ンバータ（１２）とから構成されるバッファ回路におい
   て、 前記入力用ＣＭＯＳインバータ（１１）のＰＭＯＳ及び
   ＮＭＯＳトランジスタ（Ｔ１１、Ｔ１２）のドレイン端
   子間に電位差発生手段（Ｚ）を設け、その入力用ＣＭＯ
   ＳインバータのＰＭＯＳトランジスタ（Ｔ１１）のドレ
   イン端子を出力用ＣＭＯＳインバータ（１２）のＰＭＯ
   Ｓトランジスタ（Ｔ１３）のゲート端子に接続するとと
   もに、入力用ＣＭＯＳインバータのＮＭＯＳトランジス
   タ（Ｔ１２）のドレイン端子を出力用ＣＭＯＳインバー
   タ（１２）のＮＭＯＳトランジスタ（Ｔ１４）のゲート
   端子に接続したことを特徴とするバッファ回路。 ２、請求項１記載の電位差発生手段は抵抗（Ｒ）である
   ことを特徴とするバッファ回路。 ３、請求項１記載の電位差発生手段はトランスミッショ
   ンゲート（Ｔ１５、Ｔ１６）であることを特徴とするバ
   ッファ回路。 ４、請求項１記載の電位差発生手段は対称形の非線形電
   圧電流特性を示す素子（Ｖ、Ｄ１１、Ｄ１２）であるこ
   とを特徴とするバッファ回路。