KR940010529A - 입력 버퍼 - Google Patents

입력 버퍼 Download PDF

Info

Publication number
KR940010529A
KR940010529A KR1019920019989A KR920019989A KR940010529A KR 940010529 A KR940010529 A KR 940010529A KR 1019920019989 A KR1019920019989 A KR 1019920019989A KR 920019989 A KR920019989 A KR 920019989A KR 940010529 A KR940010529 A KR 940010529A
Authority
KR
South Korea
Prior art keywords
drain electrode
transistor
pmos transistor
pull
electrode connected
Prior art date
Application number
KR1019920019989A
Other languages
English (en)
Other versions
KR940010674B1 (ko
Inventor
한성진
곽충근
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019920019989A priority Critical patent/KR940010674B1/ko
Priority to JP5257092A priority patent/JPH06225319A/ja
Priority to TW082108870A priority patent/TW257905B/zh
Priority to GB9322075A priority patent/GB2272120B/en
Priority to DE4336720A priority patent/DE4336720B4/de
Priority to JP27059893A priority patent/JP3476514B2/ja
Priority to US08/143,095 priority patent/US5408191A/en
Priority to CN93119655A priority patent/CN1040056C/zh
Publication of KR940010529A publication Critical patent/KR940010529A/ko
Application granted granted Critical
Publication of KR940010674B1 publication Critical patent/KR940010674B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits

Abstract

본 발명은 입력 버퍼를 공개한다. 그 회로는 입력신호를 버퍼하기 위한 풀업 트랜지스터와 풀다운 트랜지스터로 구성된 버퍼수단, 및 인에이블신호를 입력하고 상기 버퍼수단의 풀업 트랜지스터와 풀다운 트랜지스터사이에 연결되어 전원전압의 변동에 따른 입력하이레벨의 전압에 변동이 없도록하기 위한 수단으로 구성되어 있다. 따라서, 전원전압의 변동에 따른 입력하이레벨의 전압에 변동이 없게 된다.

Description

입력 버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 반도체 소자의 입력 버퍼를 나타내는 것이다,
제3도는 제2도의 회로의 특정점에서의 전원전압에 따른 전압의 특성을 나타내는그래프이다.
제4도는 본 발명의 입력 버퍼의 전원전압에 따른 입력하이레벨의 전압과 종래의 입력 버퍼의 전윈전압에 따른 입력하이레벨의 전압의 특성을 나타내는 그래프이다.

Claims (5)

  1. 입력신호를 버퍼하기 위한 풀업 트랜지스터와 풀다운 트랜지스터로 구성된 버퍼수단; 인에이블신호를 입력하여 상기 버퍼수단은 인에이블하기 위한 인에이블수단; 및 상기 인에이블신호를 입력하고 상기 버퍼수단의 풀업 트랜지스터와 풀다운 트랜지스터사이에 연결되어 전원전압의 변동에 따른 하이레벨의 전압에 변동이 없도록하기 위한 보상수단을 구비한 것을 특징으로 하는 입력 버퍼.
  2. 제1항에 있어서, 상기 인에이블 수단은 전원전압에 연결된 소오스 전극과 인에이블신호를 입력하는 게이트 전극과 풀업 트랜지스터의 소오스 전극에 연결된 드레인 전극을 가진 제1PMOS트랜지스터; 인에이블신호를 입력하는 게이트 전극과 접지전압에 연결된 소오스 전극과 상기 풀다운트랜지스터의 드레인 전극에 연결된 드레인 전극을 가진 제1NMOS트랜지스터로 구성된 것을 특징으로 하는 입력 버퍼.
  3. 제2항에 있어서, 상기 보상수단은 전원 전압에 연결된 소오스 전극과상기 인에이블신호를 입력하는 게이트 전극을 가진 제2PMOS트랜지스터; 상기 제2PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인 전극을 가진 제3PMOS트랜지스터; 상기 제3PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인 전극을 가진 제4PMOS트랜지스터; 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인 전극을 가진 제5PMOS트랜지스터; 전원전압에 연결전 게이트 전극과 상기 제5PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극을 가진 제2NMOS트랜지스터; 및 상기 풀업 트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 제5PMOS트랜지스터의 드레인 전극에 연결된 게이트 전극과 상기 풀다운 트랜지스터의 드레인 전극에 연결된 드레인 전극을 가진 제6PMOS트랜지스터로 구성된 것을 특징으로 하는 입력 버퍼.
  4. 입력신호를 버퍼하기 위한 풀업 트랜지스터와 풀다운 트랜지스터로 구성된 버퍼수단; 및 인에이블신호를 입력하고 상기 버퍼수단의 풀업 트랜지스터와 풀다운 트랜지스터사이에 연결되어 전원전압의 변동에 따른 하이레벨의 전압에 변동이 없도록하기 위한 보상수단을 구비한 것을 특징으로 하는 입력 버퍼.
  5. 제4항에 있어서, 상기 보상수단은 전원 전압에 연결된 소오스 전극과상기 인에이블신호를 입력하는 게이트 전극을 가진 제1PMOS트랜지스터; 상기 제1PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인 전극을 가진 제2PMOS트랜지스터; 상기 제2PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인 전극을 가진 제3PMOS트랜지스터; 상기 제3PMOS트랜지스터의 드레인 전극에 연결된 소오스 전극과 게이트 전극과 공통 연결된 드레인 전극을 가진 제4PMOS트랜지스터; 전원전압에 연결된 게이트 전극과 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 드레인 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터; 및 상기 풀업 트랜지스터의 드레인 전극에 연결된 소오스 전극과 상기 제4PMOS트랜지스터의 드레인 전극에 연결된 게이트 전극과 상기 풀다운 트랜지스터의 드레인 전극에 연결된 드레인 전극을 가진 제5PMOS트랜지스터로 구성된 것을 특징으로 하는 입력 버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920019989A 1992-10-16 1992-10-29 입력 버퍼 KR940010674B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1019920019989A KR940010674B1 (ko) 1992-10-29 1992-10-29 입력 버퍼
JP5257092A JPH06225319A (ja) 1992-10-16 1993-10-14 消磁回路
TW082108870A TW257905B (ko) 1992-10-29 1993-10-23
GB9322075A GB2272120B (en) 1992-10-29 1993-10-26 Input buffer
DE4336720A DE4336720B4 (de) 1992-10-29 1993-10-28 Eingabepuffer
JP27059893A JP3476514B2 (ja) 1992-10-29 1993-10-28 入力バッファ
US08/143,095 US5408191A (en) 1992-10-29 1993-10-29 Input buffer having a compensation circuit for stabilizing the output thereof
CN93119655A CN1040056C (zh) 1992-10-29 1993-10-29 输入缓冲器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920019989A KR940010674B1 (ko) 1992-10-29 1992-10-29 입력 버퍼

Publications (2)

Publication Number Publication Date
KR940010529A true KR940010529A (ko) 1994-05-26
KR940010674B1 KR940010674B1 (ko) 1994-10-24

Family

ID=19341970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920019989A KR940010674B1 (ko) 1992-10-16 1992-10-29 입력 버퍼

Country Status (7)

Country Link
US (1) US5408191A (ko)
JP (2) JPH06225319A (ko)
KR (1) KR940010674B1 (ko)
CN (1) CN1040056C (ko)
DE (1) DE4336720B4 (ko)
GB (1) GB2272120B (ko)
TW (1) TW257905B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3562725B2 (ja) * 1993-12-24 2004-09-08 川崎マイクロエレクトロニクス株式会社 出力バッファ回路、および入出力バッファ回路
US5760655A (en) * 1995-06-21 1998-06-02 Micron Quantum Devices, Inc. Stable frequency oscillator having two capacitors that are alternately charged and discharged
US5668483A (en) * 1995-06-21 1997-09-16 Micron Quantum Devices, Inc. CMOS buffer having stable threshold voltage
US5578941A (en) * 1995-08-23 1996-11-26 Micron Technology, Inc. Voltage compensating CMOS input buffer circuit
US5541528A (en) * 1995-08-25 1996-07-30 Hal Computer Systems, Inc. CMOS buffer circuit having increased speed
US5808480A (en) * 1996-02-29 1998-09-15 Lucent Technologies Inc. High voltage swing output buffer in low voltage technology
US5872464A (en) * 1996-08-12 1999-02-16 Cypress Semiconductor Corp. Input buffer with stabilized trip points
US6278295B1 (en) 1998-02-10 2001-08-21 Cypress Semiconductor Corp. Buffer with stable trip point
US6023176A (en) * 1998-03-27 2000-02-08 Cypress Semiconductor Corp. Input buffer
US6425097B1 (en) 1999-05-27 2002-07-23 Sun Microsystems, Inc. Method and apparatus for testing an impedance-controlled input/output (I/O) buffer in a highly efficient manner
US7221183B2 (en) * 2005-02-23 2007-05-22 Taiwan Semiconductor Manufacturing Company Tie-high and tie-low circuit
US8035455B1 (en) 2005-12-21 2011-10-11 Cypress Semiconductor Corporation Oscillator amplitude control network
US8564252B2 (en) * 2006-11-10 2013-10-22 Cypress Semiconductor Corporation Boost buffer aid for reference buffer
US8035401B2 (en) 2007-04-18 2011-10-11 Cypress Semiconductor Corporation Self-calibrating driver for charging a capacitive load to a desired voltage
JP5747445B2 (ja) * 2009-05-13 2015-07-15 富士電機株式会社 ゲート駆動装置
US8364870B2 (en) 2010-09-30 2013-01-29 Cypress Semiconductor Corporation USB port connected to multiple USB compliant devices
US9667240B2 (en) 2011-12-02 2017-05-30 Cypress Semiconductor Corporation Systems and methods for starting up analog circuits

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4584492A (en) * 1984-08-06 1986-04-22 Intel Corporation Temperature and process stable MOS input buffer
US4763021A (en) * 1987-07-06 1988-08-09 Unisys Corporation CMOS input buffer receiver circuit with ultra stable switchpoint
JPS6477318A (en) * 1987-09-18 1989-03-23 Hitachi Ltd Input buffer circuit
JPH07114359B2 (ja) * 1989-07-28 1995-12-06 株式会社東芝 半導体集積回路
US5051630A (en) * 1990-03-12 1991-09-24 Tektronix, Inc. Accurate delay generator having a compensation feature for power supply voltage and semiconductor process variations
JPH04104516A (ja) * 1990-08-23 1992-04-07 Fujitsu Ltd バッファ回路
US5136182A (en) * 1990-08-31 1992-08-04 Advanced Micro Devices, Inc. Controlled voltage or current source, and logic gate with same
JP2758259B2 (ja) * 1990-09-27 1998-05-28 株式会社東芝 バッファ回路
US5278460A (en) * 1992-04-07 1994-01-11 Micron Technology, Inc. Voltage compensating CMOS input buffer

Also Published As

Publication number Publication date
JPH06225319A (ja) 1994-08-12
CN1040056C (zh) 1998-09-30
KR940010674B1 (ko) 1994-10-24
JPH06209253A (ja) 1994-07-26
DE4336720A1 (de) 1994-05-05
TW257905B (ko) 1995-09-21
GB2272120A8 (en) 1997-01-14
JP3476514B2 (ja) 2003-12-10
DE4336720B4 (de) 2005-07-21
US5408191A (en) 1995-04-18
CN1086360A (zh) 1994-05-04
GB2272120B (en) 1997-03-12
GB2272120A (en) 1994-05-04
GB9322075D0 (en) 1993-12-15

Similar Documents

Publication Publication Date Title
KR940010529A (ko) 입력 버퍼
KR920022676A (ko) 전자 플립-플롭 회로
KR840008097A (ko) 기판 바이어스 전압제어회로 및 방법
KR910017773A (ko) 버퍼 회로
KR910003940A (ko) 반도체집적회로
KR870011616A (ko) 센스 앰프
KR950026112A (ko) 데이타 출력버퍼 제어회로
KR970051131A (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
KR900002457A (ko) 출력버퍼회로
KR910008863A (ko) 반도체 집적회로
KR940023060A (ko) 입력회로
KR890013769A (ko) 중간전위생성회로
KR920022298A (ko) 레벨 변환 출력 회로
KR940004833A (ko) 씨엠오에스(cmos)회로의 래치업 저감출력 드라이버 및 래치업 저감방법
KR950012703A (ko) 반도체 메모리 장치의 데이타 입력 버퍼
KR930005370A (ko) 입력 회로
KR950013031A (ko) 전압변화 대응 지연회로
KR970055497A (ko) 데이타 출력버퍼
KR960043517A (ko) 외부전압에 능동적인 입력버퍼
KR920007176A (ko) 다른 임계전압을 갖는 p채널 mos 트랜지스터를 포함하는 반도체 집적회로
KR970013747A (ko) 래치회로
KR920015552A (ko) 동기식 ecl-cmos 트랜슬레이터
KR970003221A (ko) 반도체 메모리장치의 시간지연회로
KR970013735A (ko) 출력버퍼 회로
KR970078021A (ko) 트랜지스터 수가 감소된 3개 입력을 갖는 배타적 노아 게이트

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081001

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee