KR950013031A - 전압변화 대응 지연회로 - Google Patents

전압변화 대응 지연회로 Download PDF

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KR950013031A
KR950013031A KR1019930020669A KR930020669A KR950013031A KR 950013031 A KR950013031 A KR 950013031A KR 1019930020669 A KR1019930020669 A KR 1019930020669A KR 930020669 A KR930020669 A KR 930020669A KR 950013031 A KR950013031 A KR 950013031A
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Abstract

본 발명은 제2도에 도시된 바와 같이 전원 및 온도변화에 따른 지연시간의 적정 마진을 확보하기 위하여 지연수단(15)을 통한 지연보상을 이루는 전압변화 대응 지연회로에 있어서, 입력(Ain)에 연결된 PMOS트랜지스터(P1); 상기 PMOS트랜지스터(P1)에 병렬 연결되되 드레인단에 지연수단(15)을 갖고 있는 NMOS트랜지스터(N1); 상기 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)의 게이트에 연결되어 기준전압(12)에 따라 두 트랜지스터를 제어하는 제어수단(16);을 포함하여 이루어 지는 것을 특징으로 하는 전압변화 대응 지연회로에 관한 것으로, 전원 및 온도변화에 따른 메모리 경로의 지연 및 이득 부족을 보상하여 주므로써 안정된 소자 특성을 얻을 수 있는 효과가 있다.

Description

전압변화 대응 지연회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따라 가변전압에 대응하도록 고안된 지연회로도,
제5도는 본 발명에 따른 기준전압 발생회로도.

Claims (2)

  1. 전원 및 온도변화에 따른 지연시간의 적정 마진을 확보하기 위하여 지연수단(15)을 통한 지연보상을 이루는 전압변화 대응 지연회로에 있어서, 입력(Ain)에 연결된 PMOS트랜지스터(P1); 상기 PMOS트랜지스터(P1)에 병렬 연결되되 드레인단에 지연수단(15)을 갖고 있는 NMOS트랜지스터(N1); 상기 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)의 게이트에 연결되어 기준전압(12)에 따라 두 트랜지스터를 제어하는 제어수단(16);을 포함하여 이루어지는 것을 특징으로 하는 전압변화 대응 지연회로.
  2. 제1항에 있어서, 상기 제어수단(16)은 입력(Ain)에 따른 지연을 시키기 위하여 인버터를 구동시키는 문턱전압 이상의 기준전압(Vref)(12); 상기 기준전압(Vref)(12)의 출력을 받는 제1인버터(13); 상기 제1인버터(13)의 출력을 받는 상기 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)의 게이트에 인가되는 출력을 발생하는 제2인버터(14)를 포함하여 이루어지는 것을 특징으로 하는 전압변화 대응 지연회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408435B1 (ko) * 2001-07-25 2003-12-06 박순태 원단의 코팅 장치
KR100408434B1 (ko) * 2001-07-13 2003-12-06 박순태 원단의 코팅 방법 및 장치

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KR100408434B1 (ko) * 2001-07-13 2003-12-06 박순태 원단의 코팅 방법 및 장치
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