KR960005194B1 - 반도체 장치 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 메모리 소자에 내장되어 있는 X디코더의 경로를 도시한 예시도.
제 2 도는 본 발명에 따른 전압변화 대응 지연회로도.
제 3 도는 고온에서 제 1 도의 회로도에 저전압이 입력될 경우의 타이밍도.
제 4 도는 저온에서 제 1 도의 회로도에 고전압이 입력될 경우의 타이밍도.
제 5 도는 제 2 도의 기준전압 발생 회로도.
제 6 도는 본 발명의 전압변화 대응 지연회로를 구비한 제 1 도의 고온에서 저전압이 입력될 경우의 타이밍도.
제 7 도는 본 발명의 전압변화 대응 지연회로를 구비한 제 1 도의 저온에서 고전압이 입력될 경우의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : NOR게이트 2 : AND
3, 4, 5, 7, 9, 11, 13, 14 : 인버터 6, 8, 10 : NAND게이트
15, 17 : 인버터 16 : 제어수단
P1 : PMOS트랜지스터 N1 : NMOS트랜지스터
A, B, C : 노드 SC : 제어신호
본 발명은 전압과 온도의 변화에 따른 타이밍 펄스(Timing puls)의 변화폭을 조절하는 전압변화 대응 지연회로를 그 주변회로에 구비하는 반도체 장치에 관한 것이다.
일반적으로, 논리회로로 구성되는 각종 메모리 경로(path)는 전압 및 온도 변화에 따라 트랜지스터의 특성이 변하게 되어 지연시간이 변화하게 되며, 이러한 현상은 기억(memory) 소자 등의 집적회로 디자인(design)의 타이밍 결정, 이득(margin) 설정 등에 제약을 가져온다.
제 1 도는 상기 설명과 같은 메모리 소자를 동작시키는 회로의 일부를 나타낸 도면으로, ATD(address transition detect ; 이하 A-TD라 칭함), 어드레스 버퍼(address buffer), 예비 디코더(pre decoder), X디코더로 이루어진 워드선 선택 회로를 나타내고 있다. 그리고, 도면부호 1은 NOR게이트, 2는 ATD, 3, 4, 5, 7, 9, 11은 인버터, 6, 8, 10은 NAND게이트를 각각 나타낸다.
도면에 도시된 바와 같이 반도체 메모리의 주변회로는 다수의 트랜지스터로 이루어진 논리회로로써 경로가 설정되며, 이 경로는 전압의 변화나 온도의 변화에 따라 트랜지스터의 특성이 변하게 되어 지연시간등이 변화되게 된다. 때문에 외부에서 공급되는 전입 및 외부의 온도 변화에 의해 메모리 IC 디자인의 시간 결정 및 마진 설정 등에 제약을 가져온다.
일예로, 도면 제 3 도는 제 1 도의 입력단에 입력(Ain)을 인가하였을 때의 각 부위에서의 파형도로서 고온에서 저전압을 인가하였을 때의 타이밍도이다.
그리고, 제 4 도는 제 1 도의 동일회로에 저온에서 고전압을 인가하였을 때의 타이밍도이다.
제 3 도의 øTd1은 제 1 도의 ATD(2) 펄스이고, Td2는 워드선 출력의 파형의 지연시간을 나타내고 있다.
또한 제 4 도에서도 제 3 도에 설명한 각 부분의 파형을 동일하게 도시하였는데, 이때 제 3 도와는 달이 저온에서 고전압을 인가하였기 때문에 øTd3과 Td4는 제 3 도의 øTd1과 Td2와 서로 다른 지연 시간을 갖는 것을 알 수 있다.
즉, 제 3 도에서와 같이 저온 고전압에서도 만족스러운 동작을 얻기 위해서는 제 4 도의 øTd3과 Td4의 지연시간 또한 적정 마진(margin)을 가져야 하는데, 이 경우는 제 4 도에서 도시된 바와 같이 고온 저전압이 인가되었을 때에는 가지는 지연시간과 차이를 나타내게 된다.
따라서, 종래에는 저전압과 고전압이 인가되었을 경우의 절충된 값에서 펄스 폭과 지연시간을 결정하고 있어, 두 경우에서의 마진 확보의 폭이 그 만큼 줄어들고 디자이에서도 많은 제약을 받게 되는 문제점이 발생하게 된다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 전압의 변화 및 온도 변화에 따른 타이밍의 변화로 인한 마진의 부족을 보상하여 안정된 소자 특성을 얻을 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치는 주변회로의 소정 경로(path)가 제 1 스위칭 수단에 의해 스위칭 되고 입력값을 지연없이 전달하는 제 1 전류경로와 제 2 스위칭 수단에 의해 스위칭 되고 상기 입력값을 지연수단을 통해 소정시간 지연시킨 후 전달하는 제 2 전류경로로 분리되며, 외부의 공급전원에 따라 변화하는 기준전압 값에 따라 상기 제 1 스위칭 수단 또는 상기 제 2 스위칭 수단이 서로 상대적인 스위칭 동작을 하도록 제어하는 제어수단을 구비하는 것을 특징으로 한다.
또한, 제어수단은 외부의 공급전원에 따라 변화하는 기준전압 값을 발생하는 기준전압 발생부와, 상기 기준전압 발생 수단의 출력 전압을 논리레벨 값으로 하여 상기 제 1 스위칭 수단 및 상기 제 2 스위칭 수단으로 출력하는 다수의 인버터를 구비하는 것을 특징으로 한다.
그리고, 상기 제 1 스위칭 수단과 상기 제 2 스위칭 수단은 상기 논리레벨 값에 따라 상대적인 스위칭 동작을 PMOS트랜지스터 또는 NMOS트랜지스터로 이루어진다.
이하, 첨부된 도면 제 2 도와 제 5 도 내지 제 7 도를 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.
제 2 도는 본 발명에 따른 전압변화 대응 지연회로도로서, 입력에서 출력까지의 경로가 기준전압(Vref)에 따라 두 경로를 가질 수 있도록 구성되어 있다.
즉, 입력(Ain)은 두 경로를 통해 출력으로 연결되는데, 하나의 경로는 입력(Ain)이 PMOS트랜지스터(P1), 출력(Aout)으로 연결되며, 또다른 경로는 입력(Ain)이 두 인버터(15,17), NMOS트랜지스터(N1)를 차례로 거쳐 출력(Aout)되게 되어 있다.
그리고, 이때 상기 두 트랜지스터의 게이트는 제어수단(16)의 기준전압(Vref)을 통해 인버터(13), 인버터(14)를 차례로 거친 출력이 연결되어 트랜지스터를 온/오프시키도록 구성되어 있다.
상기 기준전압(Vref)은 제 5 도에 도시된 바와 같이 제어신호(SC)를 받아 외부전압(Vcc)에 따라 전압을 발생하도록 구성된 회로로서, 이때 발생되는 기준전압(Vref)은 인버터(13)의 문턱전압(Vth) 정도를 발생하도록 하여 원하는 외부전압(Vcc)에서 인버터(13)가 작동하도록 구성한다.
본 발명의 기준전압 발생회로는 하나의 일예를 도시한 것이고, 그 이외의 다른 수단으로 구성하여도 무방하다.
고전압의 입력이 인가되는 경우는 상기 제어신호(SC)를 인가하여 기준전압(Vref)을 발생하고 이 기준전압(Vref)에 의해 인버터(13)의 출력은 "로우", 인버터(14)의 출력은 "하이"가 되어 상기 PMOS트랜지스터(P1)를 오프시켜 결국 두 인버터(15,17)를 통한 신호의 전달을 하도록 한다.
예를 들어, 5.5볼트(V)에서 기준전압(Vref)이 인버터(13)의 문턱전압(Vth) 이상으로 하여 인버터(13)의 출력은 "로우"가 되고 인버터(13)에 연결된 인버터(14)의 출력은 "하이"가 된다. 따라서, PMOS트랜지스터(P1)는 "오프"되고 NMOS트랜지스터(N1)은 "온"되어 두 인버터(15,17)를 통과하는 경로를 통하므로써 지연보상을 얻게 된다.
또한 5.5볼트(V) 이하에서는 기준전압(Vref)이 인버터(13)의 문턱전압(Vth) 이하로 하여 인버터(13)의 출력은 "하이"가 되고 인버터(14)의 출력은 "로우"가 되어, PMOS트랜지스터(P1)는 "온"되고 NMOS트랜지스터(N1)는 "오프"되어 인버터(15,17)가 없는 경로를 통하게 된다.
제 6 도 및 제 7 도는 제 1 도와 같은 메모리 경로의 B부분 및 C부분에 본 발명에 따른 제 2 도의 전압변화 대응 지연회로를 연결하므로써 발생되는 타이밍도로서, 제 6 도는 낮은 전원에서의 파형도이며, 기준전압(Vref)이 인버터(13)의 문턱전압(Vth)보다 작으므로 두 인버터(15,17)가 없는 경로를 통해 종래의 파형도인 제 3 도와 동일하게 øTd1 및 Td2를 갖는다.
또한, 제 7 도는 높은 전원에서의 타이밍도이며, 기준전압(Vref)이 인버터(13)의 문턱전압(Vth) 이상이므로 지연수단인 인버터(15,17)가 있는 경로를 통해 원하는 만큼의 이득을 가지는 øTd3 및 Td4를 갖는다.
상기 설명과 같이 본 발명은 전원 및 온도변화에 따른 메모리 경로의 지연 및 이득 부족을 보상하여 주므로써 안정된 소자 특성을 얻을 수 있는 효과가 있다.
Claims (4)
- 반도체 장치에 있어서, 주변회로의 소정 경로(path)가 제 1 스위칭 수단에 의해 스위칭 되고 입력값을 지연없이 전달하는 제 1 전류경로와 제 2 스위칭 수단에 의해 스위칭되고 상기 입력값을 지연수단을 통해 소정시간 지연시킨 후 전달하는 제 2 전류경로로 분리되며, 외부의 공급전원에 따라 변화하는 기준전압 값에 따라 상기 제 1 스위칭 수단 또는 상기 제 2 스위칭 수단이 서로 상대적인 스위칭 동작을 하도록 제어하는 제어수단을 구비하는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 제어수단은 외부의 공급전원에 따라 변화하는 기준전압 값을 발생하는 기준전압 발생부와, 상기 기준전압 발생 수단의 출력 전압을 논리레벨 값으로 하여 상기 제 1 스위칭 수단 및 상기 제 2 스위칭 수단으로 출력하는 다수의 인버터를 구비하는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 상기 제 1 스위칭 수단은 상기 제 1 전류경로 상에 채널이 형성되고 상기 논리레벨 값을 게이트로 인가받는 PMOS트랜지스터이고, 상기 제 2 스위칭 수단은 상기 제 2 전류경로 상에 채널이 형성되고 상기 논리레벨 값을 게이트로 인가받는 NMOS트랜지스터인 것을 특징으로 하는 반도체장치.
- 제 2 상에 있어서, 상기 제 1 스위칭 수단은 상기 제 1 전류경로 상에 채널이 형성되고 상기 논리레벨 값을 게이트로 인가받는 NMOS트랜지스터이고, 상기 제 2 스위칭 수단은 상기 제 2 전류경로 상에 채널이 형성되고 상기 논리레벨 값을 게이트로 인가받는 PMOS트랜지스터인 것을 특징으로 하는 반도체 장치.
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