KR970003221A - 반도체 메모리장치의 시간지연회로 - Google Patents
반도체 메모리장치의 시간지연회로 Download PDFInfo
- Publication number
- KR970003221A KR970003221A KR1019950016951A KR19950016951A KR970003221A KR 970003221 A KR970003221 A KR 970003221A KR 1019950016951 A KR1019950016951 A KR 1019950016951A KR 19950016951 A KR19950016951 A KR 19950016951A KR 970003221 A KR970003221 A KR 970003221A
- Authority
- KR
- South Korea
- Prior art keywords
- time delay
- power supply
- semiconductor memory
- delay circuit
- memory device
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2272—Latency related aspects
Landscapes
- Pulse Circuits (AREA)
Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야
동작전압에 따른 다른 시상수로서 시간지연을 효과적으로 조절할 수 있는 반도체 메모리장치의 시간지연회로.
2. 발명이 해결하려고 하는 기술적 과제
종래의 RC 지연회로와 온도보상기능의 RC 지연회로의 문제점인 상기 회로의 동작전압이 감소할때 즉 동작전압이 기준전압보다 낮은 전압(Low Vcc)일 때의 동작전압에 따른 시상수 증가를 줄여서 전체적인 불필요한 시간지연, 속도지연을 줄여 본 발명에 따른 기준전압과 비교한 동작전압이 높고 낮음에 따라 시간 지연을 임의로 조절하는 시간지연회로를 제공한다.
3. 발명의 해결방법의 요지
상기 문제점을 해결하기 위하여 본 발명은 반도체 메모리장치의 시간지연회로. 제1 및 제2전원전압의 입력에 의해 동작되는 반도체 메모리장치의 시간지연회로에 있어서, 상기 제1전원전압이 미리 설정된 기준전압 이하로 변화되는 것을 검출하여 레벨 검출신호를 출력하는 레벨검출수단과, 제1 및 제2전원전압의 입력에 의해 동작되어 입력되는 신호를 지연하는 공통노드로 출력하는 지연수단과, 상기 레벨검출신호의 입력에 의해 스위칭되어 상기 제1전원전압과 제2전원전압을 동작전압으로 입력하여 상기 입력되는 신호를 상기 공통 노드로 버퍼링하는 시간지연보상수단을 구비하는 반도체 메모리장치의 시간지연회로를 포함한다.
4. 발명의 중요한 용도
반도체 메모리장치내의 시간지연을 적절하게 시켜 동작을 조절하는 시간지연회로장치에 쓰이고특히 반도체 메모리 장치에 적합하게 사용한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 일실시예에 따른 시간지연회로의 회로도.
Claims (6)
- 반도체 메모리장치의 시간지연회로에 있어서, 제1전원전압레벨의 동작전압이 미리 설정된 기준전압 이하로 변화되는 것을 검출하여 레벨검출신호를 출력하는 레벨검출수단과, 제1 및 제2전원전압의 입력에 의해 동작되어 입력되는 신호를 지연하여 공통노드로 출력하는 지연수단과, 상기 레벨검출신호의 출력에 의해 스위칭되어 상기 제1전원전압과 제2전원전압을 동작전압으로 하여 입력되는 신호를 상기 공통노드로 버퍼링하는 시간지연보상수단을 구비함을 특징으로 하는 반도체 메모리장치의 시간지연회로.
- 제1항에 있어서, 상기 레벨검출수단이 상기 반도체 메모리장치의 동작중에 동작함을 특징으로 하는 반도체메모리장치의 시간지연회로.
- 제1항에 있어서, 상기 레벨검출수단이 억세스 시작을 알리는 외부신호의 입력을 받아서 동작함을 특징으로하는 반도체 메모리장치의 시간지연회로.
- 제1항에 있어서, 상기 지연수단은 입력되는 신호를 반전하여 상기 공통노드로 출력하는 반전수단과, 상기공통노드와 상기 제2전원전압의 사이에 접속된 모오스 캐패시터로 구성함을 특징으로하는 반도체 메모리장치의 시간지연회로.
- 제4항에 있어서, 상기 반전수단은 상기 제1전원전압단자와 상기 제2전원전압단자의 각각에 일측이 접속된 저항들과, 상기 저항들의 타측에 각각의 소오스가 접속되며 드레인이 공통노드에 접속되어 게이트로 입력되는 신호를 반전하여 상기 공통노드로 출력하는 제1피모오스 트랜지스터 및 제1엔모오스 트랜지스터로 구성된 제1씨모오스인버터임을특징으로하는 반도체 메모리장치의 시간지연회로.
- 제1항에 있어서, 상기 시간지연보상수단은 상기 제1씨모오스인버터에 병렬 접속된 제2씨모오스인버터와,상기 제2씨모오스인버터의 제2전원전압단자와 상기 제2전원전압 사이에 드레인-소오스간의 채널을 갖는 제3엔모오스 트랜지스터와, 상기 제1전원전압과 상기 제2씨모오스인버터의 제1전원전압단자의 사이에 소오스-드레인간의 채널을 갖는 제3피모오스 트랜지스터로 구성되며 상기 제3엔모오스 트랜지스터 및 제3피모오스 트랜지스터들 각각은 게이트로 입력되는 상기 레벨검출신호 및 그 반전신호에 응답하여 스위칭됨을 특징으로 하는 반도체 메모리장치의 시간지연회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016951A KR0149578B1 (ko) | 1995-06-22 | 1995-06-22 | 반도체 메모리 장치의 시간지연회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016951A KR0149578B1 (ko) | 1995-06-22 | 1995-06-22 | 반도체 메모리 장치의 시간지연회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970003221A true KR970003221A (ko) | 1997-01-28 |
| KR0149578B1 KR0149578B1 (ko) | 1998-12-01 |
Family
ID=19417932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950016951A KR0149578B1 (ko) | 1995-06-22 | 1995-06-22 | 반도체 메모리 장치의 시간지연회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0149578B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500419B1 (ko) * | 2000-12-29 | 2005-07-14 | 주식회사 하이닉스반도체 | 출력 회로 |
| KR100764364B1 (ko) * | 2001-06-25 | 2007-10-08 | 주식회사 하이닉스반도체 | 듀얼 모드 전압 레벨 검출장치 |
-
1995
- 1995-06-22 KR KR1019950016951A patent/KR0149578B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500419B1 (ko) * | 2000-12-29 | 2005-07-14 | 주식회사 하이닉스반도체 | 출력 회로 |
| KR100764364B1 (ko) * | 2001-06-25 | 2007-10-08 | 주식회사 하이닉스반도체 | 듀얼 모드 전압 레벨 검출장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0149578B1 (ko) | 1998-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970705231A (ko) | 전원 노이즈 아이솔레이션을 갖는 전압 제어 지연회로를 갖춘 전압 제어 발진기(Voltage controlled oscillator including voltage controlled delay circuit with power supply noise isolation) | |
| KR930008859A (ko) | 직류 전류를 제거한 데이타 출력 버퍼 | |
| KR910017773A (ko) | 버퍼 회로 | |
| KR950026112A (ko) | 데이타 출력버퍼 제어회로 | |
| KR970055264A (ko) | 차동 증폭기 | |
| KR940010529A (ko) | 입력 버퍼 | |
| KR900002552A (ko) | 출력회로 | |
| KR940008262A (ko) | 시모스(cmos)입력단 | |
| KR970003221A (ko) | 반도체 메모리장치의 시간지연회로 | |
| KR970071797A (ko) | 지연조정이 용이한 반도체 메모리 장치 | |
| KR910008842A (ko) | 레벨 변환기의 속도제어 회로 | |
| KR970067354A (ko) | 어드레스 천이 검출 회로 | |
| KR910002083A (ko) | 출력회로 | |
| KR950012703A (ko) | 반도체 메모리 장치의 데이타 입력 버퍼 | |
| KR950015377A (ko) | 어드레스 천이 검출회로 | |
| KR970063938A (ko) | 반도체 소자의 출력버퍼 회로 | |
| KR970004347B1 (ko) | 신호지연회로 및 이를 사용한 스태틱램(sram)의 어드레스 천이 검출(atd) 회로 | |
| KR970055512A (ko) | 데이타 출력 버퍼 | |
| KR950013031A (ko) | 전압변화 대응 지연회로 | |
| KR980006881A (ko) | 반도체 메로리 장치의 입력 버퍼 | |
| KR970016964A (ko) | 펄스폭 지연회로를 사용한 어드레스 천이 검출 회로 | |
| KR930005370A (ko) | 입력 회로 | |
| KR970076798A (ko) | 반도체 메모리장치의 내부 전원전압 발생회로 | |
| KR970024569A (ko) | 시간지연회로 | |
| KR970019056A (ko) | 데이타 출력 버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050506 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |