JP2855802B2 - レベル変換回路 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ECL（エミッタ結合論理回路）レベルからC
MOSレベルの変換を行なうレベル変換回路に関し、特に
カスケード型カレントミラー回路を使用したレベル変換
回路に関する。
MOSレベルの変換を行なうレベル変換回路に関し、特に
カスケード型カレントミラー回路を使用したレベル変換
回路に関する。
［従来の技術］ 従来、この種のECL/CMOSレベル変換回路として、第５
図に示す回路が知られている（ISSCC DIG.,pp.184−18
5,Feb.1988）。
図に示す回路が知られている（ISSCC DIG.,pp.184−18
5,Feb.1988）。
この回路は、入力段に設けられたECL構成の入力バッ
ファ５と、出力段に設けられたカスケード型カレントミ
ラー回路２とを縦続接続して構成されている。
ファ５と、出力段に設けられたカスケード型カレントミ
ラー回路２とを縦続接続して構成されている。
入力バッファ５は、次のように構成されている。即
ち、入力段には、エミッタが共通接続された差動トラン
ジスタ対をなすNPNバイポーラトランジスタ11,12が設け
られ、これらのトランジスタ11,12と、その共通エミッ
タとVDD電源との間に設けられた定電流源13と、トラン
ジスタ11,12のコレクタとVCC電源との間に夫々接続され
た負荷抵抗14,15とで電流スイッチが構成されている。
この電流スイッチのトランジスタ11のベースには、ダイ
オード16を介してECLレベルの入力信号Vinが入力され、
トランジスタ12のベースには、基準電圧VR1が与えられ
ている。トランジスタ11,12のコレクタからの出力は、
夫々NPNバイポーラトランジスタ17及び定電流源18から
なるエミッタフォロワ回路並びにNPNバイポーラトラン
ジスタ19及び定電流源20からなるエミッタフォロワ回路
を介して次段のカスケード型カレントミラー回路２に出
力されている。
ち、入力段には、エミッタが共通接続された差動トラン
ジスタ対をなすNPNバイポーラトランジスタ11,12が設け
られ、これらのトランジスタ11,12と、その共通エミッ
タとVDD電源との間に設けられた定電流源13と、トラン
ジスタ11,12のコレクタとVCC電源との間に夫々接続され
た負荷抵抗14,15とで電流スイッチが構成されている。
この電流スイッチのトランジスタ11のベースには、ダイ
オード16を介してECLレベルの入力信号Vinが入力され、
トランジスタ12のベースには、基準電圧VR1が与えられ
ている。トランジスタ11,12のコレクタからの出力は、
夫々NPNバイポーラトランジスタ17及び定電流源18から
なるエミッタフォロワ回路並びにNPNバイポーラトラン
ジスタ19及び定電流源20からなるエミッタフォロワ回路
を介して次段のカスケード型カレントミラー回路２に出
力されている。
カスケード型カレントミラー回路２は、VCC電源端子
とVDD電源端子との間にカスケード接続されたＰチャネ
ルMOSFET21及びＮチャネルMOSFET23と、同じくカスケー
ド接続されたＰチャネルMOSFET22及びＮチャネルMOSFET
24とからなり、ＰチャネルMOSFET21,22のゲートに夫々
トランジスタ17,19のエミッタからの出力を入力し、Ｎ
チャネルMOSFET23,24でカレントミラー対を構成すると
共に、MOSFET22,24の共通ドレインからCMOSレベルの出
力信号Voutを出力するものとなっている。
とVDD電源端子との間にカスケード接続されたＰチャネ
ルMOSFET21及びＮチャネルMOSFET23と、同じくカスケー
ド接続されたＰチャネルMOSFET22及びＮチャネルMOSFET
24とからなり、ＰチャネルMOSFET21,22のゲートに夫々
トランジスタ17,19のエミッタからの出力を入力し、Ｎ
チャネルMOSFET23,24でカレントミラー対を構成すると
共に、MOSFET22,24の共通ドレインからCMOSレベルの出
力信号Voutを出力するものとなっている。
この回路では、入力信号Vinがハイレベルのときに
は、トランジスタ19及び定電流源20からなるエミッタフ
ォロワ回路の出力がハイレベルとなり、ＰチャネルMOSF
ET22がオフ状態となるので、出力信号Voutはローレベル
となる。また、入力信号Vinがローレベルのときには、
トランジスタ19及び定電流源20からなるエミッタフォロ
ワ回路の出力がローレベルとなり、ＰチャネルMOSFET22
がオン状態となるので、出力信号Voutはハイレベルとな
る。
は、トランジスタ19及び定電流源20からなるエミッタフ
ォロワ回路の出力がハイレベルとなり、ＰチャネルMOSF
ET22がオフ状態となるので、出力信号Voutはローレベル
となる。また、入力信号Vinがローレベルのときには、
トランジスタ19及び定電流源20からなるエミッタフォロ
ワ回路の出力がローレベルとなり、ＰチャネルMOSFET22
がオン状態となるので、出力信号Voutはハイレベルとな
る。
また、従来の他のレベル変換回路として、第６図に示
すような回路も知られている（ISSCC DIG.,pp.32−33,F
eb.1989）。
すような回路も知られている（ISSCC DIG.,pp.32−33,F
eb.1989）。
この回路も、第５図の回路と同様、ECL構成の入力バ
ッファ１とカスケード型カレントミラー回路２とを縦続
接続して構成されている。但し、この回路では、入力バ
ッファ１の電流スイッチの一方の出力だけをエミッタフ
ォロワ回路を介して出力している。入力バッファ１の出
力VBOは、カスケード型カレントミラー回路２を構成す
るＰチャネルMOSFET21のゲートとＰチャネルMOSFET22の
ソースとに供給されている。また、ＰチャネルMOSFET22
のゲートには、一定のゲート電圧VPが供給されている。
ッファ１とカスケード型カレントミラー回路２とを縦続
接続して構成されている。但し、この回路では、入力バ
ッファ１の電流スイッチの一方の出力だけをエミッタフ
ォロワ回路を介して出力している。入力バッファ１の出
力VBOは、カスケード型カレントミラー回路２を構成す
るＰチャネルMOSFET21のゲートとＰチャネルMOSFET22の
ソースとに供給されている。また、ＰチャネルMOSFET22
のゲートには、一定のゲート電圧VPが供給されている。
この回路では、入力バッファ１の出力VBOがハイレベ
ルのとき、ＰチャネルMOSFET22がオン状態となり、且つ
入力バッファ１の出力VBOがローレベルのとき、Ｐチャ
ネルMOSFET22がオフ状態となるようなゲート電圧VPを設
定することにより、入力信号Vinがハイレベルのとき
に、出力信号Voutがハイレベルになり、入力信号Vinが
ローレベルのときに、出力信号Voutがローレベルとな
る。
ルのとき、ＰチャネルMOSFET22がオン状態となり、且つ
入力バッファ１の出力VBOがローレベルのとき、Ｐチャ
ネルMOSFET22がオフ状態となるようなゲート電圧VPを設
定することにより、入力信号Vinがハイレベルのとき
に、出力信号Voutがハイレベルになり、入力信号Vinが
ローレベルのときに、出力信号Voutがローレベルとな
る。
［発明が解決しようとする課題］ しかしながら、上述した従来のレベル変換回路では、
次のような問題があった。
次のような問題があった。
即ち、第５図に示したレベル変換回路で高速動作を実
現するためには、入力バッファ５のカレントスイッチを
構成するトランジスタ11,12を飽和させないことが必要
である。このためには、入力バッファ５の出力振幅とし
て1.2V程度しかとることができない。従って、バイポー
ラトランジスタ17,19のエミッタ・ベース間の順方向オ
ン電圧をVfとすると、入力バッファ５の出力の正補信号
は、夫々VCC−Vf、VCC−Vf−1.2（Ｖ）となる。このと
き、カスケード型カレントミラー回路２のオン側のＰチ
ャネルMOSFETのソース・ゲート間には、実質1.2＋Vf−V
t（但し、VtはFETのスレッショルド電圧）の電圧がかか
る。ここで、VfとVtとは、略同じ値であるので、結局、
出力側のＰチャネルMOSFETのゲート・ソース間には、高
々1.2V程度の電圧しか印加することができない。このた
め、出力側のＰチャネルMOSFETのオン電流をあまり大き
くすることができず、出力の立ち上がり時間が遅れると
いう問題点がある。
現するためには、入力バッファ５のカレントスイッチを
構成するトランジスタ11,12を飽和させないことが必要
である。このためには、入力バッファ５の出力振幅とし
て1.2V程度しかとることができない。従って、バイポー
ラトランジスタ17,19のエミッタ・ベース間の順方向オ
ン電圧をVfとすると、入力バッファ５の出力の正補信号
は、夫々VCC−Vf、VCC−Vf−1.2（Ｖ）となる。このと
き、カスケード型カレントミラー回路２のオン側のＰチ
ャネルMOSFETのソース・ゲート間には、実質1.2＋Vf−V
t（但し、VtはFETのスレッショルド電圧）の電圧がかか
る。ここで、VfとVtとは、略同じ値であるので、結局、
出力側のＰチャネルMOSFETのゲート・ソース間には、高
々1.2V程度の電圧しか印加することができない。このた
め、出力側のＰチャネルMOSFETのオン電流をあまり大き
くすることができず、出力の立ち上がり時間が遅れると
いう問題点がある。
また、第６図に示した回路では、出力側のＰチャネル
MOSFET22のゲートに印加されるゲート電圧VPを下げるこ
とにより、同じ入力バッファ出力振幅に対して出力側の
ＰチャネルMOSFET22のオン電流を大きくすることができ
る。
MOSFET22のゲートに印加されるゲート電圧VPを下げるこ
とにより、同じ入力バッファ出力振幅に対して出力側の
ＰチャネルMOSFET22のオン電流を大きくすることができ
る。
しかしながら、電圧VPを低く設定しすぎると、Ｐチャ
ネルMOSFET22がオフになるときもFET22に大きな電流が
流れてしまうので、出力の立ち下がり時間が遅れたり、
出力信号Voutのローレベルが浮き上がる等の不具合が発
生し、ゲート電圧VPを適切に設定するのが難しいという
問題点がある。
ネルMOSFET22がオフになるときもFET22に大きな電流が
流れてしまうので、出力の立ち下がり時間が遅れたり、
出力信号Voutのローレベルが浮き上がる等の不具合が発
生し、ゲート電圧VPを適切に設定するのが難しいという
問題点がある。
更に、第６図の回路では、入力バッファ１の出力が製
造プロセスのばらつき及び電源電圧の変動等でずれる
と、適切なゲート電圧VPもずれてしまうという問題点も
ある。
造プロセスのばらつき及び電源電圧の変動等でずれる
と、適切なゲート電圧VPもずれてしまうという問題点も
ある。
本発明は、かかる問題点に鑑みてなされたものであっ
て、電源変動及び製造プロセスのばらつき等の影響を受
けず、高速動作が可能なレベル変換回路を提供すること
を目的とする。
て、電源変動及び製造プロセスのばらつき等の影響を受
けず、高速動作が可能なレベル変換回路を提供すること
を目的とする。
［課題を解決するための手段］ 本願の第１の発明に係るレベル変換回路は、エミッタ
結合論理回路で構成され入力信号をスイッチングするカ
レントスイッチ及びこのカレントスイッチの出力で駆動
されるエミッタフォロワ回路からなる入力バッファと、
この入力バッファの出力を夫々ゲート及びソースに入力
する第１及び第２のMOSFET並びに上記第１及び第２のMO
SFETにカスケード接続されたカレントミラー回路からな
るカスケード型カレントミラー回路とを有し、前記第２
のMOSFETのゲートに所定のゲート電圧が印加され、前記
第２のMOSFETのドレインからレベル変換された出力信号
を出力するレベル変換回路において、前記第２のMOSFET
をオフ状態にするレベルの入力信号が入力された際の前
記カレントスイッチ及び前記エミッタフォロワ回路の状
態をシミュレートするシミュレート回路と、この回路に
よって駆動され前記第２のMOSFETと同一特性を有すると
共にそのゲート電圧が前記第２のMOSFETのゲート電圧と
して供給された第３のMOSFETと、この第３のMOSFETに流
れる電流を制限する電流制限回路とを有する基準電圧発
生回路を具備したことを特徴とする。
結合論理回路で構成され入力信号をスイッチングするカ
レントスイッチ及びこのカレントスイッチの出力で駆動
されるエミッタフォロワ回路からなる入力バッファと、
この入力バッファの出力を夫々ゲート及びソースに入力
する第１及び第２のMOSFET並びに上記第１及び第２のMO
SFETにカスケード接続されたカレントミラー回路からな
るカスケード型カレントミラー回路とを有し、前記第２
のMOSFETのゲートに所定のゲート電圧が印加され、前記
第２のMOSFETのドレインからレベル変換された出力信号
を出力するレベル変換回路において、前記第２のMOSFET
をオフ状態にするレベルの入力信号が入力された際の前
記カレントスイッチ及び前記エミッタフォロワ回路の状
態をシミュレートするシミュレート回路と、この回路に
よって駆動され前記第２のMOSFETと同一特性を有すると
共にそのゲート電圧が前記第２のMOSFETのゲート電圧と
して供給された第３のMOSFETと、この第３のMOSFETに流
れる電流を制限する電流制限回路とを有する基準電圧発
生回路を具備したことを特徴とする。
また、本願の第２の発明に係るレベル変換回路は、エ
ミッタ結合論理回路で構成され入力信号をスイッチング
するカレントスイッチ及びこのカレントスイッチの出力
で駆動されるエミッタフォロワ回路からなる入力バッフ
ァと、この入力バッファの出力を夫々ゲート及びソース
に入力する第１及び第２のMOSFET並びに上記第１及び第
２のMOSFETにカスケード接続されたカレントミラー回路
からなるカスケード型カレントミラー回路とを有し、前
記第２のMOSFETのゲートに所定のゲート電圧が印加さ
れ、前記第２のMOSFETのドレインからレベル変換された
出力信号を出力するレベル変換回路において、前記第２
のMOSFETをオフ状態にするレベルの入力信号が入力され
た際の前記カレントスンイッチの出力によってオン状態
に制御されるトランジスタと、このトランジスタによっ
て駆動され前記第２のMOSFETと同一特性を有すると共に
そのゲート電圧が前記第２のMOSFETのゲート電圧として
供給された第３のMOSFETと、この第３のMOSFETに流れる
電流を制限する電流制限回路とを有する基準電圧発生回
路を具備したことを特徴とする。
ミッタ結合論理回路で構成され入力信号をスイッチング
するカレントスイッチ及びこのカレントスイッチの出力
で駆動されるエミッタフォロワ回路からなる入力バッフ
ァと、この入力バッファの出力を夫々ゲート及びソース
に入力する第１及び第２のMOSFET並びに上記第１及び第
２のMOSFETにカスケード接続されたカレントミラー回路
からなるカスケード型カレントミラー回路とを有し、前
記第２のMOSFETのゲートに所定のゲート電圧が印加さ
れ、前記第２のMOSFETのドレインからレベル変換された
出力信号を出力するレベル変換回路において、前記第２
のMOSFETをオフ状態にするレベルの入力信号が入力され
た際の前記カレントスンイッチの出力によってオン状態
に制御されるトランジスタと、このトランジスタによっ
て駆動され前記第２のMOSFETと同一特性を有すると共に
そのゲート電圧が前記第２のMOSFETのゲート電圧として
供給された第３のMOSFETと、この第３のMOSFETに流れる
電流を制限する電流制限回路とを有する基準電圧発生回
路を具備したことを特徴とする。
［作用］ 本願の第１の発明によれば、レベル変換出力段の第２
のMOSFETがオン状態のときに、FETに十分な電流値を流
せるようにゲート電圧を設定した場合でも、前記第２の
MOSFETがオフ状態になったときは、シミュレート回路に
よって駆動される第３のMOSFETの電流値が電流制限回路
によって制限されるので、第３のMOSFETと同一のゲート
電圧が供給されている第２のMOSFETに流れる電流値も制
限することができる。このため、レベル変換出力段の第
２のMOSFETのオフ状態時の電流値を抑えつつ、オン状態
時の電流値を十分に流すことができる。
のMOSFETがオン状態のときに、FETに十分な電流値を流
せるようにゲート電圧を設定した場合でも、前記第２の
MOSFETがオフ状態になったときは、シミュレート回路に
よって駆動される第３のMOSFETの電流値が電流制限回路
によって制限されるので、第３のMOSFETと同一のゲート
電圧が供給されている第２のMOSFETに流れる電流値も制
限することができる。このため、レベル変換出力段の第
２のMOSFETのオフ状態時の電流値を抑えつつ、オン状態
時の電流値を十分に流すことができる。
また、本願の第２の発明によれば、カレントスイッチ
によって基準電圧発生回路のトランジスタがオンオフ制
御され、これに伴って第２のMOSFETのゲート電圧も変化
する。即ち、第２のMOSFETがオン状態のときには、その
電流値を増加させるようにゲート電圧が変化し、同じく
オフ状態のときには、その電流値を減少させるようにゲ
ート電圧が変化する。このため、レベル変換出力段の第
２のMOSFETのオフ状態時の電流値を抑えつつ、オン状態
時の電流値を十分に流すことができる。
によって基準電圧発生回路のトランジスタがオンオフ制
御され、これに伴って第２のMOSFETのゲート電圧も変化
する。即ち、第２のMOSFETがオン状態のときには、その
電流値を増加させるようにゲート電圧が変化し、同じく
オフ状態のときには、その電流値を減少させるようにゲ
ート電圧が変化する。このため、レベル変換出力段の第
２のMOSFETのオフ状態時の電流値を抑えつつ、オン状態
時の電流値を十分に流すことができる。
従って、これらの発明によれば、出力信号の立ち上が
り及び立ち下がり時の応答性を向上させて高速動作を実
現することができる。
り及び立ち下がり時の応答性を向上させて高速動作を実
現することができる。
そして、いずれの発明においても、入力バッファの出
力レベルの変動に応じて出力側の第２のMOSFETのゲート
電圧が変化するので、製造プロセス、入力レベル及び電
源電圧の変動等の影響を受けない安定した動作を実現す
ることができる。
力レベルの変動に応じて出力側の第２のMOSFETのゲート
電圧が変化するので、製造プロセス、入力レベル及び電
源電圧の変動等の影響を受けない安定した動作を実現す
ることができる。
［実施例］ 以下、添付の図面を参照しながら、本発明の実施例に
ついて説明する。
ついて説明する。
第１図は本発明の第１の実施例に係るレベル変換回路
の回路図である。
の回路図である。
なお、第１図において、第６図と同一部分には、同一
符号を付し、重複する部分の説明は省略する。
符号を付し、重複する部分の説明は省略する。
この実施例の回路が、第６図に示した従来の回路と異
なる点は、カスケード型カレントミラー回路３の出力側
のＰチャネルMOSFET22のゲートにゲート電圧VPを供給す
るための基準電圧発生回路３を新たに設けた点にある。
なる点は、カスケード型カレントミラー回路３の出力側
のＰチャネルMOSFET22のゲートにゲート電圧VPを供給す
るための基準電圧発生回路３を新たに設けた点にある。
この基準電圧発生回路３は、次のように構成されてい
る。即ち、ベースに基準電圧VR1が印加されたNPNバイポ
ーラトランジスタ31は、やはりベースに同一の基準電圧
VR1が印加された入力バッファ１におけるNPNバイポーラ
トランジスタ12と同一特性に設定されている。このトラ
ンジスタ31のエミッタとVDD電源との間には、定電流源3
2が接続され、トランジスタ31のコレクタとVCC電源との
間には、負荷抵抗33が接続されている。定電流源32及び
負荷抵抗33は、夫々入力バッファ１における定電流源13
及び負荷抵抗15と同一特性となるように設定されてい
る。
る。即ち、ベースに基準電圧VR1が印加されたNPNバイポ
ーラトランジスタ31は、やはりベースに同一の基準電圧
VR1が印加された入力バッファ１におけるNPNバイポーラ
トランジスタ12と同一特性に設定されている。このトラ
ンジスタ31のエミッタとVDD電源との間には、定電流源3
2が接続され、トランジスタ31のコレクタとVCC電源との
間には、負荷抵抗33が接続されている。定電流源32及び
負荷抵抗33は、夫々入力バッファ１における定電流源13
及び負荷抵抗15と同一特性となるように設定されてい
る。
トランジスタ31のコレクタは、NPNバイポーラトラン
ジスタ34のベースに接続されている。トランジスタ34
は、入力バッファ１のエミッタフォロワ回路を構成する
NPNバイポーラトランジスタ17と同一の特性を有するよ
うに設定されたもので、そのコレクタはVCC電源に接続
され、エミッタはＰチャネルMOSFET35のドレインに接続
されている。
ジスタ34のベースに接続されている。トランジスタ34
は、入力バッファ１のエミッタフォロワ回路を構成する
NPNバイポーラトランジスタ17と同一の特性を有するよ
うに設定されたもので、そのコレクタはVCC電源に接続
され、エミッタはＰチャネルMOSFET35のドレインに接続
されている。
そして、これらのトランジスタ31,34,定電流源32及び
抵抗33によって、入力バッファ１のシミュレート回路が
構成されている。
抵抗33によって、入力バッファ１のシミュレート回路が
構成されている。
ＰチャネルMOSFET35は、カスケード型カレントミラー
回路２の出力側のＰチャネルMOSFET22と同一の特性を有
するもので、そのゲートとドレインとが接続されたもの
となっている。また、このFET35のドレインとVDD電源と
の間には、十分低い電流値（IPS）を供給する定電流源3
6が接続されている。そして、この定電流源36とFET35の
ドレインとの接続点の電圧が、ゲート電圧VPとしてカス
ケード型カレントミラー回路２の出力側に配置されたＰ
チャネルMOSFET22のゲートに印加されるようになってい
る。
回路２の出力側のＰチャネルMOSFET22と同一の特性を有
するもので、そのゲートとドレインとが接続されたもの
となっている。また、このFET35のドレインとVDD電源と
の間には、十分低い電流値（IPS）を供給する定電流源3
6が接続されている。そして、この定電流源36とFET35の
ドレインとの接続点の電圧が、ゲート電圧VPとしてカス
ケード型カレントミラー回路２の出力側に配置されたＰ
チャネルMOSFET22のゲートに印加されるようになってい
る。
次に、このように構成された本実施例に係るレベル変
換回路の動作について説明する。
換回路の動作について説明する。
第２図は、この回路の動作を示すタイミング図であ
る。
る。
入力信号Vinがハイレベルからローレベルへと変化す
ると、トランジスタ11がオフ状態、トランジスタ12がオ
ン状態へと移行するので、エミッタフォロワのトランジ
スタ17がオフ状態に推移し、入力バッファ１の出力VBO
はハイレベルからローレベルへと変化する。このローレ
ベルの出力VBOが、カスケード型カレントミラー回路２
の出力側のＰチャネルMOSFET22のソースに供給される
と、FET22はオフ状態となって出力信号Voutが立ち下が
る。
ると、トランジスタ11がオフ状態、トランジスタ12がオ
ン状態へと移行するので、エミッタフォロワのトランジ
スタ17がオフ状態に推移し、入力バッファ１の出力VBO
はハイレベルからローレベルへと変化する。このローレ
ベルの出力VBOが、カスケード型カレントミラー回路２
の出力側のＰチャネルMOSFET22のソースに供給される
と、FET22はオフ状態となって出力信号Voutが立ち下が
る。
ところで、トランジスタ11がオフ状態になると、トラ
ンジスタ12、定電流源13及び負荷抵抗15によって形成さ
れる回路の条件と、トランジスタ31、定電流源32及び負
荷抵抗33によって形成される回路の条件とが同一になる
ので、トランジスタ12,31のコレクタ電位が同電位とな
る。このため、エミッタフォロワのトランジスタ17と出
力側のFET22によって形成される回路の条件と、基準電
圧発生回路３の出力側のトランジスタ34及びFET35で形
成される回路の条件も等しくなる。
ンジスタ12、定電流源13及び負荷抵抗15によって形成さ
れる回路の条件と、トランジスタ31、定電流源32及び負
荷抵抗33によって形成される回路の条件とが同一になる
ので、トランジスタ12,31のコレクタ電位が同電位とな
る。このため、エミッタフォロワのトランジスタ17と出
力側のFET22によって形成される回路の条件と、基準電
圧発生回路３の出力側のトランジスタ34及びFET35で形
成される回路の条件も等しくなる。
一方、トランジスタ34とFET35の直列回路には、定電
流源36によって決定される電流値IPSが流れるが、FET35
のゲート電圧VPは、FET22のゲート電圧としても与えら
れているので、FET22にも電流値IPSが流れるように作用
する。本実施例の回路では、この電流値IPSが十分に低
い値に設定されているので、結局、ゲートFET22のオフ
状態での電流値を十分に抑制することができる。
流源36によって決定される電流値IPSが流れるが、FET35
のゲート電圧VPは、FET22のゲート電圧としても与えら
れているので、FET22にも電流値IPSが流れるように作用
する。本実施例の回路では、この電流値IPSが十分に低
い値に設定されているので、結局、ゲートFET22のオフ
状態での電流値を十分に抑制することができる。
従って、本実施例のレベル変換回路によれば、入力信
号Vinの立ち上がり時に、FET22のゲート・ソース間に最
大限の電圧を印加することができる程度に、ゲート電圧
VPを低い値に設定した場合でも、入力信号Vinの立ち下
がり時のFET22に流れる電流値を定電流源36によって制
限することができる。このため、立ち上がり及び立ち下
がり速度を大幅に向上させることができる。
号Vinの立ち上がり時に、FET22のゲート・ソース間に最
大限の電圧を印加することができる程度に、ゲート電圧
VPを低い値に設定した場合でも、入力信号Vinの立ち下
がり時のFET22に流れる電流値を定電流源36によって制
限することができる。このため、立ち上がり及び立ち下
がり速度を大幅に向上させることができる。
また、この実施例の回路によれば、製造プロセスのば
らつき及び入力レベルや電源電圧の揺らぎ等が発生した
場合でも、入力バッファ１のローレベルの変動に応じて
ゲート電圧VPが変動するので、常にVPが最適レベルに設
定され、安定した動作を確保することができる。
らつき及び入力レベルや電源電圧の揺らぎ等が発生した
場合でも、入力バッファ１のローレベルの変動に応じて
ゲート電圧VPが変動するので、常にVPが最適レベルに設
定され、安定した動作を確保することができる。
第３図は本発明の第２の実施例に係るレベル変換回路
の回路である。
の回路である。
この回路が第１図に示した回路と異なる点は、基準電
圧発生回路４の構成である。
圧発生回路４の構成である。
即ち、この実施例では、第１図に示した基準電圧発生
回路３の入力段のトランジスタ31、定電流源32及び負荷
抵抗33を省略し、代わりに、エミッタフォロワトランジ
スタ34のベースに、入力バッファ１の電流スイッチのト
ランジスタ11のコレクタ電圧を供給するようにしてい
る。
回路３の入力段のトランジスタ31、定電流源32及び負荷
抵抗33を省略し、代わりに、エミッタフォロワトランジ
スタ34のベースに、入力バッファ１の電流スイッチのト
ランジスタ11のコレクタ電圧を供給するようにしてい
る。
この回路によれば、入力信号Vinが立ち下がると、ト
ランジスタ11のコレクタ電圧が立ち上がり、これに応じ
てトランジスタ34がオン状態に移行し、ＰチャネルMOSF
ET22のゲート電圧VPを立ち上げるので、FET22は、完全
なオフ状態となる。
ランジスタ11のコレクタ電圧が立ち上がり、これに応じ
てトランジスタ34がオン状態に移行し、ＰチャネルMOSF
ET22のゲート電圧VPを立ち上げるので、FET22は、完全
なオフ状態となる。
一方、入力信号Vinが立ち上がるときには、トランジ
スタ11のコレクタ電圧が立ち下がり、これに応じてトラ
ンジスタ34がオフ状態に移行するので、ＰチャネルMOSF
ET22のゲート電圧VPが立ち下がり、FET22の電流値を増
加させるように作用する。
スタ11のコレクタ電圧が立ち下がり、これに応じてトラ
ンジスタ34がオフ状態に移行するので、ＰチャネルMOSF
ET22のゲート電圧VPが立ち下がり、FET22の電流値を増
加させるように作用する。
このように、本実施例によれば、先の実施例よりも更
に効果的なレベル変換回路を実現することができる。ま
た、この実施例によれば、先の実施例よりも素子数を少
なくすることができるので、集積化に有利であるという
効果を奏する。
に効果的なレベル変換回路を実現することができる。ま
た、この実施例によれば、先の実施例よりも素子数を少
なくすることができるので、集積化に有利であるという
効果を奏する。
なお、この実施例では、ゲート電圧VPを入力信号Vin
に応じて速く応答させるため、定電流源36の電流値IPS
をある程度大きくすることが望ましい。
に応じて速く応答させるため、定電流源36の電流値IPS
をある程度大きくすることが望ましい。
［発明の効果］ 以上述べたように、本発明によれば、入力バッファの
出力レベルの変動に応じてカスケード型カレントミラー
回路の出力側のFETのゲート電圧を制御する基準電圧発
生回路を設けたことにより、出力側のFETのオフ時の電
流を抑制しつつ、オン時の電流値を増大させることがで
き、もって出力信号の立ち上がり及び立ち下がりの応答
性を向上させて、高速のレベル変換回路を提供すること
ができる。
出力レベルの変動に応じてカスケード型カレントミラー
回路の出力側のFETのゲート電圧を制御する基準電圧発
生回路を設けたことにより、出力側のFETのオフ時の電
流を抑制しつつ、オン時の電流値を増大させることがで
き、もって出力信号の立ち上がり及び立ち下がりの応答
性を向上させて、高速のレベル変換回路を提供すること
ができる。
また、本発明によれば、入力バッファの出力レベルの
変動に応じて出力側のFETのゲート電圧が変化するの
で、製造プロセス、入力レベル及び電源電圧の変動等の
影響を受けない安定した動作が可能なレベル変換回路を
提供することができる。
変動に応じて出力側のFETのゲート電圧が変化するの
で、製造プロセス、入力レベル及び電源電圧の変動等の
影響を受けない安定した動作が可能なレベル変換回路を
提供することができる。
第１図は本発明の第１の実施例に係るレベル変換回路の
回路図、第２図は同回路の動作を示すタイミング図、第
３図は本発明の第２の実施例に係るレベル変換回路の回
路図、第４図は同回路の動作を示すタイミング図、第５
図及び第６図は従来のレベル変換回路を夫々示す回路図
である。 1,5;入力バッファ、2;カスケード型カレントミラー回
路、3,4;基準電圧発生回路、11,12,17,19,31,34;NPNバ
イポーラトランジスタ、13,18,20,32,36;定電流源、14,
15,33;負荷抵抗、16;ダイオード、21,22,35;PチャネルM
OSFET、23,24;NチャネルMOSFET
回路図、第２図は同回路の動作を示すタイミング図、第
３図は本発明の第２の実施例に係るレベル変換回路の回
路図、第４図は同回路の動作を示すタイミング図、第５
図及び第６図は従来のレベル変換回路を夫々示す回路図
である。 1,5;入力バッファ、2;カスケード型カレントミラー回
路、3,4;基準電圧発生回路、11,12,17,19,31,34;NPNバ
イポーラトランジスタ、13,18,20,32,36;定電流源、14,
15,33;負荷抵抗、16;ダイオード、21,22,35;PチャネルM
OSFET、23,24;NチャネルMOSFET
Claims (2)
- 【請求項１】エミッタ結合論理回路で構成され入力信号
をスイッチングするカレントスイッチ及びこのカレント
スイッチの出力で駆動されるエミッタフォロワ回路から
なる入力バッファと、この入力バッファの出力を夫々ゲ
ート及びソースに入力する第１及び第２のMOSFET並びに
上記第１及び第２のMOSFETにカスケード接続されたカレ
ントミラー回路からなるカスケード型カメントミラー回
路とを有し、前記第２のMOSFETのゲートに所定のゲート
電圧が印加され、前記第２のMOSFETのドレインからレベ
ル変換された出力信号を出力するレベル変換回路におい
て、前記第２のMOSFETをオフ状態にするレベルの入力信
号が入力された際の前記カレントスイッチ及び前記エミ
ッタフォロワ回路の状態をシミュレートするシミュレー
ト回路と、この回路によって駆動され前記第２のMOSFET
と同一特性を有すると共にそのゲート電圧が前記第２の
MOSFETのゲート電圧として供給された第３のMOSFETと、
この第３のMOSFETに流れる電流を制限する電流制限回路
とを有する基準電圧回発生回路を具備したことを特徴と
するレベル変換回路。 - 【請求項２】エミッタ結合論理回路で構成され入力信号
をスイッチングするカレントスイッチ及びこのカレント
スイッチの出力で駆動されるエミッタフォロワ回路から
なる入力バッファと、この入力バッファの出力を夫々ゲ
ート及びソースに入力する第１及び第２のMOSFET並びに
上記第１及び第２のMOSFETにカスケード接続されたカレ
ントミラー回路からなるカスケード型カレントミラー回
路とを有し、前記第２のMOSFETのゲートに所定のゲート
電圧が印加され、前記第２のMOSFETのドレインからレベ
ル変換された出力信号を出力するレベル変換回路におい
て、前記第２のMOSFETをオフ状態にするレベルの入力信
号が入力された際の前記カレントスイッチの出力によっ
てオン状態に制御されるトランジスタと、このトランジ
スタによって駆動され前記第２のMOSFETと同一特性を有
すると共にそのゲート電圧が前記第２のMOSFETのゲート
電圧として供給された第３のMOSFETと、この第３のMOSF
ETに流れる電流を制限する電流制限回路とを有する基準
電圧発生回路を具備したことを特徴とするレベル変換回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168934A JP2855802B2 (ja) | 1990-06-27 | 1990-06-27 | レベル変換回路 |
| US07/722,564 US5214328A (en) | 1990-06-27 | 1991-06-27 | ECL to CMOS level conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168934A JP2855802B2 (ja) | 1990-06-27 | 1990-06-27 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457513A JPH0457513A (ja) | 1992-02-25 |
| JP2855802B2 true JP2855802B2 (ja) | 1999-02-10 |
Family
ID=15877257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168934A Expired - Fee Related JP2855802B2 (ja) | 1990-06-27 | 1990-06-27 | レベル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5214328A (ja) |
| JP (1) | JP2855802B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
| US5994755A (en) | 1991-10-30 | 1999-11-30 | Intersil Corporation | Analog-to-digital converter and method of fabrication |
| JPH05327463A (ja) * | 1992-05-15 | 1993-12-10 | Mitsubishi Electric Corp | 出力回路 |
| US5459412A (en) * | 1993-07-01 | 1995-10-17 | National Semiconductor Corporation | BiCMOS circuit for translation of ECL logic levels to MOS logic levels |
| DE4409453A1 (de) * | 1994-03-18 | 1995-09-21 | Thomson Brandt Gmbh | BiCMOS-Pegelwandler ECL-CMOS |
| JP3252830B2 (ja) * | 1999-05-28 | 2002-02-04 | 日本電気株式会社 | レベル変換回路 |
| DE60034131T2 (de) * | 2000-12-04 | 2008-01-24 | Infineon Technologies Ag | Treiber für einen externen Feldeffekttransistor mit hoher Genauigkeit und Gate-Spannungsschutz |
| EP1811667A1 (fr) * | 2006-01-18 | 2007-07-25 | Stmicroelectronics Sa | Etage d'entrée de circuit intégré |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4068140A (en) * | 1976-12-27 | 1978-01-10 | Texas Instruments Incorporated | MOS source follower circuit |
| US4275313A (en) * | 1979-04-09 | 1981-06-23 | Bell Telephone Laboratories, Incorporated | Current limiting output circuit with output feedback |
| US4453095A (en) * | 1982-07-16 | 1984-06-05 | Motorola Inc. | ECL MOS Buffer circuits |
| JPS5943631A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | レベル変換入力回路 |
| US4763021A (en) * | 1987-07-06 | 1988-08-09 | Unisys Corporation | CMOS input buffer receiver circuit with ultra stable switchpoint |
| US4968905A (en) * | 1989-08-25 | 1990-11-06 | Ncr Corporation | Temperature compensated high speed ECL-to-CMOS logic level translator |
| JPH082019B2 (ja) * | 1989-09-13 | 1996-01-10 | 株式会社東芝 | レベル変換回路 |
-
1990
- 1990-06-27 JP JP2168934A patent/JP2855802B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-27 US US07/722,564 patent/US5214328A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457513A (ja) | 1992-02-25 |
| US5214328A (en) | 1993-05-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |