KR930007564B1 - Fet 풀다운 부하를 가지는 ecl 회로 - Google Patents

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Abstract

내용 없음.

Description

FET 풀다운 부하를 가지는 ECL 회로
제1도는 종래의 ECL 회로의 일 실시 회로도.
제2도는 종래의 ECL 회로의 다른 실시 회로도.
제3도는 제1b도의 풀다운 NPN 트랜지스터의 출력 특성 그래프선도.
제4도는 본 발명에 의한 FET 풀다운 부하를 가진 ECL 회로의 회로도.
제5도는 제3도의 FET 풀다운 부하의 출력 특성 그래프선도.
* 도면의 주요부분에 대한 부호의 설명
R1,R2,RE: 저항 Q1, Q2, Q3, Q4, N1, N2 : NPN 트랜지스터
M1, M2 : FET(Field Effect Transistor : 전계효과 트랜지스터)
IEE: 정 전류원 CL: 부하 커패시턴스
본 발명은 ECL 회로에 관한 것으로, 특히 ECL 출력단의 에미터 플로워(Emitter Follower)에 FET(Field Effect Transistor : 전계효과 트랜지스터) 풀EK운 부하를 사용함으로써 동작속도를 개선할 수 있는 ECL 회로에 관한 것이다.
제1도는 종래의 저항 풀다운 부하를 가진 ECL 회로로서, ECL 출력단의 에미터 폴로워에 저항을 풀다운 소자로 사용한 것이다. ECL(Emitter Coupled Logic)은 논리 패밀리중에서 가장 속도가 빠른 것이고 ECL 게이트의 팬아우트는 출력단이 공급할 수 있는 직류 전류에 의해서 제한되는 것이 아니고 부하 커패시턴스(CL)에 의해서 결정된다 구동되는 각 부하게이트는 에미터 폴로워의 출력측에 커패시턴스 C로 나타난다. 팬아우트가 N이면, 전체 커패시턴스는 NC가 된다. 상기 에미터 폴로워는 출력저항이 작아서 용량성 부하를 구동할때 속도를 높이기 위해서 아주 좋은 출력단이다. 그러나 팬아우트가 부하 커패시턴스에 의해서 제한되므로 부하 커패시턴스가 클경우에 속도가 떨어지게 되는 문제점이 있었다.
제2도는 ECL 출력단의 에미터 폴로워에 NPN 트랜지스터(N1, N2)를 풀다운 소자로 사용한 회로이고 제3도는 제2도의 풀다운 NPN 트랜지스터(N1, N2)의 출력 특성을 도시한 것이다.
에미터 폴로워 출력단의 부하 커패시턴스가 큰 경우에 출력 Q의 하이레벨에서 로우레벨의 천이를 빠르게 하자면 출력 Q가 하이레벨일 경우에 풀다운 NPN 트랜지스터(N1)의 콜렉터 전류(Ic)를 크게 설정해야 한다. 콜렉터 전류(Ic)를 크게 설정함으로써 풀다운 NPN 트랜지스터(N1)가 도통시 즉 출력 Q가 로우레벨일 경우에 부하 커패시턴스에 축적된 전하를 빨리 방전할 수 있다. 그러나 제2도의 풀다운 NPN 트랜지스터(N1, N2)는 포화 영역에 들어감으로 인해 동작속도가 느려지기 때문에 제3도에 나타낸 바와같이 출력 Q가 하이레벨일 경우에는 콜렉터 전류(Ic)가 낮게 설정되고 출력 Q가 로우레벨일 경우에는 콜렉터 전류(Ic)가 높게 설정된다. 출력 Q가 하이레벨에서 콜렉터 전류(Ic)가 작게 설정됨으로써 부하 커패시턴스가 큰 경우에 로우레벨로의 빠른 천이가 곤란하였다.
본 발명의 목적은 ECL 출력단의 에미터 폴로워에 큰 용량성 부하를 가지는 경우에 있어서, 출력이 하이레벨일때 풀다운 트랜지스터의 출력 전류를 크게 설정함으로써 출력을 풀다운할때 로우레벨로의 천이 속도를 빠르게 하는 ECL 회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명의 ECL 회로는 입력을 접수하여 상보적인 출력을 발생하기 위한 ECL 차동 증폭기, 상기 상보적인 출력을 각각 드라이브하기 위한 한쌍의 에미터 폴로워, 상기 에미터 폴로워는 풀다운 소자로 결합된 FET(Field Effect Transistor)를 구비한 것을 특징으로 한다.
첨부된 도면을 참조로하여 본 발명의 ECL 회로의 구성을 설명하면 다음과 같다.
제4도에 있어서, ECL 결합쌍은 상보적인 출력 X, Y를 발생하기 위해서 NPN 트랜지스터(Q3, Q4)의 콜렉터는 저항을 통하여 전원전압과 연결되고 상기 NPN 트랜지스터(Q3, Q4)의 에미터는 결합되어 정전류원(IEE)를 통하여 접지전압에 연결되고 상기 Q3의 베이스에는 외부 입력이 인가되고 상기 NPN 트랜지스터(Q4)의 베이스에는 접지전압이 연결되어 구성되어 진다.
상기 에미터 결합쌍의 출력 X는 NPN 트랜지스터(Q1)의 베이스와 NMOS 트랜지스터(M2)의 게이트 전극에 인가되고 상기 에미터 결합쌍의 출력 Y는 NMOS 트랜지스터(M1)의 게이트전극과 NPN 트랜지스터(Q2)의 베이스전극에 인가되어 상기 에미터 결합쌍의 상보적인 출력 X, Y와 상기 한쌍의 에미터 폴로워를 접속한다.
상기 하나의 에미터 폴로워는 풀업 NPN 트랜지스터(Q1)와 풀다운 FET 트랜지스터(M1)에 의해 출력 Q를 내보내고 상기 또 하나의 에미터 폴로워는 풀업 NPN 트랜지스터(Q2)와 풀다운 FET 트랜지스터(M2)에 의해 출력(Q)를 내보내는 것으로 구성되어 있다.
제4도는 ECL회로는 외부입력(Vin)에 하이 레벨이 인가되면 출력(X)는 하이레벨이 되고 출력(Y)는 로우레벨이 된다.
트랜지스터(Q1)의 에미터에서 접지전압으로 용량성 부하(C)가 있다고 가정하고 제4도에 나타낸 회로의 동작을 설명하면 다음과 같다.
초기에 출력단의 용량성 부하(C)가 방전되어 있다고 가정하면, 입력(VIN)에 논리 "하이"레벨이 인가되는 경우에 트랜지스터(Q1)의 에미터는 논리 "하이"레벨이 되고 FET 트랜지스터(M1)의 게이트 전극은 논리 "로우"레벨이 된다. 이 경우에 트랜지스터(Q1)의 에미터 전류가 캐패시터(C)를 충전하면서 출력(Q)의 전압은 논리 "하이"레벨로 상승하게 된다.
초기에 출력단의 용량성 부하(C)가 충전되어 있다고 가정하면, 입력전압(VIN)에 논리 "로우"레벨이 인가되는 경우에 트랜지스터(Q1)의 에미터는 논리 "로우"레벨이 되고 FET 트랜지스터(M1)의 게이트는 논리 "하이"레벨이 된다. 이 경우에 캐패시터(C)에 충전되어 있던 전하는 FET 트랜지스터(M1)의 드레인 전류로서 방전이 되게 되는데 FET 트랜지스터(M1)의 게이트 전압이 논리 "하이"레벨이므로 더욱 신속하에 방전되어 하강시간이 짧아지게 된다. FET는 NPN 트랜지스터와는 달리 포화영역에 들어감으로 인해서 발생하는 속도 저하의 문제가 없으므로 제4도의 풀다운 MOS 트랜지스터는 제5도와 같이 동작점을 설정하는 것이 가능하다.
제5도에 나타낸 바와같이 풀다운 MOS 트랜지스터는 출력이 하이레벨일때 풀다운 MOS 트랜지스터의 드레인-소오스 전류(IDS)가 낮게 설정되어 있고 출력이 로우 레벨일때 풀다운 MOS 트랜지스터의 드레인-소오스 전류(IDS)가 높게 설정되어 있다.
따라서 출력이 하이레벨에서 로우레벨로 천이하는 경우에 풀다운 MOS 트랜지스터의 드레인-소오스 전류(IDS)가 출력이 하이레벨에서 크게 설정되어 있기 때문에 팬아우트가 큰 경우에 부하 커패시턴스에 축적된 전하의 방전속도가 빠르고 출력이 하이레벨에서 로우레벨로 하강하는 시간이 빠르다.
뽄 발명은 ECL 출력단인 에미터 폴로워의 출력측에 큰 부하 커패시턴스가 있는 경우에 고속 논리를 실현하는데 유용하다.

Claims (3)

  1. 입력을 바아들여 상보적인 제1, 제2출력신호를 발생하기 위한 ECL 차동 증폭기 ; 상기 제1, 제2출력신호에 응답하여 풀업하여 상기 제3출력신호를 발생하기 위한 제1, 제2풀업 바이폴라 트랜지스터들 ; 및 상기 제1, 제2풀업 바이폴라 트랜지스터들과 각각 직렬 연결되고 상기 제1, 제2출력신호에 응답하여 풀다운하여 상기 제4출력신호를 발생하기 위한 제1, 제2풀다운 FET 트랜지스터들을 구비한 것을 특징으로 하는 ECL회로.
  2. 제1항에 있어서, 상기 제1, 2풀업 바이폴라 트랜지스터는 전원전압에 연결된 콜렉터와 상기 ECL 차동 증폭기의 제1, 제2출력신호를 각각 입력하는 베이스와 상기 제3, 제4출력신호 발생단자에 각각 연결된 에미터를 가진 것을 특징으로 하는 ECL회로.
  3. 제1항에 있어서, 상기 제1, 2풀다운 FET 트랜지스터는 상기 제1, 제2풀업 바이폴라 트랜지스터의 에미터에 각각 연결된 드레인 전극과 상기 ECL 차동 증폭기의 제2, 제1출력신호를 각각 입력하는 게이트 전극과 접지전압에 연결된 소오스 전극을 가진 것을 특징으로 하는 ECL회로.
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