JPH053430A

JPH053430A - 論理回路

Info

Publication number: JPH053430A
Application number: JP3178818A
Authority: JP
Inventors: Mitsuo Usami; 光雄宇佐美
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-06-24
Filing date: 1991-06-24
Publication date: 1993-01-08

Abstract

(57)【要約】（修正有）【目的】絶対値が１Ｖ程度の電源電圧で動作可能な低
消費電力の超高速論理ゲートを実現する。【構成】基本論理ゲートＬＣ１を、入力信号ＩＳ１及
びＩＳ２を受ける入力トランジスタＴ１及びＴ２と、回
路の接地電位と入力トランジスタＴ１及びＴ２の共通結
合されたコレクタとの間に設けられそのゲートに入力信
号ＩＳ１及びＩＳ２を受けるＰチャンネルＭＯＳＦＥＴ
Ｑ１及びＱ２と、ショットキーバリアダイオードＤ１
と、ＮチャンネルＭＯＳＦＥＴＱ１１と、スピードアッ
プキャパシタＣ１とにより構成する。入力トランジスタ
Ｔ１及びＴ２は、ＭＯＳＦＥＴＱ１及びＱ２ならびにＱ
１１と相補的にオン状態とされ、これによって超高速論
理ゲートＬＣ１の低消費電力化が図られる。また、出力
信号ＯＳ１は、そのロウレベルがダイオードＤ１の順方
向電圧でクランプされ、これによって出力信号ＯＳ１の
信号振幅が圧縮される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、論理回路に関し、例
えば、超高速コンピュータを構成しかつＳＭＡ（Ｓｕｐ
ｅｒＭａｃｒｏ−ｃｅｌｌＡｒｒａｙ）構造とされ
る超高速論理集積回路装置等にマクロセルの内部論理部
の基本論理ゲートとして搭載される超高速論理ゲートに
利用して特に有効な技術に関する。

【０００２】

【従来の技術】入力信号を受ける位相分割回路と、位相
分割回路の反転出力信号を伝達する出力エミッタフォロ
ア回路とを含む図５のようなＮＴＬ（ＮｏｎＴｈｒｅ
ｓｈｏｌｄＬｏｇｉｃ）回路がある。また、ＮＴＬ回
路の出力部をプッシュプル出力回路に置き換えた図６の
ようなＳＰＬ（ＳｕｐｅｒＰｕｓｈ−ｐｕｌｌＬｏ
ｇｉｃ）回路がある。

【０００３】ＮＴＬ回路については、例えば、特開昭６
３−１２４６１５号公報に記載されている。また、ＳＰ
Ｌ回路については、例えば、特開平１−２６１０２４号
公報に記載されている。

【０００４】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、前記ＮＴＬ回路及びＳＰＬ回路のコレ
クタ抵抗Ｒ５をＰチャンネルＭＯＳＦＥＴＱ１及びＱ２
ならびに抵抗Ｒ９からなる可変インピーダンス回路に置
き換えた図７及び図８のようなＮＴＬ回路及びＳＰＬ回
路を開発し、さらに、いわゆるＳＭＡ構造とされそのマ
クロセルの内部論理部の基本論理ゲートとして図７のＮ
ＴＬ回路を搭載し入出力部の出力バッファとして図８の
ＳＰＬ回路を搭載する高速論理集積回路装置を開発し
た。これらのＮＴＬ回路及びＳＰＬ回路において、抵抗
Ｒ９は比較的大きな抵抗値とされ、ＭＯＳＦＥＴＱ１及
びＱ２は、対応する入力信号ＩＳ５又はＩＳ６がロウレ
ベルであることを条件に選択的にオン状態とされる。こ
れにより、位相分割回路の動作電流が削減されＮＴＬ回
路及びＳＰＬ回路の低消費電力化が図られるとともに、
出力トランジスタＴ８又はＴ４のベース容量のチャージ
時間が縮小され、ＮＴＬ回路及びＳＰＬ回路の動作の高
速化が図られる。

【０００５】ところが、図７のＮＴＬ回路及び図８のＳ
ＰＬ回路には次のような問題点が残されていることが、
本願発明者等によってさらに明らかとなった。すなわ
ち、これらのＮＴＬ回路及びＳＰＬ回路では、高速論理
集積回路装置等のさらなる低消費電力化を図ろうとし
て、ゲート当たりの消費電力を例えば０．３ｍＷ（ミリ
ワット）程度に抑えようとすると、図９に点線で示され
るように、出力信号ＯＳ３等の立ち上がり及び立ち下が
り速度が遅くなり、高速性が犠牲となる。また、図９か
らも明らかなように、そのハイレベル出力が出力トラン
ジスタＴ８又はＴ４のベース・エミッタ電圧分だけ低下
することから、少なくとも２Ｖ（ボルト）以上の絶対値
を持つ動作電源電圧が必要となる。このため、高速論理
集積回路装置等の低電源電圧化を推進できず、このこと
が高速論理集積回路装置等のさらなる低消費電力化及び
高集積化を制限する原因となっている。

【０００６】この発明の目的は、その絶対値が１Ｖ程度
の電源電圧でも動作可能な低消費電力の超高速論理ゲー
トを提供することにある。この発明の他の目的は、論理
集積回路装置等の高速化を推進するとともに、その低電
源電圧化を図り、低消費電力化及び高集積化を推進する
ことにある。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、論理集積回路装置をＳＭＡ構
造とするとともに、マクロセルの内部論理部の基本論理
ゲートを、入力信号を受ける入力トランジスタと、第１
の電源電圧と入力トランジスタのコレクタとの間に設け
られそのゲートに入力信号を受けるＰチャンネル型の第
１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと並列形態に
設けられるショットキーバリアダイオードと、入力トラ
ンジスタのエミッタと第２の電源電圧との間に設けられ
そのゲートが入力トランジスタのコレクタに結合される
Ｎチャンネル型の第２のＭＯＳＦＥＴと、第２のＭＯＳ
ＦＥＴと並列形態に設けられるスピードアップキャパシ
タとによって構成する。また、マクロセルの入出力部の
出力バッファとして、上記基本論理ゲートにプッシュプ
ル出力回路を追加した出力バッファを用いる。

【０００８】

【作用】上記手段によれば、入力トランジスタと第１及
び第２のＭＯＳＦＥＴとが相補的にオン状態とされるこ
とで、その低消費電力化が図られ、かつ出力信号のロウ
レベルがショットキーバリアダイオードの順方向電圧に
よりクランプされその出力信号振幅が圧縮されること
で、低電源電圧化に適合しうる超高速論理ゲート及び超
高速出力バッファを実現することができる。その結果、
論理集積回路装置等の高速化を推進できるとともに、そ
の低電源電圧化を図り、低消費電力化及び高集積化を推
進することができる。

【０００９】

【実施例】図１には、この発明が適用された超高速論理
集積回路装置（ＬＳＩ）の一実施例の基板配置図が示さ
れている。また、図２には、図１の超高速論理集積回路
装置のマクロセルＭＣの内部論理部ＩＬＣに基本論理ゲ
ートとして搭載される超高速論理ゲートＬＣ１の一実施
例の回路図が示され、図３には、マクロセルＭＣの入出
力部ＩＯ１〜ＩＯ４に出力バッファとして搭載される超
高速出力バッファＯＢ１の一実施例の回路図が示されて
いる。さらに、図４には、図３の超高速論理ゲートＬＣ
１の一実施例の信号波形図が示されている。これらの図
をもとに、この実施例の超高速論理集積回路装置の構成
と動作の概要ならびにその特徴について説明する。な
お、以下の回路図において、そのチャンネル（バックゲ
ート）部に矢印が付されるＭＯＳＦＥＴ（金属酸化物半
導体型電界効果トランジスタ。この明細書では、ＭＯＳ
ＦＥＴをして絶縁ゲート型電界効果トランジスタの総称
とする）はＰチャンネル型であって、矢印の付されない
ＮチャンネルＭＯＳＦＥＴと区別して示される。また、
図示されるトランジスタ（この明細書では、バイポーラ
トランジスタを単にトランジスタと略称する）は、特に
制限されないが、すべてＮＰＮ型バイポーラトランジス
タである。

【００１０】図１において、この実施例の超高速論理集
積回路装置は、いわゆるＳＭＡ構造とされ、約２０ｍｍ
（ミリメートル）平方の半導体基板ＳＵＢ面上に格子状
に配置された多数のマクロセルＭＣを備える。これらの
マクロセルＭＣは、約１ｍｍ平方の大きさとされ、その
中央部に配置され多数の超高速論理ゲートＬＣ１が格子
状に配置されてなる内部論理部ＩＬＣと、半導体基板Ｓ
ＵＢの４辺に沿って配置され複数の超高速出力バッファ
ＯＢ１がそれぞれ２列に配置されてなる入出力部ＩＯ１
〜ＩＯ４とを備える。

【００１１】ここで、マクロセルＭＣの内部論理部ＩＬ
Ｃを構成する超高速論理ゲートＬＣ１のそれぞれは、図
２に例示されるように、並列形態に設けられそのベース
に対応する入力信号ＩＳ１又はＩＳ２を受ける２個の入
力トランジスタＴ１及びＴ２を含む。これらの入力トラ
ンジスタの共通結合されたコレクタは、直列形態とされ
るＰチャンネル型（第１導電型）のＭＯＳＦＥＴ（第１
のＭＯＳＦＥＴ）Ｑ１及びＱ２を介して回路の接地電位
（第１の電源電圧）に結合され、その共通結合されたエ
ミッタは、Ｎチャンネル型（第２導電型）のＭＯＳＦＥ
Ｔ（第２のＭＯＳＦＥＴ）Ｑ１１を介して電源電圧ＶＥ
Ｅ（第２の電源電圧）に結合される。ここで、電源電圧
ＶＥＥは、特に制限されないが、−１Ｖのように比較的
絶対値の小さな負の電源電圧とされる。また、入力信号
ＩＳ１及びＩＳ２は、図４に示されるように、そのハイ
レベルを回路の接地電位すなわち０Ｖとしそのロウレベ
ルを−０．５Ｖとする小振幅のディジタル信号とされ
る。

【００１２】ＭＯＳＦＥＴＱ１のゲートは入力トランジ
スタＴ１のベースに結合され、ＭＯＳＦＥＴＱ２のゲー
トは入力トランジスタＴ２のベースに結合される。ま
た、これらのＭＯＳＦＥＴＱ１及びＱ２には、ショット
キーバリアダイオードＤ１が並列形態に設けられる。こ
のダイオードＤ１は、０．５Ｖ程度の順方向電圧を持つ
ものとされる。入力トランジスタＴ１及びＴ２の共通結
合されたコレクタの電位は、超高速論理ゲートＬＣ１の
出力信号ＯＳ１として、図示されない後段の超高速論理
ゲート又は超高速出力バッファに出力される。

【００１３】ＭＯＳＦＥＴＱ１１のゲートは、入力トラ
ンジスタＴ１及びＴ２の共通結合されたコレクタすなわ
ち出力端子ＯＳ１に結合される。ＭＯＳＦＥＴＱ１１に
は、所定のスピードアップキャパシタＣ１が並列形態に
設けられる。

【００１４】入力信号ＩＳ１又はＩＳ２のいずれかが回
路の接地電位のようなハイレベルとされるとき、超高速
論理ゲートＬＣ１では、対応する入力トランジスタＴ１
又はＴ２がオン状態とされ、ＭＯＳＦＥＴＱ１又はＱ２
がオフ状態とされる。また、入力トランジスタＴ１又は
Ｔ２がオン状態とされることで、スピードアップキャパ
シタＣ１に比較的大きなチャージ電流が流れ込み、出力
端子ＯＳ１に結合される負荷容量の蓄積電荷が急速に引
き抜かれる。このため、出力信号ＯＳ１のレベルは電源
電圧ＶＥＥに向かって急速に低下するが、ショットキー
バリアダイオードＤ１の順方向電圧によってクランプさ
れ、図４に示されるように、−０．５Ｖのようなロウレ
ベルとされる。ＭＯＳＦＥＴＱ１１は、出力信号ＯＳ１
がロウレベルとされることでオフ状態とされる。また、
ＭＯＳＦＥＴＱ１及びＱ２のドレイン電流ＩＤはこれら
のＭＯＳＦＥＴがオフ状態とされるためにゼロとなり、
超高速論理ゲートＬＣ１としての動作電流はほとんど流
れない。

【００１５】一方、入力信号ＩＳ１及びＩＳ２がともに
ロウレベルとされると、入力トランジスタＴ１及びＴ２
が同時にオフ状態とされ、ＭＯＳＦＥＴＱ１及びＱ２が
同時にオン状態とされる。このため、図４に示されるよ
うに、出力信号ＯＳ１が回路の接地電位のようなハイレ
ベルとされ、これによってＭＯＳＦＥＴＱ１１がオン状
態とされる。ＭＯＳＦＥＴＱ１及びＱ２には、出力端子
ＯＳ１に結合される負荷容量がチャージアップされるま
での間、一時的に大きなドレイン電流ＩＤが流される。
言い換えるならば、出力端子ＯＳ１に結合された負荷容
量には、ＭＯＳＦＥＴＱ１及びＱ２を介して比較的大き
なチャージ電流が流れ込み、これによって出力信号ＯＳ
１の立ち上がりが高速化される。入力信号ＩＳ１及びＩ
Ｓ２がロウレベルとされる間、ＭＯＳＦＥＴＱ１及びＱ
２ならびにＱ１１はオン状態とされるが、入力トランジ
スタＴ１及びＴ２がオフ状態とされるため、超高速論理
ゲートＬＣ１としての定常的な動作電流はほとんど流れ
ない。

【００１６】つまり、この実施例の超高速論理ゲートＬ
Ｃ１では、入力トランジスタＴ１及びＴ２とＭＯＳＦＥ
ＴＱ１及びＱ２ならびにＱ１１とが相補的にオン状態と
されることから、定常的な動作電流がほぼゼロとなり、
これによって超高速論理ゲートＬＣ１の低消費電力化が
図られる。また、超高速論理ゲートＬＣ１の出力信号Ｏ
Ｓ１は、そのハイレベルが回路の接地電位まで引き上げ
られ、そのロウレベルがショットキーバリアダイオード
Ｄ１の順方向電圧でクランプされることから、この順方
向電圧に相当する約０．５Ｖの振幅を持つものとされ
る。その結果、超高速論理ゲートＬＣ１は、低電源電圧
化に適合しうるものとなり、−１Ｖのようにその絶対値
が比較的小さな電源電圧ＶＥＥで動作しうるものとな
る。さらに、この実施例の超高速論理ゲートＬＣ１で
は、出力端子ＯＳ１に結合される負荷容量がＭＯＳＦＥ
ＴＱ１及びＱ２を介して急速にチャージされ、入力トラ
ンジスタＴ１及びＴ２ならびにスピードアップキャパシ
タＣ１を介して急速にディスチャージされる。しかる
に、出力信号ＯＳ１の立ち上がり及び立ち下がりが高速
化され、これによって超高速論理ゲートＬＣ１の高速化
が図られる。

【００１７】次に、超高速論理集積回路装置の各マクロ
セルＭＣの入出力部ＩＯ１〜ＩＯ４を構成する超高速出
力バッファＯＢ１は、特に制限されないが、図３に示さ
れるように、前記超高速論理ゲートＬＣ１に入力トラン
ジスタＴ１及びＴ２のコレクタ電位を伝達するためのプ
ッシュプル出力回路を追加した回路構成とされる。この
プッシュプル出力回路は、回路の接地電位と電源電圧Ｖ
ＥＥとの間にトーテムポール形態に設けられる出力トラ
ンジスタＴ４及びＴ５を含む。出力トランジスタＴ４の
ベースは、入力トランジスタＴ１及びＴ２の共通結合さ
れたコレクタに結合され、出力トランジスタＴ５のベー
スは、キャパシタＣ２を介して入力トランジスタＴ１及
びＴ２の共通結合されたエミッタに結合される。なお、
この超高速出力バッファＯＢ１において、電源電圧ＶＥ
Ｅは−２Ｖとされる。

【００１８】出力トランジスタＴ５のベースと電源電圧
ＶＥＥとの間には、上記キャパシタＣ２とともに微分回
路を構成する抵抗Ｒ３が設けられる。また、出力トラン
ジスタＴ４及びＴ５の共通結合されたエミッタ及びコレ
クタは、超高速出力バッファＯＢ１の出力端子ＯＢ１に
結合される。これにより、出力トランジスタＴ４及びＴ
５は、いわゆるプッシュプル回路を構成し、出力トラン
ジスタＴ５ならびにキャパシタＣ２及び抵抗Ｒ３からな
る微分回路は、出力トランジスタＴ４に対するアクティ
ブプルダウン回路として作用する。

【００１９】回路の接地電位と出力トランジスタＴ５の
ベースとの間には、バイアス用トランジスタＴ３が設け
られる。このバイアス用トランジスタＴ３のベースに
は、抵抗Ｒ１ならびにダイオードＤ２及びＤ３からなる
電圧発生回路からベース抵抗Ｒ２を介して、回路の電源
電圧より２×ＶＢＥ（ここで、ＶＢＥは、ダイオードＤ
２及びＤ３の順方向電圧つまりはバイポーラトランジス
タのベース・エミッタ電圧を表す）だけ高い所定のバイ
アス電圧が与えられる。これにより、出力トランジスタ
Ｔ５は、そのベースに回路の電源電圧よりＶＢＥだけ高
いバイアス電圧を与えられ、オン状態となる直前の状態
にバイアスされる。

【００２０】一方、バイアス用トランジスタＴ３のベー
スは、キャパシタＣ３を介して出力端子ＯＤ１に結合さ
れる。このキャパシタＣ３は、出力信号ＯＤ１のレベル
変化を出力トランジスタＴ５のベースに伝達するための
帰還回路を構成し、これによって出力信号ＯＤ１の立ち
下がり変化が高速化される。

【００２１】回路の接地電位と出力端子ＯＤ１との間に
は、さらに２個のダイオードＤ４及びＤ５からなるクラ
ンプ回路が設けられる。また、出力端子ＯＤ１と電源電
圧ＶＥＥとの間には、比較的大きな抵抗値を有する抵抗
Ｒ４が設けられる。出力端子ＯＤ１には、さらにＭＯＳ
ＦＥＴＱ１１のゲートが結合される。

【００２２】入力信号ＩＤ１及びＩＤ２のいずれかがハ
イレベルとされるとき、入力トランジスタＴ１及びＴ２
の共通結合されたコレクタつまり内部ノードｎ１の電位
は、前述のように、−０．５Ｖのようなロウレベルとな
り、その共通結合されたエミッタつまり内部ノードｎ２
の電位は、入力信号ＩＤ１又はＩＤ２のハイレベルより
ＶＢＥだけ低いハイレベルとされる。内部ノードｎ１の
ロウレベルは、出力トランジスタＴ４のベースにそのま
ま伝達され、内部ノードｎ２の立ち上がり変化は、キャ
パシタＣ２及び抵抗Ｒ３からなる微分回路を介して出力
トランジスタＴ５のベースに伝達される。このため、出
力トランジスタＴ４がオフ状態となり、出力トランジス
タＴ５が一時的にオン状態となる。これにより、超高速
出力バッファＯＢ１の出力信号ＯＤ１は、急速に電源電
圧ＶＥＥのようなロウレベルになろうとする。ところ
が、回路の接地電位と出力端子ＯＤ１との間には、ダイ
オードＤ４及びＤ５からなるクランプ回路が設けられ
る。したがって、出力信号ＯＤ１のロウレベルはほぼ−
２×ＶＢＥのレベルでクランプされ、これによって出力
信号ＯＤ１のアンダーシュートが抑制される。この間、
ＭＯＳＦＥＴＱ１１は、出力信号ＯＤ１のロウレベルを
受けてオフ状態とされる。

【００２３】一方、入力信号ＩＤ１及びＩＤ２がともに
ロウレベルとされると、内部ノードｎ１は、前述のよう
に、回路の接地電位のようなハイレベルとされ、内部ノ
ードｎ２は、入力信号ＩＤ１及びＩＤ２のロウレベルよ
りさらにＶＢＥだけ低いロウレベルとされる。内部ノー
ドｎ１のハイレベルは、そのまま出力トランジスタＴ４
のベースに伝達され、内部ノードｎ２の立ち下がり変化
は、微分回路を介して出力トランジスタＴ５のベースに
伝達される。したがって、出力トランジスタＴ５が急速
にオフ状態となり、代わって出力トランジスタＴ４がオ
ン状態となる。その結果、出力信号ＯＤ１は、−ＶＢＥ
のようなハイレベルとされる。

【００２４】以上のように、この実施例の超高速出力バ
ッファＯＢ１は、前記超高速論理ゲートＬＣ１に出力ト
ランジスタＴ４及びＴ５を中心とするプッシュプル出力
回路を追加した構成とされ、超高速論理ゲートＬＣ１の
持つ特性を活かしつつ、その駆動能力が増強される。超
高速出力バッファＯＢ１は、超高速論理集積回路装置の
マクロセルＭＣ間における信号伝達に供され、これによ
って超高速論理集積回路装置全体としてみた信号伝達遅
延時間が縮小されるものとなる。

【００２５】以上の本実施例に示されるように、この発
明を論理集積回路装置等に基本論理ゲートとして搭載さ
れる超高速論理ゲート等の論理回路に適用することで、
次のような作用効果が得られる。すなわち、（１）論理
集積回路装置をＳＭＡ構造とするとともに、マクロセル
の内部論理部の基本論理ゲートを、入力信号を受ける入
力トランジスタと、第１の電源電圧と入力トランジスタ
のコレクタとの間に設けられそのゲートに入力信号を受
けるＰチャンネル型の第１のＭＯＳＦＥＴと、第１のＭ
ＯＳＦＥＴと並列形態に設けられるショットキーバリア
ダイオードと、入力トランジスタのエミッタと第２の電
源電圧との間に設けられそのゲートが入力トランジスタ
のコレクタに結合されるＮチャンネル型の第２のＭＯＳ
ＦＥＴと、第２のＭＯＳＦＥＴと並列形態に設けられる
スピードアップキャパシタとにより構成することで、入
力トランジスタと第１及び第２のＭＯＳＦＥＴとを相補
的にオン状態とし、動作電流の削減を図った超高速論理
ゲートを実現できるという効果が得られる。（２）上記
（１）項により、出力信号のロウレベルをショットキー
バリアダイオードの順方向電圧でクランプし、出力信号
振幅を圧縮して、低電源電圧化に適合しうる超高速論理
ゲート実現できるという効果が得られる。（３）上記
（１）項及び（２）項の超高速論理ゲートに、入力トラ
ンジスタのコレクタ電位を伝達するためのプッシュプル
出力回路を追加することで、超高速論理ゲートの持つ特
性を活かしつつ、その駆動能力の増強を図った超高速出
力バッファを実現できるという効果が得られる。（４）
上記（１）項〜（３）項により、論理集積回路装置等の
高速化を推進できるとともに、その低電源電圧化を図
り、低消費電力化及び高集積化を推進することができる
という効果が得られる。

【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、超高速論理集積回路装置は特にＳＭ
Ａ構造とされることを必要条件としないし、半導体基板
ならびにマクロセルＭＣの形状及びレイアウトも種々の
実施形態を採りうる。図２及び図３において、超高速論
理ゲートＬＣ１及び超高速出力バッファＯＢ１は、入力
トランジスタの数や接続形態を変えることで、任意の入
力数や論理機能を持つことができる。また、ダイオード
Ｄ１は、ショットキーバリアと同様な特性を持つ他のダ
イオードに置き換えることができるし、超高速出力バッ
ファＯＢ１に設けられるプッシュプル出力回路の回路構
成も種々の実施例が考えられる。さらに、超高速論理ゲ
ートＬＣ１及び超高速出力バッファＯＢ１の具体的な回
路構成や電源電圧及び入力信号等の極性及び絶対値なら
びにＭＯＳＦＥＴ及びトランジスタの導電型等は、種々
の実施形態を採りうる。

【００２７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である超高
速論理集積回路装置に基本論理ゲートとして搭載される
超高速論理ゲート及び超高速出力バッファに適用した場
合について説明したが、それに限定されるものではな
く、例えば、専用の論理集積回路装置や汎用のゲートア
レイ集積回路等に搭載される同様な超高速論理ゲート及
び超高速出力バッファならびに各種論理回路にも適用で
きる。この発明は、少なくともディジタル集積回路装置
に搭載され高速性と低消費電力性ならびに低電源電圧性
を必要とする論理回路に広く適用することができる。

【００２８】

【発明の効果】論理集積回路装置をＳＭＡ構造とすると
ともに、マクロセルの内部論理部の基本論理ゲートを、
入力信号を受ける入力トランジスタと、第１の電源電圧
と入力トランジスタのコレクタとの間に設けられそのゲ
ートに入力信号を受けるＰチャンネル型の第１のＭＯＳ
ＦＥＴと、第１のＭＯＳＦＥＴと並列形態に設けられる
ショットキーバリアダイオードと、入力トランジスタの
エミッタと第２の電源電圧との間に設けられそのゲート
が入力トランジスタのコレクタに結合されるＮチャンネ
ル型の第２のＭＯＳＦＥＴと、第２のＭＯＳＦＥＴと並
列形態に設けられるスピードアップキャパシタとによっ
て構成する。また、マクロセルの入出力部の出力バッフ
ァとして、上記基本論理ゲートにプッシュプル出力回路
を追加した出力バッファを用いる。これにより、入力ト
ランジスタと第１及び第２のＭＯＳＦＥＴとが相補的に
オン状態とされることで、その低消費電力化が図られ、
かつ出力信号のロウレベルがショットキーバリアダイオ
ードの順方向電圧によりクランプされその出力信号振幅
が圧縮されることで、低電源電圧化に適合しうる超高速
論理ゲート及び超高速出力バッファを実現することがで
きる。その結果、論理集積回路装置等の高速化を推進で
きるとともに、その低電源電圧化を図り、低消費電力化
及び高集積化を推進することができる。

【図面の簡単な説明】

【図１】この発明が適用された超高速論理集積回路装置
の一実施例を示す基板配置図である。

【図２】図１の超高速論理集積回路装置のマクロセルの
内部論理部に基本論理ゲートとして搭載される超高速論
理ゲートの一実施例を示す回路図である。

【図３】図１の超高速論理集積回路装置のマクロセルの
入出力部に出力バッファとして搭載される超高速出力バ
ッファの一実施例を示す回路図である。

【図４】図２の超高速論理ゲートの一実施例を示す信号
波形図である。

【図５】従来のＮＴＬ回路の一例を示す回路図である。

【図６】従来のＳＰＬ回路の一例を示す回路図である。

【図７】この発明に先立って本願発明者等が改良を加え
たＮＴＬ回路の一例を示す回路図である。

【図８】この発明に先立って本願発明者等が改良を加え
たＳＰＬ回路の一例を示す回路図である。

【図９】図７のＮＴＬ回路の一例を示す信号波形図であ
る。

【符号の説明】

ＬＳＩ・・・超高速論理集積回路装置、ＳＵＢ・・・半
導体基板、ＭＣ・・・マクロセル、ＩＬＣ・・・内部論
理部、ＩＯ１〜ＩＯ４・・・入出力部。ＬＣ１〜ＬＣ３
・・・超高速論理ゲート、ＯＢ１〜ＯＢ３・・・超高速
出力バッファ。Ｔ１〜Ｔ６・・・ＮＰＮ型バイポーラト
ランジスタ、Ｑ１〜Ｑ２・・・ＰチャンネルＭＯＳＦＥ
Ｔ、Ｑ１１・・・ＮチャンネルＭＯＳＦＥＴ、Ｄ１〜Ｄ
５・・・ダイオード、Ｃ１〜Ｃ４・・・キャパシタ、Ｒ
１〜Ｒ８・・・抵抗。

Claims

【特許請求の範囲】

【請求項１】そのベースに入力信号を受ける入力トラ
ンジスタと、第１の電源電圧と上記入力トランジスタの
コレクタとの間に設けられそのゲートに上記入力信号を
受ける第１導電型の第１のＭＯＳＦＥＴ、上記第１のＭ
ＯＳＦＥＴと並列形態に設けられるダイオードと、上記
入力トランジスタのエミッタと第２の電源電圧との間に
設けられそのゲートが上記入力トランジスタのコレクタ
に結合される第２導電型の第２のＭＯＳＦＥＴと、上記
第２のＭＯＳＦＥＴと並列形態に設けられるキャパシタ
とを含み、かつ上記入力トランジスタのコレクタ電位を
その出力信号とすることを特徴とする論理回路。
【請求項２】上記ダイオードは、ショットキーバリア
ダイオードからなるものであることを特徴とする請求項
１の論理回路。
【請求項３】上記論理回路は、ＳＭＡ構造とされる超
高速論理集積回路装置にマクロセルの内部論理部の基本
論理ゲートとして搭載されるものであって、上記マクロ
セルは、さらにその入出力部に、上記論理回路に入力ト
ランジスタのコレクタ電位を伝達するプッシュプル出力
回路を追加した出力バッファを搭載するものであること
を特徴とする請求項１又は請求項２の論理回路。