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GEBIET DER ERFINDUNG
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Die
vorliegende Erfindung bezieht sich auf Treiber-Schaltungen und -Verfahren,
und insbesondere auf Niederspannungs-Differenzsignaltreiber und
zugeordnete Verfahren.
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HINTERGRUND DER ERFINDUNG
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Verschiedene
Signalübertragungsverfahren zum Übertragen
von Daten zwischen Elementen von einer Vorrichtung oder zwischen
zwei oder mehreren Vorrichtungen wurden entwickelt.
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Aus
der
US 6,025,742 A ist
ein Niederspannungs-Differenzsignaltreiber bekannt, der einen ersten
und einen zweiten Feldeffekttransistor aufweist, welche über einen
ersten und einen zweiten Widerstand in Serie geschaltet sind. Ein
dritter und ein vierter Feldeffekttransistor sind über einem
dritten und einem vierten Widerstand in Serie geschaltet. Eine Diode
verbindet eine Seite jedes der in Serie geschalteten Transistoren
mit einer Seite einer geregelten Niederspannungsquelle. Eine verbleibende
Seite der geregelten Niederspannungsquelle wird mit einer verbleibenden
Seite der in Serie geschalteten Transistoren verbunden, wodurch
Differenzströme
durch die Paare von Transistoren erzeugt werden. Eine Spannungsquelle
ist mit einer Verbindung zwischen dem ersten und dem zweiten Widerstand
sowie mit der Verbindung des dritten mit dem vierten Widerstands
verbunden. Eine Steuerlogik liefert ein Datenschaltsignal an das
Gate des ersten und des vierten Transistors sowie ein komplementäres Datenschaltsignal
an das Gate des zweiten und des dritten Transistors. Ein Differenzsignal wird
zwischen den genannten Verbindungen erzeugt, die mit der ersten und
zweiten Übertragungsleitungverbunden
sind.
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Aus
der
US 2004/0227580
A1 ist ein Datenkommunikationssystem mit einem ersten und
einem zweiten Niederspannungs-Differenzsignaltreiber bekannt.
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1 ist
ein Schaltungsdiagramm eines Strommodus-Logik-(CML-; CML = Current
Mode Logic)Systems, das ein herkömmliches
Signalsendeverfahren verwendet. 1 stellt
insbesondere das Senden eines Signals zwischen einer Sendeeinheit TX
eines ersten Chips CP1 und einer Empfangseinheit RX eines zweiten
Chips CP2 über
Sendeleitungen TL und TLB dar. Bezug nehmend auf 1 sind Ausgangsanschlussflächen DQ1
und DQB1 der Sendeeinheit TX und Ausgangsanschlussflächen DQ2 und
DQB2 der Empfangseinheit RX mit Abschlusswiderständen mit einem Widerstandswert
von 50 Ω verbunden,
die eine Signalreflexion reduzieren oder eliminieren können.
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Das
CML-System 100 kann unter Verwendung der gleichen Ausgangsanschlussflächen Signale
senden und empfangen, indem die Ausgangsanschlussflächen DQ1
und DQB1 der Sendeeinheit TX des ersten Chips CP1 mit einer Empfangseinheit
des ersten Chips CP1 verbunden werden und indem die Ausgangsanschlussflächen DQ2
und DQB2 der Empfangseinheit RX des zweiten Chips CP2 mit einer
Sendeeinheit des zweiten Chips CP2 verbunden werden. Dieser Typ
einer Struktur wird Halbduplex genannt.
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Da
das CML-System 100 eine Halbduplexstruktur aufweist, kann
dasselbe die Zahl von Anschlussstiften bzw. Stiften, die herkömmlicherweise zum
halben Senden und Empfangen von Signalen verwendet wird, reduzieren,
kann die Signalreflexion reduzieren und kann eine hohe Betriebsgeschwindigkeit
erreichen. Das CML-System 100 kann somit bei einem RAMBUS-DRAM
verwendet werden.
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Bei
dem CML-System 100 sind jedoch die Ausgangsanschlussflächen DQ1
und DQB1 mit den Abschlusswiderständen mit einem Widerstandswert von
50 Ω parallel
geschaltet. Die Sendeeinheit TX kann somit einen Strom Io von etwa
16 mA benötigen,
um einen Spannungsunterschied zwischen einem Signal, das über die
Sendeleitung TL gesendet wird, und einem Signal, das über die
Sendeleitung TLB gesendet wird, bei etwa 400 mV zu halten. Die Sendeeinheit
TX oder die Empfangseinheit des ersten Chips CP1 oder die Sendeeinheit
oder die Empfangseinheit RX des zweiten Chips CP2 können, mit anderen
Worten, eine beträchtliche
Leistungsmenge verbrauchen.
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Ein
weiteres herkömmliches
Signalsendeverfahren ist ein Niederspannungs-Differenzsignalverfahren, bei dem eine
Differenz zwischen den Spannungen von zwei Sendeleitungen als ein
Signal gesendet wird. Ein Niederspannungs-Differenzsignaltreiber wird weit verbreitet
für verschiedene
Zwecke, wie z. B. zum Treiben von Signalen von einer Sendeeinheit
zu einer Empfangseinheit, verwendet. Ein Niederspannungs-Differenzsignaltreiber
kann Signale selbst mit einer niedrigen Leistung schnell senden
und kann niedrige elektromagnetische Stör-(EMI-; EMI = Electromagnetic
Interference)Charakteristika aufweisen.
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2 ist
ein Schaltungsdiagramm eines herkömmlichen Niederspannungs-Differenzsignaltreibers 200.
Bezug nehmend auf 2 weist der herkömmliche
Niederspannungs-Differenzsignaltreiber 200 einen ersten
Chip CP1 und einen zweiten Chip CP2 auf. Eine Sendeeinheit TX des
ersten Chips CP1 weist eine erste Stromquelle IS1, die mit einer Leistungsversorgungsspannung
VDD verbunden ist, eine zweite Stromquelle IS2, die mit einer Massespannung
VSS verbunden ist, PMOS-Transistoren TR1 und TR2, die zu der ersten
Stromquelle IS1 parallel geschaltet sind, und NMOS-Transistoren TR3 und
TR4, die zu der zweiten Stromquelle IS2 parallel geschaltet sind,
auf.
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Ein
Eingangssignal ist an die Transistoren TR1 und TR3 angelegt, und
ein weiteres Eingangssignal ist an die Transistoren TR2 und TR4
angelegt.
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Die
erste oder die zweite Stromquelle IS1 oder IS2 sind derart gesteuert,
dass zwei der vier Transistoren TR1, TR2, TR3 und TR4 gleichzeitig eingeschaltet
werden können,
so dass eine Spannung bei einem Abschlusswiderstand R erzeugt wird. Um
einen Strom von einer Sendeleitung TL zu einer Sendeleitung TLB über den
Abschlusswiderstand R fließen
zu lassen, sollten die Transistoren TR1 und TR4 eingeschaltet sein,
und die Transistoren TR2 und TR3 sollten ausgeschaltet sein.
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Da
der Abschlusswiderstand R einen Widerstandswert von 100 Ω aufweisen
kann, kann die Sendeeinheit TX des herkömmlichen Niederspannungs-Differenzsignaltreibers 200 einen
Strom Io von etwa 4 mA benötigen,
um eine Differenz von etwa 400 mV zwischen der Spannung eines Signals,
das über
die Sendeleitung TL gesendet wird, und der Spannung eines Signals,
das über
die Sendeleitung TLB gesendet wird, beizubehalten. Der herkömmliche
Niederspannungs-Differenzsignaltreiber 200 kann dementsprechend
eine kleinere Strommenge als das CML-System 100 von 1 verbrauchen.
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Bei
dem herkömmlichen
Niederspannungs-Differenzsignaltreiber 200 kann jedoch
im Gegensatz zu in dem CML-System 100 von 1 der Abschlusswiderstand
R lediglich in einer Empfangseinheit RX des zweiten Chips CP2 eingebaut
sein. Die Sendeeinheit TX des ersten Chips CP1 kann somit unter
Signalreflexionen und starkem Rauschen leiden.
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Eine
solche Asymmetrie zwischen der Sendeeinheit TX des ersten Chips
CP1 und der Empfangseinheit RX des zweiten Chips CP2 kann zusätzlich verhindern,
dass der herkömmliche
Niederspannungs-Differenzsignaltreiber 200 eine Halbduplexstruktur
annimmt. Die Zahl von Stiften, die durch den herkömmlichen
Niederspannungs-Differenzsignaltreiber 200 verwendet
wird, um Signale zu senden und zu empfangen, kann somit zunehmen.
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3A ist
ein Schaltungsdiagramm einer weiteren Version eines herkömmlichen
Niederspannungs-Differenzsignaltreibers 200 von 2,
d. h. eines herkömmlichen
Niederspannungs-Differenzsignaltreibers 300, und 3B ist
ein detailliertes Schaltungsdiagramm, das eine innere Struktur des herkömmlichen
Niederspannungs-Differenzsignaltreibers 300 von 3A darstellt.
Bezug nehmend auf 3A weist der herkömmliche
Niederspannungs-Differenzsignaltreiber 300 die gleiche
Struktur wie der herkömmliche
Niederspannungs-Differenzsignaltreiber 200 von 2 auf,
mit der Ausnahme, dass die Abschlusswiderstände R1 in einer Sendeeinheit
TX eines ersten Chips CP1 eingebaut sind. Die Struktur der Sendeeinheit
TX des ersten Chips CP1 und die Struktur einer Empfangseinheit RX
eines zweiten Chips CP2 sind dementsprechend symmetrisch, und der
herkömmliche
Niederspannungs-Differenzsignaltreiber 300 kann somit Signalreflexionen
reduzieren.
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Bezug
nehmend auf 3B werden Schalter SW eingeschaltet,
wenn die Sendeeinheit TX des ersten Chips CP1 in Betrieb ist, und
ausgeschaltet, wenn die Empfangseinheit RX des zweiten Chips CP2
in Betrieb ist.
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Die
Abschlusswiderstände
R1, die jeweils einen Widerstandswert von beispielsweise 50 Ω aufweisen,
sind zueinander in der Sendeeinheit TX des ersten Chips CP1 in Reihe
geschaltet, und die Abschlusswiderstände R2, die jeweils einen Widerstandswert
von beispielsweise 50 Ω aufweisen,
sind zueinander in einer Sendeeinheit TX des zweiten Chips CP2 in
Reihe geschaltet. Die Strukturen der Sendeeinheit TX und einer Empfangseinheit
RX des ersten Chips CP1 und die Strukturen der Sendeeinheit TX und
einer Empfangseinheit RX des zweiten Chips CP2 sind somit symmetrisch,
und somit kann der herkömmliche
Niederspannungs-Differenzsignaltreiber 300 Signalreflexionen
reduzieren und eine Halbduplexstruktur annehmen.
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Bei
dem herkömmlichen
Niederspannungs-Differenzsignaltreiber 300 sind die Abschlusswiderstände R1 und
R2 parallel geschaltet. Der herkömmliche
Niederspannungs-Differenzsignaltreiber 300 weist somit
einen Gesamtwiderstandswert von 50 Ω auf. Die Sendeeinheit TX des
ersten oder des zweiten Chips CP1 oder CP2 kann dementsprechend
einen Strom Io von etwa 8 mA benötigen,
um eine Differenz von etwa 400 mV zwischen der Spannung eines Signals,
das über
eine Sendeleitung TL gesendet wird, und der Spannung eines Signals,
das über
eine Sendeleitung TLB gesendet wird, beizubehalten. Der herkömmliche
Niederspannungs-Differenzsignaltreiber 300 kann
daher eine größere Strommenge
als der herkömmliche
Niederspannungs-Differenzsignaltreiber 200 von 2 verbrauchen.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Exemplarische
Ausführungsbeispiele
der vorliegenden Erfindung können
Niederspannungs-Differenzsignaltreiber liefern, die Signalreflexionen
minimieren, indem Signale unter Verwendung von Abschlusswiderständen, die
in einer Sendeeinheit eingebaut sind, gesendet werden, und können die
Zahl von Stiften um die Hälfte
reduzieren, indem Stifte für
sowohl Sende- als auch Empfangssignale verwendet werden, und/oder
können
eine hohe Betriebsgeschwindigkeit erreichen, während weniger Leistung verbraucht
wird.
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Gemäß einigen
Ausführungsbeispielen
der Erfindung weist ein Niederspannungs-Differenzsignaltreiber einen erste und
eine zweite Stromquelle, einen ersten Zweig und einen zweiten Zweig
auf. Der erste Zweig weist mindestens zwei Transistoren und mindestens
zwei Widerstände
zwischen denselben auf, die alle zwischen der ersten und der zweiten Stromquelle
in Reihe geschaltet sind, um einen ersten Knoten zwischen benachbarten
Widerständen, der
konfiguriert ist, um Differenzsignale zu senden und zu empfangen,
zu definieren. Der zweite Zweig weist ferner mindestens zwei Transistoren
und mindestens zwei Widerstände
zwischen denselben, die alle zwischen der ersten und zweiten Stromquelle
in Reihe geschaltet sind, auf, um einen zweiten Knoten zwischen
benachbarten Widerständen,
der ebenfalls konfiguriert ist, um Differenzsignale zu senden und zu
empfangen, zu definieren.
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Andere
Ausführungsbeispiele
der vorliegenden Erfindung schaffen Niederspannungs-Differenzsignaltreiber,
die Daten empfangen und Differenzsignale über Sendeleitungen senden und
empfangen. Diese Niederspannungs-Differenzsignaltreiber
umfassen einen erste und eine zweite Stromquelle, die mit einer
Leistungsversorgungsspannung bzw. einer Massespannung verbunden
sind; einen ersten Zweig, der mindestens zwei Transistoren, die
miteinander zwischen der ersten und der zweiten Stromquelle in Reihe
geschaltet sind, und einen ersten Knoten, der mit einer der Sendeleitungen
verbunden ist, aufweist; und einen zweiten Zweig, der mindestens
zwei Transistoren, die miteinander bei einem zweiten Knoten zwischen
der ersten und der zweiten Stromquelle in Reihe geschaltet sind,
und einen zweiten Knoten, der mit einer anderen der Sendeleitungen
verbunden ist, aufweist. Der erste Zweig weist ferner Widerstände auf,
die miteinander zwischen den Transistoren in Reihe geschaltet sind,
was Signalreflexionen reduzieren kann, die durch einen Lastwiderstand,
der mit den Sendeleitungen verbunden ist, verursacht werden, und
der zweite Zweig weist ferner Widerstände auf, die miteinander zwischen den
Transistoren in Reihe geschaltet sind, was die Signalreflexionen
reduzieren kann, die durch den Lastwiderstand, der mit den Sendeleitungen
verbunden ist, verursacht werden.
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Der
erste Zweig kann einen ersten Transistor, der eine erste gesteuerte
Elektrode (z. B. Source/Drain), die mit der ersten Stromquelle verbunden ist,
und eine Steuerelektrode (z. B. ein Gate), in die die Daten eingespeist
werden, aufweist; einen ersten Widerstand, bei dem ein Ende (Anschluss)
mit einer zweiten gesteuerten Elektrode des ersten Transistors verbunden
ist, und bei dem das andere Ende mit dem ersten Knoten verbunden
ist; einen zweiten Transistor, der eine erste gesteuerte Elektrode,
die mit der zweiten Stromquelle verbunden ist, und eine Steuerelektrode,
in die die Daten eingespeist werden, aufweist; und einen zweiten
Widerstand, bei dem ein Ende mit dem ersten Knoten verbunden ist
und bei dem das andere Ende mit einer zweiten gesteuerten Elektrode
des zweiten Transistors verbunden ist, aufweisen.
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Der
zweite Zweig kann einen dritten Transistor, der eine erste gesteuerte
Elektrode, die mit der ersten Stromquelle verbunden ist, und eine
Steuerelektrode, in die die invertierten Daten eingespeist werden,
aufweist, wobei die invertierten Daten einen logischen Pegel entgegengesetzt
zu dem logischen Pegel der Daten aufweisen; einen dritten Widerstand,
bei dem ein Ende mit einer zweiten gesteuerten Elektrode des dritten
Transistors verbunden ist und bei dem das andere Ende mit dem zweiten
Knoten verbunden ist; einen vierten Transistor, der eine erste gesteuerte
Elektrode, die mit der zweiten Stromquelle verbunden ist, und eine
Steuerelektrode, in die die invertierten Daten eingespeist werden, aufweist;
und einen vierten Widerstand, bei dem ein Ende mit dem zweiten Knoten
verbunden ist und bei dem das andere Ende mit einer zweiten gesteuerten Elektrode
des vierten Transistors verbunden ist, aufweisen.
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Bei
einigen Ausführungsbeispielen
werden der erste und vierte Transistor eingeschaltet und der zweite
und dritte Transistor werden ausgeschaltet, wenn die Daten einen
zweiten logischen Pegel aufweisen, und der zweite und der dritte
Transistor können
eingeschaltet werden und der erste und vierte Transistor können ausgeschaltet
werden, wenn die Daten einen ersten logischen Pegel aufweisen.
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Bei
einigen Ausführungsbeispielen
kann, wenn die Daten den zweiten logischen Pegel aufweisen, ein
Resultat eines Aufsummierens eines Gesamtwiderstands eines Stromwegs,
der zwischen der ersten Stromquelle und dem ersten Knoten gebildet ist,
und eines Gesamtwiderstands eines Stromwegs, der zwischen dem zweiten
Knoten und der zweiten Stromquelle gebildet ist, gleich dem Lastwiderstand sein,
der mit der ersten und der zweiten Sendeleitung verbunden ist.
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Bei
einigen Ausführungsbeispielen
kann, wenn die Daten den ersten logischen Pegel aufweisen, ein Resultat
eines Aufsummierens eines Gesamtwiderstands eines Stromwegs, der
zwischen der ersten Stromquelle und dem zweiten Knoten gebildet ist,
und eines Gesamtwiderstands eine Stromwegs, der zwischen dem ersten
Knoten und der zweiten Stromquelle gebildet ist, gleich dem Lastwiderstand sein.
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Wenn
außerdem
der Lastwiderstand 2Z ist, kann bei einigen Ausführungsbeispielen jeder der ersten
bis vierten Widerstände
einen Widerstand von 0,9Z aufweisen.
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Der
Niederspannungs-Differenzsignaltreiber kann ferner einen Steuerschalter
aufweisen, der zwischen einem dritten Knoten und einem vierten Knoten
vorgesehen ist, wobei der dritte Knoten den ersten Transistor und
den ersten Widerstand verbindet und der vierte Knoten den dritten
Transistor und den dritten Widerstand verbindet.
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Bei
einigen Ausführungsbeispielen
können, wenn
Differenzsignale über
die Sendeleitungen in den Niederspannungs-Differenzsignaltreiber
eingespeist werden, alle der ersten bis vierten Transistoren ausgeschaltet
sein, und der Steuerschalter kann eingeschaltet sein.
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Andere
Ausführungsbeispiele
der vorliegenden Erfindung schaffen Niederspannungs-Differenzsignaltreiber.
Diese Niederspannungs-Differenzsignaltreiber weisen eine Treibeinheit,
die konfiguriert ist, um ein Hinunterzieh- bzw. Pull-down-Signal mit einem
ersten Gleichtaktspannungspegel und ein Hinaufzieh- bzw. Pull-up-Signal mit einem
zweiten Gleichtaktspannungspegel ansprechend auf ein Steuersignal,
ein Taktsignal und Daten auszugeben; eine Sendeeinheit, die konfiguriert
ist, um über
Sendeleitungen ein Ausgangsdifferenzsignal ansprechend auf das Hinaufziehsignal
und das Hinunterziehsignal, die von der Treibeinheit ausgegeben
werden, auszugeben; und eine Empfangsschaltung, die konfiguriert
ist, um über
die Sendeleitungen ein Eingangsdifferenzsignal zu empfangen, auf.
Bei einigen Ausführungsbeispielen
weist die Sendeeinheit eine erste und eine zweite Stromquelle, die
mit einer Leistungsversorgungsspannung bzw. einer Massespannung
verbunden sind; einen ersten Zweig, der mindestens zwei Transistoren,
die miteinander zwischen der ersten und der zweiten Stromquelle
in Reihe geschaltet sind, und einen ersten Knoten, der mit einer der
Sendeleitungen verbunden ist, aufweist; und einen zweiten Zweig,
der mindestens zwei Transistoren, die miteinander zwischen der ersten
und der zweiten Stromquelle in Reihe geschaltet sind, und einen
zweiten Knoten, der mit der anderen der Sendeleitungen verbunden
ist, aufweist, auf. Der erste Zweig weist ferner Widerstände auf,
die miteinander zwischen den Transistoren in Reihe geschaltet sind, was
Signalreflexionen reduzieren kann, die durch einen Lastwiderstand,
der mit den Sendeleitungen verbunden ist, verursacht werden, und
der zweite Zweig weist ferner Widerstände auf, die miteinander zwischen
den Transistoren in Reihe geschaltet sind, was Signalreflexionen
reduzieren kann, die durch den Lastwiderstand, der mit den Sendeleitungen
verbunden ist, verursacht werden. Andere Ausführungsbeispiele von Sendeeinheiten
mit ersten und zweiten Zweigen können
ebenfalls vorgesehen sein.
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Bei
einigen Ausführungsbeispielen
kann der erste Gleichtaktspannungspegel ein Spannungspegel sein,
der zum Steuern eines NMOS-Transistors bei einer hohen Geschwindigkeit
geeignet ist, der zweite Gleichtaktspannungspegel kann ein Spannungspegel
sein, der zum Steuern eines PMOS-Transistors bei einer hohen Geschwindigkeit geeignet
ist, und der erste Gleichtaktspannungspegel kann höher als
der zweite Gleichtaktspannungspegel sein.
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Bei
einigen Ausführungsbeispielen
kann die Treibeinheit eine erste Steuerung, die konfiguriert ist, um
die logischen Pegel des Hinunterziehsignals und eines invertierten
Hinunterziehsignals basierend auf einem logischen Pegel der Daten
ansprechend auf das Steuersignal und das Taktsignal zu steuern;
und eine zweite Steuerung, die konfiguriert ist, um die logischen
Pegel des Hinaufziehsignals und eines invertierten Hinaufziehsignals
basierend auf dem logischen Pegel der Daten ansprechend auf ein
invertiertes Steuersignal und ein invertiertes Taktsignal zu steuern,
aufweisen.
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Bei
einigen Ausführungsbeispielen
kann die erste Steuerung einen Generator für ein Hinunterziehsignal, der
konfiguriert ist, um das Hinunterziehsignal, dessen logischer Pegel
zu dem logischen Pegel der Daten entgegengesetzt ist, ansprechend
auf das Steuersignal und das Taktsignal zu erzeugen; und einen Generator
für ein
invertiertes Hinunterziehsignal, der konfiguriert ist, um das invertierte
Hinunterziehsignal, dessen logischer Pegel identisch zu dem logischen
Pegel der Daten ist, ansprechend auf das Steuersignal und das Taktsignal
zu erzeugen, aufweisen.
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Bei
einigen Ausführungsbeispielen
kann der Generator für
ein Hinunterziehsignal einen ersten Steuerwiderstand, der zwischen
die Leistungsversorgungsspannung und einen ersten Steuerknoten geschaltet
ist; einen ersten Steuertransistor, dessen gesteuerte Elektroden
zwischen den ersten Steuerknoten und die Massespannung geschaltet
sind und dessen Steuerelektrode mit dem Steuersignal verbunden ist;
und einen zweiten und einen dritten Steuertransistor, deren gesteuerte
Elektroden miteinander zwischen dem ersten Steuerknoten und der
Massespannung in Reihe geschaltet sind und deren Steuerelektroden
mit dem Taktsignal bzw. den Daten verbunden sind, aufweisen. Der
Generator für
das invertierte Hinunterziehsignal kann einen zweiten Steuerwiderstand,
der zwischen die Leistungsversorgungsspannung und einen Steuerknoten
geschaltet ist; einen vierten Steuertransistor, dessen gesteuerte
Elektroden zwischen den zweiten Steuerknoten und die Massespannung
geschaltet sind und dessen Steuerelektrode mit dem Steuersignal
verbunden ist; und einen fünften
und einen sechsten Steuertransistor, deren gesteuerte Elektroden
miteinander zwischen dem zweiten Steuerknoten und der Massespannung in
Reihe geschaltet sind und deren Steuerelektroden mit dem Taktsignal
bzw. den invertierten Daten verbunden sind, aufweisen.
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Bei
einigen Ausführungsbeispielen
kann die zweite Steuerung einen Generator für ein Hinaufziehsignal, der
konfiguriert ist, um das Hinaufziehsignal, dessen logischer Pegel
identisch zu dem logischen Pegel der Daten ist, ansprechend auf
das invertierte Steuersignal und das invertierte Taktsignal zu erzeugen;
und einen Generator für
ein invertiertes Hinaufziehsignal, der konfiguriert ist, um das
invertierte Hinaufziehsignal, dessen logischer Pegel zu dem logischen
Pegel der Daten entgegengesetzt ist, ansprechend auf das invertierte
Steuersignal und das invertierte Taktsignal zu erzeugen, aufweisen.
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Bei
einigen Ausführungsbeispielen
kann der Generator für
ein Hinaufziehsignal einen ersten und einen zweiten invertierten
Steuertransistor, deren gesteuerte Elektroden zwischen die Leistungsversorgungsspannung
und einen ersten invertierten Steuerknoten in Reihe geschaltet sind
und deren Steuerelektroden mit den invertierten Daten bzw. dem invertierten
Taktsignal verbunden sind; einen dritten invertierten Steuertransistor,
dessen gesteuerte Elektroden zwischen die Leistungsversorgungsspannung und
den ersten invertierten Steuerknoten geschaltet sind und dessen
Steuerelektrode mit dem invertierten Steuersignal verbunden ist;
und einen dritten Steuerwiderstand, der zwischen den ersten invertierten
Steuerknoten und die Massespannung geschaltet ist, aufweisen. Der
Generator des invertierten Hinaufziehsignals kann einen vierten
und einen fünften invertierten
Steuertransistor, deren gesteuerte Elektroden miteinander zwischen
der Leistungsversorgungsspannung und einem zweiten invertierten Steuerknoten
in Reihe geschaltet sind und deren Steuerelektroden mit den Daten
bzw. dem invertiertem Taktsignal verbunden sind; einen sechsten
invertierten Steuertransistor, dessen gesteuerte Elektroden zwischen
die Leistungsversorgungsspannung und den zweiten invertierten Steuerknoten
geschaltet sind und dessen Steuerelektrode mit dem invertierten
Steuersignal verbunden ist; und einen vierten Steuerwiderstand,
der zwischen den zweiten invertierten Steuerknoten und die Massespannung
geschaltet ist, aufweisen.
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Bei
einigen Ausführungsbeispielen
kann der erste Zweig einen ersten Transistor, der eine erste gesteuerte
Elektrode, die mit der ersten Stromquelle verbunden ist, und eine
Steuerelektrode, in die die Daten eingespeist werden, aufweist;
einen ersten Widerstand, bei dem ein Ende mit einer zweiten gesteuerten
Elektrode des ersten Transistors verbunden ist, und bei dem das
andere Ende mit dem ersten Knoten verbunden ist; einen zweiten Transistor,
der eine erste gesteuerte Elektrode, die mit der zweiten Stromquelle
verbunden ist, und eine Steuerelektrode, in die Daten eingespeist
werden, aufweist; und einen zweiten Widerstand, bei dem das erste
Ende mit dem ersten Knoten verbunden ist und das andere Ende mit einer
zweiten gesteuerten Elektrode des zweiten Transistors verbunden
ist, aufweisen. Der zweite Zweig kann ferner einen dritten Transistor,
der eine erste gesteuerte Elektrode, die mit der ersten Stromquelle
verbunden ist, und eine Steuerelektrode, in die die invertierten
Daten eingespeist werden, aufweist, wobei die invertierten Daten
einen logischen Pegel entgegengesetzt zu dem logischen Pegel der
Daten aufweisen; einen dritten Widerstand, bei dem ein Ende mit
einer zweiten gesteuerten Elektrode des dritten Transistors verbunden
ist und das andere Ende mit dem zweiten Knoten verbunden ist; einen vierten
Transistor, der eine erste gesteuerte Elektrode, die mit der zweiten
Stromquelle verbunden ist, und eine Steuerelektrode, in die die
invertierten Daten eingespeist werden, aufweist; und einen vierten Widerstand,
bei dem ein Ende mit dem zweiten Knoten verbunden ist und das andere
Ende mit einer zweiten gesteuerten Elektrode des vierten Transistors
verbunden ist, aufweisen.
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Bei
einigen Ausführungsbeispielen
können, wenn
die Daten einen zweiten logischen Pegel aufweisen, der erste und
der vierte Transistor eingeschaltet sein, und der zweite und der
dritte Transistor können
ausgeschaltet sein, und wenn die Daten einen ersten logischen Pegel
aufweisen, können
der zweite und der dritte Transistor eingeschaltet sein und der
erste und der vierte Transistor können ausgeschaltet sein.
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Bei
einigen Ausführungsbeispielen
kann, wenn die Daten den zweiten logischen Pegel aufweisen, ein
Resultat eines Aufsummierens eines Gesamtwiderstands eines Stromwegs,
der zwischen der ersten Stromquelle und dem ersten Knoten gebildet ist,
und eines Gesamtwiderstands eines Stromwegs, der zwischen dem zweiten
Knoten und der zweiten Stromquelle gebildet ist, gleich dem Lastwiderstand sein.
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Bei
einigen Ausführungsbeispielen
kann, wenn die Daten den ersten logischen Pegel aufweisen, ein Resultat
des Aufsummierens eines Gesamtwiderstands eines Stromwegs, der zwischen
der ersten Stromquelle und dem zweiten Knoten gebildet ist, und
eines Gesamtwiderstands eines Stromwegs, der zwischen dem ersten
Knoten und der zweiten Stromquelle gebildet ist, gleich dem Lastwiderstand
sein.
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Bei
einigen Ausführungsbeispielen
kann, wenn der Lastwiderstand 2Z ist, jeder der ersten bis vierten
Widerstände
einen Widerstandswert von 0,9Z aufweisen.
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Der
Niederspannungs-Differenzsignaltreiber kann ferner einen Steuerschalter,
der zwischen einem dritten Knoten und einem vierten Knoten vorgesehen
ist, aufweisen, wobei bei einigen Ausführungsbeispielen der dritte
Knoten den ersten Transistor und den ersten Widerstand verbindet
und der vierte Knoten den dritten Transistor und den dritten Widerstand
verbindet.
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Wenn
Differenzsignale in den Niederspannungs-Differenzsignaltreiber über die
Sendeleitungen eingespeist werden, können bei einigen Ausführungsbeispielen
alle der ersten bis vierten Transistoren ausgeschaltet sein, und
der Steuerschalter kann eingeschaltet sein.
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Andere
Ausführungsbeispiele
der vorliegenden Erfindung schaffen Datenkommunikationssysteme.
Diese Datenkommunikationssysteme können einen ersten und einen
zweiten Niederspannungs-Differenzsignaltreiber aufweisen, die miteinander über Sendeleitungen
verbunden sind und Daten zueinander über die Sendeleitungen senden
oder voneinander empfangen. Der erste Niederspannungs-Differenzsignaltreiber
weist eine Treibeinheit, die konfiguriert ist, um Signalreflexionen
unter Verwendung eines Abschlusswiderstandes, der gleich einem Lastwiderstand
des zweiten Niederspannungs-Differenzsignaltreibers ist, zu reduzieren
und konfiguriert ist, um die Geschwindigkeit des Sendens von Daten durch
Steuern des logischen Pegels der Daten zu erhöhen, auf. Der zweite Niederspannungs-Differenzsignaltreiber
weist die gleiche Struktur wie der erste Niederspannungs-Differenzsignaltreiber
auf.
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Der
erste Niederspannungs-Differenzsignaltreiber kann die Treibeinheit,
die konfiguriert ist, um ein Hinunterziehsignal mit einem ersten
Gleichtaktspannungspegel und ein Hinaufziehsignal mit einem zweiten
Gleichtaktspannungspegel ansprechend auf ein Steuersignal, ein Taktsignal
und Daten auszugeben; eine Sendeeinheit, die konfiguriert ist, um über Sendeleitungen
ein Ausgangsdifferenzsignal ansprechend auf das Hinaufziehsignal
und das Hinunterziehsignal, die von der Treibeinheit ausgegeben
werden, auszugeben; und eine Empfangseinheit, die konfiguriert ist,
um über
die Sendeleitungen ein Eingangsdifferenzsignal zu empfangen, aufweisen.
Die Sendeeinheit kann eine erste und eine zweite Stromquelle, die
mit einer Leistungsversorgungsspannung bzw. einer Massespannung
verbunden sind; einen ersten Zweig, der mindestens zwei Transistoren,
die miteinander zwischen der ersten und der zweiten Stromquelle
in Reihe geschaltet sind, und einen ersten Knoten, der mit einer
der Sendeleitungen verbunden ist, aufweist; und einen zweiten Zweig,
der mindestens zwei Transistoren, die miteinander zwischen der ersten
und der zweiten Stromquelle in Reihe geschaltet sind, und einen
zweiten Knoten, der mit der anderen der Sendeleitungen verbunden
ist, aufweist, aufweisen. Der erste Zweig kann ferner Widerstände, die
miteinander zwischen den Transistoren in Reihe geschaltet sind,
aufweisen, die Signalreflexionen, die durch einen Lastwiderstand,
der mit den Sendeleitungen verbunden ist, verursacht werden, reduzieren können, und
der zweite Zweig weist ferner Widerstände auf, die miteinander zwischen
den Transistoren in Reihe geschaltet sind, die Signalreflexionen, die
durch den Lastwiderstand, der mit den Sendeleitungen verbunden ist,
verursacht werden, reduzieren können.
Andere Ausführungsbeispiele
von Sendeeinheiten, die einen ersten und einen zweiten Zweig aufweisen,
können
ebenfalls vorgesehen sein.
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Bei
einigen Ausführungsbeispielen
kann der erste Gleichtaktspannungspegel ein Spannungspegel sein,
der zum Steuern eines NMOS-Transistors bei einer hohen Geschwindigkeit
geeignet ist, der zweite Gleichtaktspannungspegel kann ein Spannungspegel
sein, der zum Steuern eines PMOS-Transistors bei einer hohen Geschwindigkeit geeignet
ist, und der erste Gleichtaktspannungspegel ist höher als
der zweite Gleichtaktspannungspegel.
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Bei
einigen Ausführungsbeispielen
kann die Treibeinheit eine erste Steuerung, die konfiguriert ist, um
basierend auf dem logischen Pegel der Daten die logischen Pegel
des Hinunterziehsignals und eines invertierten Hinunterziehsignals
ansprechend auf das Steuersignal und das Taktsignal zu erzeugen; und
eine zweite Steuerung, die die logischen Pegel des Hinaufziehsignals
und eines invertierten Hinaufziehsignals basierend auf dem logischen
Pegel der Daten ansprechend auf ein invertiertes Steuersignal und
ein invertiertes Taktsignal erzeugt, aufweisen.
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Bei
einigen Ausführungsbeispielen
kann die erste Steuerung einen Generator für ein Hinunterziehsignal, der
konfiguriert ist, um das Hinunterziehsignal, dessen logischer Pegel
entgegengesetzt zu dem logischen Pegel der Daten ist, ansprechend
auf das Steuersignal und das Taktsignal zu erzeugen; und einen Generator
für ein
invertiertes Hinunterziehsignal, der konfiguriert ist, um das invertierte
Hinunterziehsignal, dessen logischer Pegel identisch zu dem logischen
Pegel der Daten ist, ansprechend auf das Steuersignal und das Taktsignal
zu erzeugen, aufweisen.
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Bei
einigen Ausführungsbeispielen
kann der Generator für
ein Hinunterziehsignal einen ersten Steuerwiderstand, der zwischen
die Leistungsversorgungsspannung und einen ersten Steuerknoten geschaltet
ist; einen ersten Steuertransistor, dessen gesteuerte Elektroden
zwischen den ersten Steuerknoten und die Massespannung geschaltet
sind und dessen Steuerelektrode mit dem Steuersignal verbunden ist;
und einen zweiten und einen dritten Steuertransistor, deren gesteuerte
Elektroden miteinander zwischen dem ersten Steuerknoten und der
Massespannung in Reihe geschaltet sind und deren Steuerelektroden
mit dem Taktsignal bzw. den Daten verbunden sind, aufweisen. Der
Generator für
das invertierte Hinunterziehsignal kann einen zweiten Steuerwiderstand,
der zwischen die Leistungsversorgungsspannung und einen zweiten
Steuerknoten geschaltet ist; einen vierten Steuertransistor, dessen
gesteuerte Elektroden zwischen den zweiten Steuerknoten und die
Massespannung geschaltet sind, und dessen Steuerelektrode mit dem
Steuersignal verbunden ist; und einen fünften und einen sechsten Steuertransistor,
deren gesteuerte Elektroden miteinander zwischen dem zweiten Steuerknoten
und der Massespannung in Reihe geschaltet sind, und deren Steuerknoten
mit dem Taktsignal bzw. den invertierten Daten verbunden sind, aufweisen.
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Bei
einigen Ausführungsbeispielen
kann die zweite Steuerung einen Generator für ein Hinaufziehsignal, der
konfiguriert ist, um das Hinaufziehsignal, dessen logischer Pegel
identisch zu dem logischen Pegel der Daten ist, ansprechend auf
das invertierte Steuersignal und das invertierte Taktsignal zu erzeugen;
und einen Generator für
ein invertiertes Hinaufziehsignal, der konfiguriert ist, um das
invertierte Hinaufziehsignal, dessen logischer Pegel entgegengesetzt
zu dem logischen Pegel der Daten ist, ansprechend auf das invertierte
Steuersignal und das invertierte Taktsignal zu erzeugen, aufweisen.
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Bei
einigen Ausführungsbeispielen
kann der Generator für
ein Hinaufziehsignal einen ersten und einen zweiten invertierten
Steuertransistor, deren gesteuerte Elektroden zwischen der Leistungsversorgungsspannung
und einem ersten invertierten Steuerknoten in Reihe geschaltet sind
und deren Steuerelektroden mit den invertierten Daten bzw. dem invertierten
Taktsignal verbunden sind; einen dritten invertierten Steuertransistor,
dessen gesteuerte Elektroden zwischen die Leistungsversorgungsspannung und
den ersten invertierten Steuerknoten geschaltet sind und dessen
Steuerelektrode mit dem invertierten Steuersignal verbunden ist;
und einen dritten Steuerwiderstand, der zwischen den ersten invertierten
Steuerknoten und die Massespannung geschaltet ist, aufweisen. Der
Generator für
das invertierte Hinaufziehsignal weist einen vierten und einen fünften invertierten
Steuertransistor, deren gesteuerte Elektroden miteinander zwischen
der Leistungsversorgungsspannung und einem zweiten invertierten Steuerknoten
in Reihe geschaltet sind und deren Steuerelektroden mit den Daten
bzw. dem invertierten Taktsignal verbunden sind; einen sechsten
invertierten Steuertransistor, dessen gesteuerte Elektroden zwischen
die Leistungsversorgungsspannung und den zweiten invertierten Steuerknoten
geschaltet sind und dessen Steuerelektrode mit dem invertierten
Steuersignal verbunden ist; und einen vierten Steuertransistor,
der zwischen den zweiten invertierten Steuerknoten und die Massespannung
geschaltet ist, auf.
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Gemäß anderen
Ausführungsbeispielen
der vorliegenden Erfindung ist ein Datenkommunikationsverfahren
für einen
Niederspannungs-Differenzsignaltreiber, der erste und zweite Zweige
und einen Steuerschalter, der den Empfang eines Differenzsignals
steuert und das Differenzsignal über
Sendeleitungen ansprechend auf Daten sendet und empfängt, aufweist,
geschaffen. Das Datenkommunikationsverfahren kann das Bestimmen,
ob ein Differenzsignal zu senden oder zu empfangen ist; das Ausschalten
des Steuerschalters, wenn bestimmt wird, das Differenzsignal zu
senden; das selektive Einschalten von Transistoren, die der erste
und der zweite Zweig aufweisen, gemäß dem Spannungspegel von Daten,
die in den Niederspannungs-Differenzsignaltreiber
eingespeist werden; und das Ausgeben des Differenzsignals zu den
Sendeleitungen unter Verwendung eines Stromwegs, der durch die Transistoren,
die eingeschaltet sind, gebildet wird, aufweisen.
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Bei
einigen Ausführungsbeispielen
kann das Datenkommunikationsverfahren ferner das Einschalten des
Steuerschalters, wenn bestimmt wird, das Differenzsignal zu empfangen;
und das Empfangen des Differenzsignals über die Sendeleitungen aufweisen.
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Bei
einigen Ausführungsbeispielen
kann der erste Zweig mindestens zwei Transistoren, die miteinander
bei einem ersten Knoten zwischen einer ersten und einer zweiten
Stromquelle in Reihe geschaltet sind, Widerstände, die miteinander zwischen den
Transistoren in Reihe geschaltet sind, und einen ersten Knoten,
der mit einer der Sendeleitungen verbunden ist, aufweisen, wobei
die erste und die zweite Stromquelle mit einer Leistungsversorgungsspannung
bzw. einer Massespannung verbunden sind. Der zweite Zweig kann mindestens
zwei Transistoren, die miteinander zwischen der ersten und der zweiten
Stromquelle in Reihe geschaltet sind, Widerstände, die miteinander zwischen
den Transistoren in Reihe geschaltet sind, und einen zweiten Knoten,
der mit einer anderen der Sendeleitungen verbunden ist, aufweisen.
Andere Ausführungsbeispiele
des ersten und des zweiten Zweiges können ebenfalls vorgesehen sein.
-
Bei
einigen Ausführungsbeispielen
kann, wenn die Daten den zweiten logischen Pegel aufweisen, ein
Resultat des Aufsummierens eines Gesamtwiderstands eines Stromwegs,
der zwischen der ersten Stromquelle und dem ersten Knoten gebildet
ist, und eines Gesamtwiderstands eines Stromwegs, der zwischen dem
zweiten Knoten und der zweiten Stromquelle gebildet ist, gleich
einem Lastwiderstand sein, der mit den Sendeleitungen verbunden
ist.
-
Bei
anderen Ausführungsbeispielen
kann, wenn die Daten den ersten logischen Pegel aufweisen, ein Resultat
des Aufsummierens eines Gesamtwiderstands eines Stromwegs, der zwischen
der ersten Stromquelle und dem zweiten Knoten gebildet ist, und
eines Gesamtwiderstands eines Stromwegs, der zwischen dem ersten
Knoten und der zweiten Stromquelle gebildet ist, gleich dem Lastwiderstand
sein, der mit den Sendeleitungen verbunden ist.
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Bei
anderen Ausführungsbeispielen
können alle
Transistoren, die der erste und der zweite Zweig aufweisen, ausgeschaltet
sein, wenn der Steuerschalter eingeschaltet ist.
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Bei
einigen Ausführungsbeispielen
weist das selektive Einschalten der Transistoren, die der erste und
der zweite Zweig aufweisen, gemäß dem Spannungspegel
der Eingangsdaten das Steuern des Spannungspegels der Eingangsdaten;
und das Anlegen der Eingangsdaten, deren Spannungspegel gesteuert
wurde, an die Transistoren, die der erste und der zweite Zweig aufweisen,
auf.
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Bei
einigen Ausführungsbeispielen
kann schließlich
bei dem Steuern des Spannungspegels der Eingangsdaten der Spannungspegel
der Eingangsdaten basierend auf einem Gleichtaktspannungspegel der
Transistoren, die der erste und der zweite Zweig aufweisen, gesteuert
werden.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 ist
ein Schaltungsdiagramm eines herkömmlichen Strommoduslogik-(CML-;
CML = Current Mode Logic)Systems;
-
2 ist
ein Schaltungsdiagramm eines herkömmlichen Niederspannungs-Differenzsignaltreibers;
-
3A ist
ein Schaltungsdiagramm eines weiteren herkömmlichen Niederspannungs-Differenzsignaltreibers;
-
3B ist
ein detailliertes Schaltungsdiagramm des herkömmlichen Niederspannungs-Differenzsignaltreibers
von 3A;
-
4 ist
ein Schaltungsdiagramm von Niederspannungs-Differenzsignaltreibern gemäß exemplarischen
Ausführungsbeispielen
der vorliegenden Erfindung;
-
5 ist
ein Schaltungsdiagramm, das den Betrieb von einem der Niederspannungs-Differenzsignaltreiber
von 4 gemäß exemplarischen
Ausführungsbeispielen
der vorliegenden Erfindung darstellt;
-
6 ist
ein Schaltungsdiagramm, das einen Stromweg darstellt, der in einem
Niederspannungs-Differenzsignaltreiber von 5 ansprechend auf
Daten mit einem logisch niedrigen Pegel gemäß exemplarischen Ausführungsbeispielen
der vorliegenden Erfindung gebildet wird;
-
7 ist
ein Schaltungsdiagramm eines Niederspannungs-Differenzsignaltreibers gemäß anderen
exemplarischen Ausführungsbeispielen
der vorliegenden Erfindung; und
-
8A und 8B sind
Diagramme, die Variationen der logischen Pegel von Signalen, die aus
einer Treibeinheit von 7 gemäß exemplarischen Ausführungsbeispielen
der vorliegenden Erfindung ausgegeben werden, darstellen.
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DETAILLIERTE BESCHREIBUNG
DER ERFINDUNG
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Die
vorliegende Erfindung ist im Folgenden vollständiger unter Bezugnahme auf
die beigefügten Zeichnungen,
in denen darstellende Ausführungsbeispiele
der Erfindung gezeigt sind, beschrieben. Diese Erfindung kann jedoch
in vielen unterschiedlichen Formen ausgeführt sein und sollte nicht als
auf die hierin dargelegten Ausführungsbeispiele
begrenzt aufgefasst werden. Diese Ausführungsbeispiele sind vielmehr
vorgesehen, derart, dass diese Offenbarung gründlich und vollständig ist,
und dieselben vermitteln Fachleuten vollständig den Schutzbereich der Erfindung.
-
Es
ist offensichtlich, dass, wenn auf ein Element als ”gekoppelt”, ”verbunden” oder ”ansprechend” mit oder
auf ein anderes Element Bezug genommen wird, dasselbe direkt mit
dem anderen Element gekoppelt, verbunden sein kann oder auf dasselbe
ansprechen kann oder dazwischen liegende Elemente ebenfalls vorhanden
sein können.
Wenn im Gegensatz dazu auf ein Element als ”direkt gekoppelt”, ”direkt
verbunden” oder ”direkt
ansprechend” auf
ein anderes Element Bezug genommen wird, sind keine dazwischen liegenden
Elemente vorhanden. Gleiche Ziffern beziehen sich durchgehend auf
gleiche Elemente. Wie hierin verwendet, umfasst der Ausdruck ”und/oder” jede und
alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten
Gegenstände
und kann durch ”/” abgekürzt sein.
Jedes hierin beschriebene und dargestellte Ausführungsbeispiel umfasst außerdem ebenso
das Ausführungsbeispiel
des komplementären
Leitfähigkeitstyps
desselben.
-
Es
ist ferner offensichtlich, dass, obwohl die Ausdrücke erste(r,
s), zweite(r, s), etc. hierin verwendet werden können, um verschiedene Elemente
zu beschreiben, diese Elemente nicht durch diese Ausdrücke begrenzt
sein sollen. Diese Ausdrücke
werden lediglich verwendet, um ein Element von einem anderen Element
zu unterscheiden.
-
Die
hierin verwendete Terminologie dient lediglich dem Zweck des Beschreibens
von speziellen Ausführungsbeispielen
und soll nicht die Erfindung begrenzen. Wie hierin verwendet, sollen
die Singularformen ”eine,
einer, eines” und ”der, die,
das” ebenso
die Pluralformen umfassen, es sei denn, dass es der Zusammenhang
klar anders zeigt. Es ist ferner offensichtlich, dass die Ausdrücke ”aufweisen”, ”aufweisend”, ”umfassen” und/oder ”umfassend”, wenn
dieselben hierin verwendet werden, die Anwesenheit von gegebenen
Merkmalen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren,
jedoch nicht die Anwesenheit oder Hinzufügung von einem oder mehreren
anderen Merkmalen, Schritten, Operationen, Elementen, Komponenten
und/oder Gruppen derselben ausschließen.
-
Alle
Ausdrücke
(einschließlich
technischer und wissenschaftlicher Ausdrücke), die hierin verwendet
werden, besitzen die gleiche Bedeutung, wie sie allgemein durch
Fachleute, die diese Erfindung betrifft, verstanden wird, es sei
denn, dass es anders definiert ist. Es ist ferner offensichtlich,
dass Ausdrücke,
wie z. B. dieselben, die in allgemein verwendeten Wörterbüchern definiert
sind, als eine Bedeutung aufweisend interpretiert werden sollten,
die mit der Bedeutung derselben in dem Zusammenhang der relevanten
Technik konsistent ist, und nicht in einem idealisierten Sinn oder übermäßig formalen
Sinn interpretiert werden, es sei denn, dass es ausdrücklich hierin
so definiert ist.
-
Es
ist für
Fachleute ferner offensichtlich, dass auf Transistoren hierin allgemein
als eine erste und eine zweite gesteuerte Elektrode, die einer ersten
und einer zweiten Source/Drain-Region eines Feldeffekttransistors
oder einer Emitter- und einer Kollektorregion eines Bipolartransistors
entsprechen können,
und eine Steuerelektrode, die einem Gate eines Feldeffekttransistors
oder einer Basis eines Bipolartransistors entsprechen kann, aufweisend
Bezug genommen werden kann. Jede Bezugnahme auf zwei Gegenstände, wie
z. B. zwei Transistoren oder Widerstände, die miteinander verbunden
sind, zieht außerdem
mehr als zwei miteinander verbundene Gegenstände in Betracht. Ein erster
Zweig kann daher beispielsweise drei Transistoren und drei Widerstände, die
alle zwischen der ersten und der zweiten Stromquelle in Reihe geschaltet
sind, aufweisen. Auf die zwei Anschlüsse eines Widerstands kann schließlich hierin
als ”Enden” Bezug
genommen werden, obwohl dieselben physischen Enden eines resistiven
Materials nicht entsprechen müssen.
-
4 ist
ein Schaltungsdiagramm von Niederspannungs-Differenzsignaltreibern 400 und 410 gemäß exemplarischen
Ausführungsbeispielen
der vorliegenden Erfindung. Bezug nehmend auf 4 kann
bei einigen Ausführungsbeispielen,
wenn ein erster Chip CP1 Signale zu einem zweiten Chip CP2 sendet,
der Niederspannungs-Differenzsignaltreiber 400 Signalreflexionen
reduzieren, indem der Abschlusswiderstand einer Sendeeinheit TX1
des ersten Chips CP1 gleich dem Abschlusswiderstand einer Sendeeinheit
TX2 des zweiten Chips CP2 gemacht wird. Wenn der erste Chip CP1
Signale von dem zweiten Chip CP2 empfängt, entfernt der Niederspannungs-Differenzsignaltreiber 400 bei
einigen Ausführungsbeispielen
außerdem
unter Verwendung eines Steuerschalters RSW den Abschlusswiderstand
der Sendeeinheit TX1 derart, dass lediglich der Abschlusswiderstand
einer Empfangseinheit RX1 des ersten Chips CP1 übrig bleibt.
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Der
Niederspannungs-Differenzsignaltreiber 400 kann gemäß exemplarischen
Ausführungsbeispielen
der Erfindung zusätzlich
die Zahl von Stiften um die Hälfte
reduzieren, indem die gleichen Stifte für sowohl das Senden als auch
das Empfangen von Signalen verwendet werden, und kann Signale bei
einer hohen Geschwindigkeit senden und empfangen, während weniger
Leistung verbraucht wird.
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Der
Niederspannungs-Differenzsignaltreiber 400 empfängt Daten
und sendet oder empfängt
Differenzsignale über
Sendeleitungen.
-
Der
Niederspannungs-Differenzsignaltreiber 400 ist in dem ersten
Chip CP1 eingebaut, und der Niederspannungs-Differenzsignaltreiber 410 ist
in dem zweiten Chip CP2 eingebaut. Bei einigen Ausführungsbeispielen
weist der Niederspannungs-Differenzsignaltreiber 400 die
gleiche Struktur auf wie der Niederspannungs-Differenzsignaltreiber 410.
Die Struktur und der Betrieb des Niederspannungs-Differenzsignaltreibers 400 ist
im Folgenden detaillierter beschrieben.
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Der
Niederspannungs-Differenzsignaltreiber 400 weist eine erste
und eine zweite Stromquelle IS1 und IS2, die mit einer Leistungsversorgungsspannung
VDD bzw. einer Massespannung VSS verbunden sind, einen ersten Zweig
BR1 und einen zweiten Zweig BR2 auf.
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Der
erste Zweig BR1 weist mindestens zwei Transistoren, d. h. TR1 und
TR2, die zwischen der ersten und der zweiten Stromquelle IS1 und
IS2 in Reihe geschaltet sind, auf und ist bei einem ersten Knoten
mit einer der Sendeleitungen TL und TLB verbunden sind. Der zweite
Zweig BR2 weist mindestens zwei Transistoren, d. h. TR3 und TR4,
die zwischen der ersten und der zweiten Stromquelle IS1 und IS2
in Reihe geschaltet sind, auf und ist bei einem zweiten Knoten N2
mit der anderen Sendeleitung verbunden.
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Der
erste Zweig BR1 weist ferner einen ersten und einen zweiten Widerstand
R1 und R2, die zwischen den Transistoren TR1 und TR2 in Reihe geschaltet
sind, auf, und der zweite Zweig BR2 weist einen dritten und einen
vierten Widerstand R3 und R4, die zwischen den Transistoren TR3
und TR4 in Reihe geschaltet sind, auf.
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Der
erste und der zweite Chip CP1 und CP2 senden über die Ausgangsanschlussflächen DQ1, DQB1,
DQ2 und DQB2 unter Verwendung der Niederspannungs-Differenzsignaltreiber 400 bzw. 410 zueinander
Daten oder empfangen Daten voneinander. Der Betrieb eines Niederspannungs-Differenzsignaltreibers 400 gemäß exemplarischen
Ausführungsbeispielen
der vorliegenden Erfindung ist detailliert unter Bezugnahme auf 5 beschrieben.
-
5 ist
ein Schaltungsdiagramm, das den Betrieb eines Niederspannungs-Differenzsignaltreibers 400 von 4 darstellt. 5 stellt
insbesondere das Senden von Daten zu dem zweiten Chip CP2 oder den
Empfang von Daten von dem zweiten Chip CP2 unter Verwendung des
Niederspannungs-Differenzsignaltreibers 400 dar. Der zweite
Chip CP2 ist zur Erklärung
in 5 dargestellt, als ob derselbe lediglich Widerstände aufweisen
würde.
-
Bezug
nehmend auf 5 weist der erste Zweig BR1
den ersten und den zweiten Transistor TR1 und TR2 und den ersten
und den zweiten Widerstand R1 und R2 auf. Eine erste gesteuerte
Elektrode (z. B. Source/Drain) des ersten Transistors TR1 ist mit
der ersten Stromquelle IS1 verbunden, und Daten DATA werden zu einer
Steuerelektrode (z. B. ein Gate) des ersten Transistors TR1 eingespeist.
Ein Ende des ersten Widerstands R1 ist mit einer zweiten gesteuerten
Elektrode des ersten Transistors TR1 verbunden, und das andere Ende
des ersten Widerstands R1 ist mit einem ersten Knoten N1 verbunden.
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Eine
erste gesteuerte Elektrode des zweiten Transistors TR2 ist mit der
zweiten Stromquelle IS2 verbunden, und die Daten DATA werden in
eine Steuerelektrode des zweiten Transistors TR2 eingespeist. Ein
Ende des zweiten Widerstands R2 ist mit dem ersten Knoten N1 verbunden,
und das andere Ende des zweiten Widerstands R2 ist mit einer zweiten
gesteuerten Elektrode des zweiten Transistors TR2 verbunden.
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Der
zweite Zweig BR2 weist den dritten und vierten Transistor TR3 und
TR4 und den dritten und vierten Widerstand R3 und R4 auf. Eine erste
gesteuerte Elektrode des dritten Transistors TR3 ist mit der ersten
Stromquelle IS1 verbunden, und invertierte Daten DATAB, die eine
invertierte Version der Daten DATA sind, werden in eine Steuerelektrode
des dritten Transistors TR3 eingespeist.
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Ein
Ende des dritten Widerstands R3 ist mit einer zweiten gesteuerten
Elektrode des dritten Transistors TR3 verbunden, und das andere
Ende des dritten Widerstands R3 ist mit einem zweiten Knoten N2
verbunden. Eine erste gesteuerte Elektrode des vierten Transistors
TR4 ist mit der zweiten Stromquelle IS2 verbunden, und die invertierten
Daten DATAB werden in eine Steuerelektrode des vierten Transistors
TR4 eingespeist. Ein Ende des vierten Widerstands R4 ist mit dem
zweiten Knoten N2 verbunden, und das andere Ende des vierten Widerstands
R4 ist mit einer zweiten gesteuerten Elektrode des vierten Transistors
TR4 verbunden.
-
Jeder
der ersten bis vierten Widerstände
R1 bis R4 kann einen Widerstandswert von 0,9Z aufweisen, wobei Z
eine Variable ist. Jedes der Elemente des Niederspannungs-Differenzsignaltreibers 400 weist
einen inneren Widerstand bzw. Eigenwiderstand auf. Ein Resultat
des Summierens des Eigenwiderstands der ersten Stromquelle IS1 und
des Eigenwiderstands des ersten Transistors TR1 ist etwa 0,1Z, und
ein Resultat des Summierens des Eigenwiderstands der zweiten Stromquelle
IS2 und des Innenwiderstands des vierten Transistors TR4 ist bei einigen
Ausführungsbeispielen
etwa 0,1Z.
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Wenn
der Steuerschalter RSW in dem zweiten Chip CP2 eingeschaltet ist,
weisen die Widerstände
des zweiten Chips CP2 einen Gesamtwiderstand von 2Z auf. Es sei
angenommen, dass die Daten DATA, die einen zweiten Pegel aufweisen,
in den ersten Chip CP1 eingespeist werden und der zweite Pegel ein
logisch niedriger Pegel ist, der erste und der vierte Transistors
TR1 und TR4 eingeschaltet sind und der zweite und der dritte Transistor
TR2 und TR3 ausgeschaltet sind. Als ein Resultat ist ein Stromweg entlang
der ersten Stromquelle IS1, des ersten Knotens N1 und der Ausgangsanschlussfläche DQ1
gebildet, und ein Differenzsignal wird von der Ausgangsanschlussfläche DQ1
ausgegeben.
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Das
Differenzsignal, das von der Ausgangsanschlussfläche DQ1 ausgegeben wird, ist
an die Ausgangsanschlussfläche
DQB1 über
die Ausgangsanschlussfläche
DQ2, die Widerstände
(2Z) des zweiten Chips CP2 und die Ausgangsanschlussfläche DQB2
angelegt und wird dann zu der Massespannung VSS entlang eines Stromwegs,
der zwischen dem zweiten Knoten N2 und dem vierten Transistors TR4
gebildet ist, gesendet.
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In
dem Stromweg, der erzeugt wird, wenn die Daten DATA, die einen logisch
niedrigen Pegel aufweisen, in den ersten Chip CP1 eingespeist werden, ist
ein Gesamtwiderstand des ersten Chips CP1 gleich dem Gesamtwiderstand
der Widerstände
des zweiten Chips, d. h. 2Z. Der Niederspannungs-Differenzsignaltreiber 400 von 5 weist,
mit anderen Worten, gemäß einigen
Ausführungsbeispielen
der Erfindung den gleichen Abschlusswiderstand wie der Gesamtwiderstand
der Widerstände
des zweiten Chips CP2 auf, wenn die Daten DATA zu dem zweiten Chip
CP2 gesendet werden, was die Signalreflexionen, die durch einen
Lastwiderstand verursacht werden, reduzieren oder minimieren kann.
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6 ist
ein Schaltungsdiagramm, das einen Stromweg darstellt, der in dem
Niederspannungs-Differenzsignaltreiber 400 von 5 gemäß exemplarischen
Ausführungsbeispielen
der Erfindung gebildet ist. Bezug nehmend auf 6 weisen, wenn
Z 50 Ω ist,
die erste Stromquelle IS1 und der erste Transistor TR1 zusammen
einen Widerstand von 5 Ω auf,
der erste Widerstand R1 weist einen Widerstand von 45 Ω auf, der
vierte Widerstand R4 weist einen Widerstand von 45 Ω auf und
der vierte Transistor TR4 und die zweite Stromquelle IS2 weisen
zusammen einen Widerstand von 5 Ω auf.
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Da
der Gesamtwiderstand des ersten Chips CP1 100 Ω ist und der Gesamtwiderstand
der Widerstände
des zweiten Chips CP2 100 Ω ist,
ist es möglich,
die Wahrscheinlichkeit zu reduzieren, dass die Widerstände des
zweiten Chips CP2 Signale reflektieren, die über die Ausgangsanschlussflächen DQ1 und
DQB1 ausgegeben werden.
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Da
der Widerstand des ersten Chips CP1 100 Ω ist, kann die Sendeeinheit
TX des ersten Chips CP1 einen Strom Io von etwa 4 mA benötigen, um
einen Unterschied von etwa 400 mV zwischen der Spannung eines Signals,
das über
die Sendeleitung TL gesendet wird, und der Spannung eines Signals, das über die
Sendeleitung TLB gesendet wird, beizubehalten. Der Niederspannungs-Differenzsignaltreiber 400 kann
dementsprechend gemäß Ausführungsbeispielen
der Erfindung weniger Leistung verbrauchen als der herkömmliche
Niederspannungs-Differenzsignaltreiber 300 von 3A.
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Der
Niederspannungs-Differenzsignaltreiber 400, der in dem
ersten Chip CP1 eingebaut ist, und der Niederspannungs-Differenzsignaltreiber 410,
der in dem zweiten Chip CP2 eingebaut ist, können zusätzlich die gleiche Struktur
aufweisen und sind symmetrisch derart, dass jeder der Niederspannungs-Differenzsignaltreiber 400 und 410 eine
Halbduplexstruktur annehmen kann. Jeder Niederspannungs-Differenzsignaltreiber 400 und 410 kann
gemäß einigen
Ausführungsbeispielen
der Erfindung somit die Zahl von Stiften, die zum Senden und Empfangen
der Daten DATA verwendet werden, reduzieren.
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Bezug
nehmend wiederum auf 5 verwendet der Niederspannungs-Differenzsignaltreiber 400 einen
Steuerschalter RSW, wenn Daten DATA, die von dem zweiten Chip CP2
ausgegeben werden, empfangen werden.
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Der
Niederspannungs-Differenzsignaltreiber 400 weist den Steuerschalter
RSW zwischen einem dritten Knoten N3, der ein Knoten ist, der den
ersten Transistor TR1 und den ersten Widerstand R1 verbindet, und
einem vierten Knoten N4, der ein Knoten ist, der den dritten Transistor
TR3 und den dritten Widerstand R3 verbindet, auf.
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Wenn
Differenzsignale, d. h. die Daten DATA, von dem zweiten Chip CP2 über die
Sendeleitungen TL und TLB eingespeist werden, sind alle der ersten
bis vierten Transistoren TR1 bis TR4 ausgeschaltet, und der Steuerschalter
RSW ist eingeschaltet. Der Steuerschalter RSW wird ansprechend auf ein
Steuersignal RXEN eingeschaltet und ausgeschaltet. Das Steuersignal
RXEN ist ein Signal, das aktiviert wird und dann den Steuerschalter
RSW einschaltet, wenn der Niederspannungs-Differenzsignaltreiber 400 die
Daten DATA von dem zweiten Chip CP2 empfängt.
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Alle
der ersten bis vierten Transistoren TR1 bis TR4 und die erste und
die zweite Stromquelle IS1 und IS2 sind dementsprechend nicht in
Betrieb, und der Niederspannungs-Differenzsignaltreiber 400 ist gemäß den Widerständen des
zweiten Chips CP2 in Betrieb. Es sei angenommen, dass der Steuerschalter
RSW einen Eigenwiderstand von 2Z aufweist und Z beispielsweise 50 Ω ist.
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Dann
weisen die Ausgangsanschlussfläche DQ1,
der erste Knoten N1, der erste Widerstand R1, der Steuerschalter
RSW, der dritte Widerstand R3, der zweite Knoten N2 und die Ausgangsanschlussfläche DQB1
einen Gesamtwiderstand von zusammen 100 Ω auf. Der Widerstand des ersten
Chips CP1 ist, mit anderen Worten, gemäß einigen Ausführungsbeispielen
der Erfindung gleich dem Gesamtwiderstand der Widerstände des
zweiten Chips CP2.
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Wenn
die Daten DATA zu dem zweiten Chip CP2 gesendet werden, schaltet
der Niederspannungs-Differenzsignaltreiber 400 den Steuerschalter RSW
aus und bildet unter Verwendung der ersten bis vierten Widerstände R1 bis
R4 den gleichen Abschlusswiderstand wie der Gesamtwiderstand der Widerstände des
zweiten Chips CP2.
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7 ist
ein Schaltungsdiagramm eines Niederspannungs-Differenzsignaltreibers 700 gemäß einem
weiteren exemplarischen Ausführungsbeispiel der
vorliegenden Erfindung, und 8A und 8B sind
Diagramme, die die Pegel von Signalen darstellen, die von einer
Treibeinheit 710 ausgegeben werden, auf die ferner als
eine Dual-Free- bzw.
Doppel-Frei-Treibeinheit 710 von 7 Bezug
genommen wird.
-
Bezug
nehmend auf 7 weist der Niederspannungs-Differenzsignaltreiber 700 die
Doppel-Frei-Treibeinheit 710, eine Sendeeinheit 720 und eine
Empfangseinheit 730 auf.
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Die
Doppel-Frei-Treibeinheit 710 gibt ansprechend auf ein Steuersignal
RXEN, ein Taktsignal CLK und Daten DATA ein Hinunterziehsignal PDS
mit einem ersten Gleichtaktspannungspegel und ein Hinaufziehsignal
PUS mit einem zweiten Gleichtaktspannungspegel aus.
-
Bei
einigen Ausführungsbeispielen
ist der erste Gleichtaktspannungspegel ein Spannungspegel, der zum
Steuern eines NMOS-Transistors bei einer hohen Geschwindigkeit geeignet
ist, und der zweite Gleichtaktspannungspegel ist ein Spannungspegel,
der zum Steuern eines PMOS-Transistors bei einer hohen Geschwindigkeit
geeignet ist. Der erste Gleichtaktspannungspegel ist höher als
der zweite Gleichtaktspannungspegel.
-
Der
erste Gleichtaktspannungspegel ist insbesondere zum Steuern des
zweiten und des vierten Transistors TR2 und TR4 in der Sendeeinheit 720 geeignet,
und der zweite Gleichtaktspannungspegel ist zum Steuern des ersten
und des dritten Transistors TR1 und TR3 in der Sendeeinheit 720 geeignet.
-
Die
Sendeeinheit 720 gibt Differenzsignale von außen über die
Sendeleitungen TL und TLB ansprechend auf das Hinaufziehsignal PUS
und das Hinunterziehsignal PDS, die von der Doppel-Frei-Treibeinheit 710 ausgegeben
werden, aus. Die Empfangseinheit 730 empfängt über die
Sendeleitungen TL und TLB Differenzsignale. Die Strukturen und der Betrieb
der Sendeeinheit 720 und Empfangseinheit 730 können gleich
den Strukturen und dem Betrieb der Sendeeinheit TX1 und der Empfangseinheit
RX1 von 5 sein.
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Bei
einigen Ausführungsbeispielen
weist die Doppel-Frei-Treibeinheit 710 eine erste Steuerung 740 und
eine zweite Steuerung 760 auf.
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Die
erste Steuerung 740 steuert gemäß einem logischen Pegel der
Daten DATA ansprechend auf das Steuersignal RXEN und das Taktsignal
CLK die logischen Pegel der Hinunterziehsignale PDS und eines invertierten
Hinunterziehsignals PDSB. Die zweite Steuerung 760 steuert
gemäß dem logischen
Pegel der Daten DATA ansprechend auf ein invertiertes Steuersignal
RXENB und ein invertiertes Taktsignal CLKB die logischen Pegel des
Hinaufziehsignals PUS und eines invertierten Hinaufziehsignals PUSB.
-
Da
die Daten DATA, die zu dem Niederspannungs-Differenzsignaltreiber 700 eingespeist
werden, eine Schwankungsbreite gleich einem CMOS-Pegel aufweisen,
können
dieselben als ein Hindernis für
den Betrieb des Niederspannungs-Differenzsignaltreibers 700 bei
einer hohen Frequenz dienen. Die Doppel-Frei-Treibeinheit 710 wandelt dementsprechend
den Pegel der Daten DATA um, um mit dem ersten und dem zweiten Gleichtaktspannungspegel
kompatibel zu sein, die zum Steuern des ersten bis vierten Transistors
TR1 bis TR4 geeignet sind, und gibt dann die Umwandlungsresultate
zu der Sendeeinheit 720 aus.
-
Der
Betrieb der Doppel-Frei-Treibeinheit 710 ist im Folgenden
detaillierter beschrieben. Die erste Steuerung 740 weist
einen Generator 745 für
ein Hinunterziehsignal und einen Generator 750 für ein invertiertes
Hinunterziehsignal auf.
-
Der
Generator 745 für
ein Hinunterziehsignal erzeugt ein Hinunterziehsignal (PDS), dessen
logischer Pegel ansprechend auf das Steuersignal RXEN und das Taktsignal
CLK zu dem logischen Pegel der Daten DATA entgegengesetzt ist. Der Generator
für ein
Hinunterziehsignal 745 weist einen ersten Steuerwiderstand
CR1, der zwischen eine Leistungsversorgungsspannung VDD und einen
ersten Steuerknoten NC1 geschaltet ist, einen ersten Steuertransistors
CTR1, der zwischen den ersten Steuerknoten NC1 und eine Massespannung
VSS geschaltet ist, und einen zweiten und einen dritten Steuertransistor
CTR2 und CTR3, die miteinander zwischen dem ersten Steuerknoten
NC1 und der Massespannung VSS in Reihe geschaltet sind, auf. Das
Taktsignal CLK und die Daten DATA werden in die Steuerelektroden
(z. B. den Gates) des zweiten bzw. des dritten Steuertransistors
CTR2 und CTR3 eingespeist.
-
Der
Generator 750 für
das invertierte Hinunterziehsignal erzeugt das invertierte Hinunterziehsignal
PDSB, dessen logischer Pegel gleich dem logischen Pegel der Daten
DATA ist, ansprechend auf das Steuersignal RXEN und das Taktsignal
CLK. Der Generator 750 für das invertierte Hinunterziehsignal weist
einen zweiten Steuerwiderstand CR2, der zwischen die Leistungsversorgungsspannung
VDD und einen zweiten Steuerknoten NC2 geschaltet ist, einen vierten
Steuertransistor CTR4, der zwischen den zweiten Steuerknoten NC2
und die Massespannung VSS geschaltet ist, und einen fünften und
einen sechsten Steuertransistor CTR5 und CTR6, die miteinander zwischen
dem zweiten Steuerknoten NC2 und der Massespannung VSS in Reihe
geschaltet sind, auf. Das Taktsignal CLK und die invertierten Daten
DATAB werden in die Steuerelektroden des fünften bzw. des sechsten Steuertransistors
CTR5 und CTR6 eingespeist.
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Die
zweite Steuerung 760 weist einen Generator 765 für ein Hinaufziehsignal
und einen Generator 770 für ein invertiertes Hinaufziehsignal
auf. Der Generator 765 für ein Hinaufziehsignal erzeugt
ansprechend auf das invertierte Steuersignal RXENB und das invertierte
Taktsignal CLKB das Hinaufziehsignal PUS, dessen logischer Pegel
gleich dem logischen Pegel der Daten ist.
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Der
Generator 765 für
ein Hinaufziehsignal weist einen ersten und einen zweiten invertierten Steuertransistor
CTRB1 und CTRB2, die miteinander zwischen der Leistungsversorgungsspannung
VDD und einem ersten invertierten Steuerknoten NCB1 in Reihe geschaltet
sind, einen dritten invertierten Steuertransistor CTRB3, der zwischen
die Leistungsversorgungsspannung VDD und den ersten invertierten Steuerknoten
NCB1 geschaltet ist, und einen dritten Steuerwiderstand CR3, der
zwischen den ersten invertierten Steuerknoten NCB1 und die Massespannung
VSS geschaltet ist, auf. Die invertierten Daten DATAB und das invertierte
Taktsignal CLKB werden in die Steuerelektroden des ersten bzw. des
zweiten invertierten Steuertransistors CTRB1 und CTRB2 eingespeist.
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Der
Generator 770 für
das invertierte Hinaufziehsignal erzeugt ansprechend auf das invertierte Steuersignal
RXENB und das invertierte Taktsignal CLKB ein invertiertes Hinaufziehsignal
PUSB, dessen logischer Pegel zu dem logischen Pegel der Daten DATA
entgegengesetzt ist.
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Der
Generator 770 für
das invertierte Hinaufziehsignal PUSB weist einen vierten und einen
fünften
invertierten Steuertransistor CTRB4 und CTRB5, die miteinander zwischen
der Leistungsversorgungsspannung VDD und einem zweiten invertierten
Steuerknoten NCB2 in Reihe geschaltet sind, einen sechsten invertierten
Steuertransistor CTRB6, der zwischen die Leistungsversorgungsspannung
und den zweiten invertierten Steuerknoten NCB2 geschaltet ist, und
einen vierten Steuerwiderstand CR4, der zwischen den zweiten invertierten
Steuerknoten NCB2 und die Massespannung VSS geschaltet ist, auf.
Die Daten DATA und das invertierte Taktsignal CLKB werden in die
Steuerelektroden des vierten bzw. des fünften invertierten Steuertransistors CTRB4
und CTRB5 eingespeist, und das Steuersignal RXENB wird in die Steuerelektrode
des sechsten invertierten Steuertransistors CTRB6 eingespeist.
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Die
Daten DATA werden nach außen
abgegeben, wenn das Taktsignal CLK einen logisch hohen Pegel aufweist
und das Steuersignal RXEN einen logisch niedrigen Pegel aufweist.
Die erste und die zweite Steuerung 740 und 760 sind
gemäß dem logischen
Pegel der Daten DATA in Betrieb.
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Der
Betrieb der ersten und der zweiten Steuerung 740 und 760 sind
im Folgenden detaillierter unter der Annahme beschrieben, dass die
Daten DATA einen logisch niedrigen Pegel aufweisen. Da das Steuersignal
RXEN einen logisch niedrigen Pegel aufweist, ist der dritte invertierte
Steuertransistor CTRB3 des Generator für ein Hinaufziehsignals 765 ausgeschaltet,
der erste invertierte Steuertransistor CTRB1 wird ansprechend auf
die invertierten Daten DATAB ausgeschaltet, und der zweite invertierte Steuertransistor
CTRB2 wird ansprechend auf das invertierte Taktsignal CLKB eingeschaltet.
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Der
erste invertierte Steuerknoten NCB1 ist dementsprechend zu einem
logisch niedrigen Pegel geschaltet, und der erste Transistor TR1
der Sendeeinheit 720 wird ansprechend auf das Hinaufziehsignal
PUS mit einem logisch niedrigen Pegel eingeschaltet. Der zweite
invertierte Steuerknoten NCB2 ist zu einem logisch hohen Pegel geschaltet,
und der dritte Transistor TR3 der Sendeeinheit 720 ist
ausgeschaltet. Der dritte und der vierte Steuerwiderstand CR3 und
CR4 weisen vorbestimmte Widerstandswerte auf, derart, dass die Spannungspegel
des ersten und des zweiten invertierten Steuerknotens NCB1 und NCB2
gleichmäßig beibehalten
werden können.
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Da
das Steuersignal RXEN einen logisch niedrigen Pegel aufweist, ist
der erste Transistor CTR1 des Generators 745 für ein Hinunterziehsignal ausgeschaltet,
der zweite Steuertransistor CTR2 wird ansprechend auf das Taktsignal
CLK eingeschaltet, und der dritte Steuertransistor CTR3 wird ansprechend
auf die Daten DATA ausgeschaltet.
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Der
erste Steuerknoten NC1 ist zu einem logisch hohen Pegel geschaltet,
und der vierte Transistor TR4 der Sendeeinheit 720 wird
ansprechend auf das Hinunterziehsignal PDS, das einen logisch hohen
Pegel aufweist, eingeschaltet. Der zweite Steuerknoten NC2 ist zu
einem logisch niedrigen Pegel geschaltet, und der zweite Transistor
TR2 der Sendeeinheit 720 ist ausgeschaltet.
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Wenn
der logische Pegel der Daten DATA niedrig ist, wird der gleiche
Stromweg, der in dem Niederspannungs-Differenzsignaltreiber 600 von 6 erzeugt
wird, in dem Niederspannungs-Differenzsignaltreiber 700 erzeugt.
Der Niederspannungs-Differenzsignaltreiber 700 kann
jedoch eine höhere
Betriebsgeschwindigkeit als der Niederspannungs-Differenzsignaltreiber 600 von 6 erreichen.
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8A stellt
Variationen der logischen Pegel des Hinunterziehsignals PDS und
des invertierten Hinunterziehsignals PDSB dar. Bezug nehmend auf 8A schwankt
Spannungspegel des Hinunterziehsignals PDS zwischen der Leistungsversorgungsspannung
VDD und einer Spannung, die durch Subtrahieren einer Spannung VDD – I·CR1, die
durch den dritten Steuerwiderstand CR3 aus der Leistungsversorgungsspannung
VDD erzeugt wird, erhalten wird, und der Spannungspegel des invertierten
Hinunterziehsignals PDSB schwankt zwischen der Leistungsversorgungsspannung
VDD und einer Spannung, die durch Subtrahieren einer Spannung VDD – I·CR2, die
durch den vierten Widerstand CR4 aus der Leistungsversorgungsspannung
VDD erzeugt wird, erhalten wird, wenn der Spannungspegel der Daten DATA
zwischen der Leistungsversorgungsspannung VDD und der Massespannung
VSS schwankt.
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8B stellt
die Variationen der logischen Pegel des Hinaufziehsignals PUS und
des invertierten Hinaufziehsignals PUSB dar. Bezug nehmend auf 8B schwankt
der Spannungspegel des Hinaufziehsignals PUS zwischen der Massespannung VSS
und einer Spannung, die durch Addieren der Massespannung VSS zu
einer Spannung VDD + I·CR3,
die durch den ersten Steuerwiderstand CR1 erzeugt wird, erhalten
wird, und der Spannungspegel des invertierten Hinaufziehsignals
PUSB schwankt zwischen der Massespannung VSS und einer Spannung,
die durch Addieren der Massespannung VSS zu einer Spannung VDD +
I·CR4,
die durch den zweiten Steuerwiderstand CR2 erzeugt wird, erhalten wird,
wenn der Spannungspegel der Daten DATA zwischen der Leistungsversorgungsspannung
VDD und der Massespannung VSS schwankt.
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Das
Hinaufziehsignal PUS, das Hinunterziehsignal PDS, das invertierte
Hinaufziehsignal und das invertierte Hinunterziehsignal PDSB, die
an den ersten bis vierten Transistor TR1 bis TR4 der Sendeeinheit 720 angelegt
sind, weisen, mit anderen Worten, eine kleine Schwankungsbreite
auf, so dass die Betriebsgeschwindigkeit der Sendeeinheit 720 erhöht ist.
Der Niederspannungs-Differenzsignaltreiber 700 kann unter
Verwendung der Doppel-Frei-Treibeinheit 710 Hochfrequenzoperationen
durchführen.
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Der
Betrieb der Doppel-Frei-Treibeinheit 710 ist, wenn die
Daten DATA einen logisch hohen Pegel aufweisen, für Fachleute
offensichtlich, und daher ist die detaillierte Beschreibung desselben
ausgelassen.
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Datenkommunikationssysteme
gemäß exemplarischen
Ausführungsbeispielen
der vorliegenden Erfindung sind im Folgenden detailliert beschrieben.
Diese Datenkommunikationssysteme können einen ersten und einen
zweiten Niederspannungs-Differenzsignaltreiber, die miteinander
durch Sendeleitungen verbunden sind, aufweisen und Daten voneinander über die
Sendeleitungen empfangen und zueinander senden.
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Der
erste Niederspannungs-Differenzsignaltreiber weist eine Doppel-Frei-Treibeinheit auf,
die konfiguriert ist, um Signalreflexionen zu reduzieren, indem
ein Abschlusswiderstand verwendet wird, der gleich einem Lastwiderstand
des zweiten Differenzsignaltreibers ist, wenn Daten zu dem zweiten
Niederspannungs-Differenzsignaltreiber
gesendet werden, und ist ferner konfiguriert, um die Geschwindigkeit des
Sendens der Daten zu dem zweiten Niederspannungs-Differenzsignaltreiber zu erhöhen, indem
der logische Pegel der Daten gesteuert wird. Der zweite Niederspannungs-Differenzsignaltreiber
kann die gleiche Struktur wie der erste Niederspannungs-Differenzsignaltreiber
aufweisen.
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Der
erste Niederspannungs-Differenzsignaltreiber kann die gleiche Struktur
wie der erste Niederspannungs-Differenzsignaltreiber 400 in 4 aufweisen
und kann der gleichen Funktion dienen. Der zweite Niederspannungs-Differenzsignaltreiber
kann die gleiche Struktur wie der zweite Niederspannungs-Differenzsignaltreiber 410 von 4 aufweisen
und kann der gleichen Funktion dienen. Eine detaillierte Beschreibung
des Betriebs und der Struktur des Datenkommunikationssystems muss
somit nicht vorgesehen sein.
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Datenkommunikationsverfahren
eines Niederspannungs-Differenzsignaltreibers gemäß exemplarischen
Ausführungsbeispielen
der vorliegenden Erfindung sind im Folgenden detailliert beschrieben. Der
Niederspannungs-Differenzsignaltreiber weist einen ersten und einen
zweiten Zweig und einen Steuerschalter zum Steuern des Empfangs
von Differenzsignalen auf und sendet und empfängt ansprechend auf Daten die
Differenzsignale über
Sendeleitungen.
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Diese
Datenkommunikationsverfahren können
das Bestimmen, ob ein Differenzsignal zu empfangen oder zu senden
ist; das Ausschalten des Steuerschalters, wenn bestimmt wird, ein
Differenzsignal zu senden; das selektive Einschalten von Transistoren,
die der erste und der zweite Zweig aufweisen, gemäß dem Spannungspegel
von Daten, die in den Niederspannungs-Differenzsignaltreiber eingespeist
werden; und das Ausgeben des Differenzsignals zu den Sendeleitungen
unter Verwendung eines Stromweges, der durch die Transistoren, die
eingeschaltet sind, gebildet wird, aufweisen.
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Diese
Datenkommunikationsverfahren können
sich auf den Betrieb des Niederspannungs-Differenzsignaltreibers
von 4 oder 7 beziehen. Der Betrieb des
Niederspannungs-Differenzsignaltreibers von 4 oder 7 ist
im Vorhergehenden beschrieben, und die detaillierte Beschreibung
desselben muss somit nicht wiederholt werden.
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Wie
im Vorhergehenden beschrieben, können
Niederspannungs-Differenzsignaltreiber
gemäß exemplarischen
Ausführungsbeispielen
der vorliegenden Erfindung Signalreflexionen unter Verwendung von
Abschlusswiderständen
reduzieren oder minimieren, wenn Daten gesendet werden, und können einige
der Abschlusswiderstände,
die ausschließlich
zum Empfangen von Daten vorgesehen sind, verwenden, indem ein Steuerschalter
gesteuert wird, wenn Daten empfangen werden. Da zusätzlich ein
Niederspannungs-Differenzsignaltreiber gemäß exemplarischen Ausführungsbeispielen
der vorliegenden Erfindung eine Halbduplexstruktur aufweisen kann,
kann derselbe die Zahl von Stiften, die zum Senden und Empfangen
von Daten verwendet werden, reduzieren, indem die gleichen Stifte
sowohl zum Senden als auch Empfangen von Daten verwendet werden,
und kann eine hohe Betriebsgeschwindigkeit erreichen, während weniger
Leistung verbraucht wird.
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In
den Zeichnungen und der Beschreibung sind Ausführungsbeispiele der Erfindung
offenbart, und obwohl spezifische Ausdrücke verwendet werden, werden
dieselben lediglich in einem allgemeinen und beschreibenden Sinn
und nicht zum Zweck der Begrenzung verwendet, wobei der Schutzbereich der
Erfindung in den folgenden Ansprüchen
dargelegt ist.
