DE60124194T2

DE60124194T2 - Verriegelungsschaltung und D-Flipflop

Info

Publication number: DE60124194T2
Application number: DE60124194T
Authority: DE
Inventors: Hirairi Shinagawa-ku Koji
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-09-27
Filing date: 2001-09-27
Publication date: 2007-09-13
Anticipated expiration: 2021-09-28
Also published as: DE60124194D1; KR20020025010A; EP1193871A3; JP2002111451A; US6414529B1; EP1193871B1; KR100741561B1; US20020036531A1; EP1193871A2

Description

Hintergrund der Erfindung
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Verriegelungsschaltung, die einen Differenzabtastverstärker in einer integrierten CMOS-Schaltung benutzt, und ein D-Flip-Flop. Konkreter betrifft sie eine Verriegelungsschaltung, die einen eine Inverterschleife benutzenden Differenzabtastverstärker trägt, und ein D-Flip-Flop das darin besteht, dass es diese als eine Master-seitige Verriegelungsschaltung benutzt und eine RS-Verriegelungsschaltung als eine Slave-seitige Verriegelungsschaltung benutzt.
2. Beschreibung der zugehörigen Technik
Als ein wichtiges Element, das eine Betriebsfrequenz und/oder einen Leistungsverbrauch einer CMOS-VLSI bestimmt, kann ein D-Flip-Flop erwähnt werden.
Unterschiedliche Prozeduren zur Erhöhung der Geschwindigkeit eines Flip-Flops und Erniedrigung des Leistungsverbrauchs sind fortgesetzt bis in die Gegenwart vorgeschlagen worden.
Die in den letzten Jahren angebotenen D-Flip-Flops umfassen ein als ein „Abtastverstärker-basiertes Flip-Flop (sense amplifier-based flip-flop)" bezeichnetes D-Flip-Flop (Dokument J. Montanaro et al., „A 160 MHz 32b 0,5 W COMS RISC Microprocessor", ISSCC Digest of Technical Papers, Seiten 214–215, Februar 1996).
Unten wird dieses D-Flip-Flop als ein „Differenzabtastverstärkertyp-D-Flip-Flop" bezeichnet.
Dieses Differenzabtastverstärkertyp-D-Flip-Flop ist ein Typ eines Haupt/Neben- bzw. Master/Slave-Flip-Flops, das aus einer Kombination aus einer Master-Verriegelungsschaltung und einer Slave-Verriegelungsschaltung gebildet ist.
Das herkömmliche Master-Slave-Flip-Flop ist eine Kombination aus D-Typ-Verriegelungsschaltungen.
Im Gegensatz dazu trägt ein Differenzabtastverstärkertyp-D-Flip-Flop einen Abtastverstärker, der eine Inverterschleife für die Master-seitige Verriegelungsschaltung benutzt, trägt eine RS-Verriegelungsschaltung für die Slave-seitige Verriegelungsschaltung und kombiniert sie zum Realisieren eines D-Flip-Flops.
16 ist ein Schaltbild eines Beispiels der Konfiguration eines herkömmlichen Differenzabtastverstärkertyp-D-Flips-Flops.
Dieses Differenzabtastverstärkertyp-D-Flip-Flop 1, ist, wie in 16 gezeigt, aus einer Master-seitigen Verriegelungsschaltung 2 und einer S1ave-seitigen Verriegelungsschaltung 3, die über Knoten H und H_X in Kaskade verbunden sind, gebildet.
Die Master-seitige Verriegelungsschaltung 2 weist p-Kanal-MOS-Transistoren (PMOS-Transistoren) PT21 bis PT24, n-Kanal-MOS-Transistoren (NMOS-Transistoren) NT21 bis NT26, einen Inverter INV21, einen Synchronisierungssignal-Eingangsanschluss TΦ, einen Dateneingangsanschluss TD und Datenausgangsanschlüsse TQ und T_QX auf.
Sources der PMOS-Transistoren PT21 bis PT24 sind mit einer Versorgungsleitung einer Energieversorgungsspannung V_DD verbunden.
Drains der PMOS-Transistoren PT21 und PT22 sind mit der Drain des NMOS-Transistors NT21 verbunden, und ein Verbindungsknoten ND21 von ihnen ist mit einem Gate des PMOS-Transistors PT23, einem Gate des NMOS-Transistors NT22 und dem Knoten H_X verbunden.
Die Drains der PMOS-Transistoren PT23 und PT24 sind mit der Drain des NMOS-Transistors NT22 verbunden und ein Verbindungsknoten ND22 von ihnen ist mit einem Gate des PMOS-Transistors PT22, einem Gate des NMOS-Transistors NT21 und dem Knoten H verbunden.
Dann sind Gates der PMOS-Transistoren PT21 und PT24 mit dem Synchronisierungssignal-Eingangsanschluss TΦ verbunden.
Die Source des NMOS-Transistors NT21 ist mit der Drain des NMOS-Transistors NT23 verbunden, und ein Zwischenknoten F_X ist durch ihren Verbindungspunkt gebildet. Die Source des NMOS-Transistors NT22 ist mit der Drain des NMOS-Transistors NT24 verbunden, und ein Zwischenknoten F ist durch den Verbindungspunkt von ihnen gebildet.
Sources des NMOS-Transistors NT23 und NMOS-Transistors NT24 sind miteinander verbunden, und ein Zwischenknoten G ist durch ihren Verbindungspunkt gebildet. Dieser Zwischenknoten G ist mit der Drain des NMOS-Transistors NT25 verbunden, und die Source des NMOS-Transistors NT25 ist mit einem Erdpotential GND verbunden.
Dann sind die Source und die Drain des NMOS-Transistors NT26 mit den Knoten F und F_X verbunden.
Ein Gate des NMOS-Transistors NT23 ist mit dem Dateneingangsanschluss TD verbunden, ein Gate des NMOS-Transistors NT24 ist mit einem Ausgangsanschluss des Inverters INV21 verbunden, und ein Eingangsanschluss des Inverters INF21 ist mit dem Dateneingangsanschluss TD verbunden. Ein Gate des NMOS-Transistors NT25 ist mit dem Synchronisierungssignal-Eingangsanschluss TΦ verbunden, und ein Gate des NMOS-Transistors NT26 ist mit der Versorgungsleitung der Energieversorgungsspannung V_DD verbunden.
Auch ist die Slave-seitige Verriegelungsschaltung 3 aus 2-Eingangs-NAND-Toren NA31 und NA32 gebildet.
Ein. erster Eingangsanschluss des NAND-Tores NA31 ist mit dem Knoten H verbunden, und ein zweiter Eingangsanschluss ist mit einem Ausgangsanschluss des NAND-Tores NA32 und dem Ausgangsanschluss TQ der Ausgangsdaten Q verbunden.
Ein erster Eingangsanschluss des NAND-Tores NA32 ist mit dem Knoten H_X verbunden, und ein zweiter Eingangsanschluss ist mit einem Ausgangsanschluss des NAND-Tores NA31 und dem Ausgangsanschluss TQ_X der invertierten Ausgangsdaten Q_X verbunden.
Als Nächstes wird eine detaillierte Erläuterung der Arbeitsweise des herkömmlichen Differenzabtastverstärkertyp-D-Flip-Flops 1 gegeben.
Dieses Flip-Flop 1 ruft den Wert des Dateneingangssignals D synchron mit der Anstiegflanke des Synchronisierungssignals Φ ab und gibt dieses am Datenausgangsanschluss TQ und am invertierten Datenausgangsanschluss TQ_X aus. Der Wert wird für einen Zyklus des Synchronisierungssignals Φ gehalten.
In der Periode mit Φ = 0 werden die PMOS-Transistoren PT21 und PT24 EIN (eingeschaltet), und der NMOS-Transistor NT25 wird ausgeschaltet.
17 ist eine Darstellung einer Ersatzschaltung der Schaltung nach 16 in dieser Periode mit Φ = 0 und mit dem Dateneingangssignal D = 1.
In der Periode mit Φ = 0 verhalten sich die PMOS-Transistoren PT21 und PT24 äquivalent zu Widerständen, und die Knoten H und H_X werden durch sie auf das Potential einer vollständigen logischen 1 vorgeladen.
Dann werden die PMOS-Transistoren PT22 und PT23 ausgeschaltet. Die NMOS-Transistoren NT21 und NT22 verhalten sich äquivalent zu Dioden, da die Gateanschlüsse und die Drainanschlüsse die gleichen Potentiale werden.
Wenn demgemäss die Energieversorgungsspannung gleich V_DD [V] ist und der Schwellenwert des NMOS-Transistors gleich Vtn ist, können die Potentiale der Knoten F und F_X zu diesem Zeitpunkt so geschätzt werden, dass sie (V_DD – Vtn) [V] sind.
Wenn Φ = 0, weisen beide der Ausgangsknoten H und H_X der Master-seitigen Verriegelungsschaltung 2 die logische 1 auf. Dies betreibt die NAND-RS-Verriegelungsschaltung der Slave-seitigen Verriegelungsschaltung 3 als der Haltemodus.
Wenn Φ gleich 1 wird, werden die PMOS-Transistoren PT21 und PT24 ausgeschaltet, der NMOS-Transistor NT25 wird EIN, und der Abtastverstärker arbeitet.
Einer vom NMOS-Transistor NT23 und NMOS-Transistor NT24 ist entsprechend dem Zustand des Dateneingangssignals D und seines invertierten Signals DX ausgeschaltet worden. Beim Beispiel nach 17 ist der NMOS-Transistor NT24 ausgeschaltet worden.
Zu diesem Zeitpunkt wird in den von den Knoten F und F_X eingenommenen leitenden Widerständen eine Differenz in Bezug auf die Erde erzeugt.
Eine Darstellung, die einfach die leitenden Widerstände der Knoten F und F_X in Betracht zieht, ist in 18 gezeigt.
Gemäß dieser 18 wird der vom Knoten F_X eingenommene leitende Widerstand in Bezug auf die Erde (r23 + r25) [Ω], und der leitende Widerstand des Knotens F wird (r26 + r23 + r25) [Ω].
Eine solche Differenz leitender Widerstände erscheint in der Entladungsgeschwindigkeit von Ladungen auf dem Knoten H und H_X. Bei diesem Beispiel ist der vom Knoten F_X eingenommene leitende Widerstand in Bezug auf die Erde kleiner, so dass die Ladung auf dem Knoten H_X schneller entladen wird. Zu diesem Zeitpunkt wird auch die Ladung auf dem Knoten H entladen.
Jedoch aufgrund der Erniedrigung des Potentials des Knotens H_X wird der PMOS-Transistor PT23 EIN, und der NMOS-Transistor NT22 wird ausgeschaltet, und das startende Potential des Knotens H steigt langsamer an, um wieder das Potential einer vollständigen logischen 1 zu erhalten.
Auf diese Weise wird in der aus den PMOS-Transistoren PT22 und PT23 und den NMOS-Transistoren NT21 und NT22 gebildeten Inverterschleife ein normaler Zustand hergestellt.
Danach wird, selbst wenn sich das Dateneingangssignal D und sein invertiertes Signal DX ändern und sich der Transistor, der ausgeschaltet wird, vom NMOS-Transistor NT24 in den NMOS-Transistor NT23 ändert, dieser normale Zustand nicht zerstört.
Dies deshalb, weil jeder der NMOS-Transistoren NT23 und NT24 immer EIN ist und beide der Knoten F und F_X immer über den NMOS-Transistor NT26 die Erde erreichende Pfade aufweisen, so dass die Inverterschleife immer mit der Erde verbunden ist.
Auf diese Weise wird jeder der Ausgangsknoten H und H_X der Master-seitigen Verriegelungsschaltung 2 die logische 0, wenn Φ = 1.
Beim Empfang dieser wird die RS-Verriegelungsschaltung der Slave-seitigen R-Verriegelungsschaltung 3 gesetzt oder rückgesetzt, und der den Eingangsdaten entsprechende Wert erscheint an den Ausgängen Q und QX.
Die 19A und 19B sind Darstellungen von Betriebswellenformen, die durch Schaltungssimulationen des Flip-Flops 1 nach 16 erhalten werden.
Das Flip-Flop 1 nach 16 ist wegen eines Hochgeschwindigkeitsabtastbetriebs durch den Differenzabtastverstärker und die kleine Anzahl von mit dem Eingangsanschluss TΦ des Synchronisierungssignals Φ verbundenen Transistoren, das heißt 3, im Vergleich mit dem die D-Verriegelungsschaltungen kombinierenden herkömmlichen Master/Slawe-Flip-Flop durch eine kleine Taktlast charakterisiert.
Jedoch weist das in 16 gezeigte herkömmliche Differenzabtastverstärkertyp-D-Flip-Flop die folgenden Probleme 1, 2 und 3 auf.
Problem 1: Geschwindigkeitsproblem
Die Betriebsgeschwindigkeit des Differenzabtastverstärkertyp-D-Flip-Flops 1 ist als die Entladungsgeschwindigkeit von Ladungen auf den Knoten H und H_X bestimmt. Dann ist diese Entladungsgeschwindigkeit als die von den Knoten F und F_X eingenommenen leitenden Widerstände in Bezug auf die Erde bestimmt.
Das heißt, für einen Hochgeschwindigkeitsbetrieb dieses Flip-Flops 1 müssen die leitenden Widerstände der Knoten F und F_X klein sein.
Die Widerstandswerte r26, r23 und r25 in der in 18 gezeigten Ersatzschaltung zeigen äquivalente Widerstandswerte, wenn die NMOS-Transistoren NT26, NT24 und NT25 EIN werden.
Der äquivalente Widerstandswert R ist, wenn der MOS-Transistor EIN wird, proportional zu einer Gatelänge L des Transistors und invers-proportional zur Gatebreite W.
Bei der generellen Ausbildung einer CMOS-VLSI Logikschaltung ist die Gatelänge L auf dem Minimumwert fixiert. Demgemäss ist die Quantität, die bei der Ausbildung bedient werden kann, die Gatebreite W. Um den leitenden Widerstand zu reduzieren ist es notwendig, die Gatebreite W jedes Transistors zu vergrößern.
Jedoch wird die Gatekapazität C des MOS-Transistors proportional zum Produkt von L und W groß. Aus diesem Grund entsteht das Problem, dass, wenn die Gatebreite W vergrößert wird, die Gatekapazität zunimmt und der Leistungsverbrauch zunimmt.
Problem 2: Problem 1 in der Leistung
Beim Differenzabtastverstärkertyp-D-Flip-Flop 1 ist die Anzahl der mit dem Eingangsanschluss TΦ des Synchronisierungssignals Φ verbundenen Transistoren gleich 3 und klein, und die Taktlast ist klein.
Jedoch bedeutet dies nicht immer, dass die für den Takt verbrauchte Leistung reduziert werden kann.
Bei der Änderung von Φ = 1 in Φ = 0 werden dem die logische 0 ausgebenden Knoten zwischen den Knoten H und H_X Ladungen zugeführt. Die Knoten H und H_X sind auch mit der RS-Verriegelungsschaltung der Slave-seitigen Verriegelungsschaltung 3 verbunden, so dass die Ladungen auch der zur RS-Verriegelungsschaltung gehörenden Gatekapazität zugeführt werden.
Auch bei der Änderung von Φ = 1 in Φ = 0 steigen die Potentiale von beiden der Knoten F und F_X von 0 [V] auf (V_DD – Vtn) [V] an. Auch zu diesem Zeitpunkt werden von der Energieversorgung beträchtliche Ladungen zugeführt.
Das heißt, obgleich die Anzahl der mit dem Eingangsanschluss TΦ des Synchronisierungssignals Φ verbundenen Transistoren drei ist, werden von der Energieversorgung Ladungen auch anderen Stellen als den von diesen drei Transistoren eingenommenen Gatekapazitäten zugeführt.
Demgemäss ist tatsächlich die Menge von Ladungen, die entsprechend der Änderung des in den Eingangsanschluss TΦ eingegebenen Taktsignals (Synchronisierungssignal) geladen oder entladen werden, groß, und der Leistungsverbrauch wird nicht klein.
Problem 3: Problem 2 in der Leistung
Das Differenzabtastverstärkertyp-D-Flip-Flop 1 benötigt bei seinem Arbeitsprinzip das Dateneingangssignal D und sein invertiertes Signal DX.
Bei der Ausbildung einer generellen CMOS-VLSI-Logikschaltung wird ein einzelnes Bit eines Datensignals durch eine einzelne Signalleitung übertragen. Das Verfahren zum immer Präparieren des invertierten Signals der Daten und Übertragen eines einzelnen Bits eines Datensignals durch zwei Leitung ist technisch möglich und ist schon in den praktischen Gebrauch gesetzt worden, jedoch wird es auf spezielle Regionen begrenzt benutzt.
Demgemäss ist es im generellen Fall notwendig, den wie in 16 gezeigten Inverter INV21 zu benutzen und das invertierte Signal der eingegebenen Daten durch sich selbst zu präparieren.
Der maximal bzw. hauptsächlich bestimmende Faktor des Energie- bzw. Leistungsverbrauchs bei der CMOS-VLSI-Logikschaltung ist das von einer Änderung des Knotenpotentials begleitete Laden und Entladen von Ladungen. Das heißt, wenn sich das Eingangssignal ändert, wird Leistung verbraucht.
Im Fall der Schaltung nach 16 wird, wenn sich das Dateneingangssignal D ändert, Leistung in den NMOS-Transistoren NT23 und NT24 und im Inverter INV21 verbraucht.
Wie vorher erwähnt muss ein Differenzabtastverstärkertyp-D-Flip-Flop 1 bei seinem Arbeitsprinzip einen Inverter zur Erzeugung eines invertierten Signals eines Dateneingangssignals benutzen, so dass das Problem besteht, dass dieser Wert des Leistungsverbrauchs des Inverters im Prinzip nicht reduziert werden kann, wenn eine Reduktion des Leistungsverbrauchs in Betracht gezogen wird.
JP 2000-165207 beschreibt eine Verriegelungsschaltung, bei der ein erster und zweiter Zwischenknoten vorgeladen werden und dann abhängig vom Pegel eines Datensignals eine selektive Entladung ausgeführt wird. Die selektive Entladung erzeugt eine Differenz im Potential zwischen den Zwischenknoten, die verstärkt und dem Ausgangsknoten der Verriegelungsschaltung zugeführt wird. Während der selektiven Entladung ist einer der Zwischenknoten mit Erde verbunden.
ZUSAMMENFASSUNG DER ERFINDUNG
Eine Aufgabe der Erfindung ist es, eine Verriegelungsschaltung und ein D-Flip-Flop bereitzustellen, die einen Hochgeschwindigkeitsbetrieb realisieren können.
Auch ist es eine zweite Aufgabe der vorliegenden Erfindung, eine Verriegelungsschaltung und ein D-Flip-Flop bereitzustellen, die eine Reduktion des Leistungsverbrauchs erzielen können.
Die vorliegende Erfindung stellt eine Verriegelungsschaltung bereit, die aufweist:
einen ersten Ausgangsknoten,
einen zweiten Ausgangsknoten,
einen ersten Zwischenknoten,
einen zweiten Zwischenknoten,
einen dritten Zwischenknoten,
eine erste Inverterschleife mit einem ersten Inverter, der einen ersten und zweiten Energieversorgungsanschluss aufweist und bei dem der erste Energieversorgungsanschluss mit dem ersten Zwischenknoten verbunden ist, und einem zweiten Inverter, der einen ersten und zweiten Energieversorgungsanschluss aufweist und bei dem der erste Energieversorgungsanschluss mit dem zweiten Zwischenknoten verbunden ist, wobei ein Ausgangsanschluss des ersten Inverters und ein Eingangsanschluss des zweiten Inverters mit dem ersten Ausgangsknoten verbunden sind, und wobei ein Ausgangsanschluss des zweiten Inverters und ein Eingangsanschluss des ersten Inverters mit den zweiten Ausgangsknoten verbunden sind,
eine erste Unterscheidungseinrichtung mit einer Widerstandskomponente, die den ersten Zwischenknoten und den dritten Zwischenknoten voneinander isoliert, wenn ein Dateneingangssignal auf einem ersten Potentialpegel ist, und sie verbindet, wenn es auf einem zweiten Potentialpegel ist,
eine zweite Unterscheidungseinrichtung mit einer Widerstandskomponente, die den zweiten Zwischenknoten und den dritten Zwischenknoten voneinander isoliert und sie abhängig vom Potential eines invertierten Signals des Datensignals oder dem Potential des ersten Ausgangsknotens verbindet,
eine Energieversorgungs-Isolierungseinrichtung zum Isolieren des dritten Zwischenknotens und eines Referenzpotentials elektrisch voneinander, wenn ein Synchronisierungssignal auf dem ersten Potentialpegel ist, und sie verbinden, wenn es auf dem zweiten Potentialpegel ist, und
eine Voreinstellungseinrichtung zur Einstellung des ersten Ausgangsknotens und des zweiten Ausgangsknotens auf vorbestimmte Potentiale, wenn das Synchronisierungssignal auf dem ersten Potentialpegel ist,
dadurch gekennzeichnet, dass außerdem
eine von einem Synchronisierungssignal nicht gesteuerte erste Parallelwiderstandseinrichtung, die zwischen den ersten Zwischenknoten und den dritten Zwischenknoten parallel zur ersten Eingangsunterscheidungseinrichtung geschaltet ist,
eine von einem Synchronisierungssignal nicht gesteuerte zweite Parallelwiderstandseinrichtung, die zwischen den zweiten Zwischenknoten und den dritten Zwischenknoten parallel zur zweiten Eingangsunterscheidungseinrichtung geschaltet ist,
vorhanden sind.
Außerdem weist bei der vorliegenden Erfindung die Voreinstellungseinrichtung eine Ausgleichseinrichtung zum elektrischen Verbinden des ersten Ausgangsknotens und des zweiten Ausgangsknotens, wenn das Synchronisierungssignal auf dem ersten Potentialpegel ist, und sie voneinander Isolieren, wenn es auf dem zweiten Potentialpegel ist, auf.
Die vorliegende Erfindung stellt außerdem ein D-Flip-Flop mit einer Master-seitigen Verriegelungsschaltung und einer Slave-seitigen Verriegelungsschaltung bereit, wobei
die Master-seitige Verriegelungsschaltung eine wie oben beschriebene Verriegelungsschaltung ist und
die Slave-seitige Verriegelungsschaltung einen Setz-Anschluss und einen Rücksetz-Anschluss aufweist, von denen einer mit dem ersten Ausgangsknoten und der andere mit dem zweiten Ausgangsknoten der Master-seitigen Verriegelungsschaltung verbunden ist oder umgekehrt, und das logische Ausgangssignal der Master-seitigen Verriegelungsschaltung für einen einzelnen Zyklus des Synchronisierungssignals hält.
Gemäß der vorliegenden Erfindung ist die erste Parallelwiderstandseinrichtung zwischen den ersten Zwischenknoten und den dritten Zwischenknoten parallel zu der das Dateneingangssignal empfangenden ersten Eingangsunterscheidungseinrichtung geschaltet und ist die zweite Parallelwiderstandseinrichtung zwischen den zweiten Zwischenknoten und den dritten Zwischenknoten parallel zu der das invertierte Signal des Dateneingangssignals oder das Potential des ersten Ausgangsknotens empfangenden zweiten Unterscheidungseinrichtung geschaltet.
Dadurch wird der kombinierte äquivalente Widerstand des Entladungspfads aufgrund der ersten und zweiten Parallelwiderstandseinrichtung klein.
Als ein Resultat wird ein Hochgeschwindigkeitsbetrieb möglich.
Auch werden gemäß der vorliegenden Erfindung Initialisierungspotentiale eines ersten und zweiten internen Zwischenknotens durch die Ausgleichseinrichtung erniedrigt.
Als ein Resultat wird der Leistungsverbrauch reduziert.
Auch ist gemäß der vorliegenden Erfindung die erste Parallelwiderstandseinrichtung zwischen den ersten Zwischenknoten und den dritten Zwischenknoten parallel zu der das Dateneingangssignal empfangenden ersten Unterscheidungseinrichtung geschaltet und ist die zweite Parallelwiderstandseinrichtung zwischen den zweiten Zwischenknoten und den dritten Zwischenknoten parallel zu der das Potential des ersten Ausgangsknotens empfangenden zweiten Eingangsunterscheidungseinrichtung geschaltet.
Auch werden gemäß der vorliegenden Erfindung werden Initialisierungspotentiale des ersten und zweiten internen Zwischenknotens durch die Ausgleichseinrichtung erniedrigt.
Als ein Resultat wird der Leistungsverbrauch reduziert.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Diese und andere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung der bevorzugten Ausführungsformen anhand der beigefügten Zeichnungen klarer, in denen:
1 ein Schaltbild ist, das eine erste Ausführungsform eines eine Verriegelungsschaltung gemäß der vorliegenden Erfindung anwendenden Differenzabtastverstärkertyp-D-Flip-Flops zeigt;
2 eine Darstellung ist, die eine Ersatzschaltung einer Schaltung nach 1 für eine Periode mit Φ = 0 und mit einem Dateneingangssignal D = 1 zeigt;
3 eine Erläuterungsdarstellung für leitende Widerstände von Knoten F und F_X nach 1 ist;
4A und 4B Darstellungen sind, die eine durch eine Schaltungssimulation eines Flip-Flops nach 1 erhaltene Betriebswellenform zeigen;
5 eine Darstellung ist, die bei der Schaltung nach 1 gemäß der ersten Ausführungsform und einer herkömmlichen Schaltung nach 16 eine Potentialwellenform eines Knotens F_X zeigt, bei dem das Dateneingangssignal D = 1 gegeben ist und ein Synchronisierungssignal Φ von 0 in 1 geändert wird;
6 ein Schaltbild ist, das eine zweite Ausführungsform des die Verriegelungsschaltung gemäß der vorliegenden Erfindung anwendenden Differenzabtastverstärkertyp-D-Flip-Flops zeigt;
7 eine Darstellung ist, die eine Ersatzschaltung einer Schaltung nach 6 für die Periode mit Φ = 0 und mit dem Dateneingangssignal D = 1 zeigt;
8A und 8B Darstellungen sind, welche die von einer Schaltungssimulation des Flip-Flops nach 6 erhaltene Betriebswellenform zeigen;
9 eine Darstellung ist, die bei der Schaltung nach 1 gemäß der ersten Ausführungsform und der Schaltung nach 6 gemäß der vorliegenden zweiten Ausführungsform die Wellenform eines durch eine Konstantstromquelle fließenden Stroms in dem Fall zeigt, dass das Dateneingangssignal D konstant ist und sich nicht ändert, aber das Synchronisierungssignal Φ von 1 auf 0 geändert wird;
10 ein Schaltbild ist, das eine dritte Ausführungsform des die Verriegelungsschaltung gemäß der vorliegenden Erfindung anwendenden Differenzabtastverstärkertyp-D-Flip-Flops zeigt;
11 eine Darstellung ist, die eine Ersatzschaltung einer Schaltung nach 10 für die Periode mit Φ = 0 und mit dem Dateneingangssignal D = 1 zeigt;
12 eine Erläuterungsdarstellung für leitende Widerstände der Knoten F und F_X nach 10 ist;
13A und 13B Darstellungen sind, welche die durch die Schaltungssimulation eines Flip-Flops 10B nach 10 erhaltene Betriebswellenform zeigen;
14 ist eine Darstellung ist, die bei der Schaltung nach 6 gemäß der zweiten Ausführungsform und der Schaltung nach 10 gemäß der vorliegenden dritten Ausführungsform die Wellenform des durch die Konstantstromquelle fließenden Stroms in dem Fall zeigt, dass das Dateneingangssignal D von 0 in 1 geändert wird und wieder in 0 geändert wird, aber das Synchronisierungssignal Φ konstant ist und nicht geändert wird;
15 eine Darstellung ist, welche die Betriebswellenform zeigt, wenn eine Schaltungssimulation für eine Kleinsignalamplitudendateneingabe zum Beweisen, dass bei der Schaltung nach 10 Daten auch für ein Signal, das eine kleinere Amplitude als eine vollständige logische Amplitude aufweist, abgerufen werden können, ausgeführt wird;
16 ein Schaltbild ist, das ein Beispiel der Konfiguration des herkömmlichen Differenzabtastverstärkertyp-D-Flip-Flop zeigt;
17 eine Darstellung ist, die eine Ersatzschaltung der Schaltung nach 16 für die Periode mit Φ = 0 ist und mit dem Dateneingangssignal D = 1 zeigt;
18 eine Erläuterungsdarstellung für leitende Widerstände der Knoten F und F_X nach 16 ist; und
19A und 19B Darstellungen sind, welche die Betriebswellenlänge durch die Schaltungssimulation des Flip-Flops nach 16 zeigen.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Unten werden bevorzugte Ausführungsformen anhand der beigefügten Zeichnungen beschrieben.
Erste Ausführungsform
1 ist ein Schaltbild, das eine erste Ausführungsform eines die Verriegelungsschaltung gemäß der vorliegenden Erfindung anwendenden Differenzabtastverstärkertyp-D-Flip-Flop zeigt.
Dieses Differenzabtastverstärkertyp-D-Flip-Flop 10 ist, wie in 1 gezeigt, aus einer Master-seitigen Verriegelungsschaltung 11 und einer Slave-seitigen Verriegelungsschaltung 12, die über den ersten Ausgangsknoten H_X und den zweiten Ausgangsknoten H in Kaskade verbunden sind, gebildet.
Es sei darauf hingewiesen, dass bei der folgenden Erläuterung das erste Potential als der Erdpotentialpegel (OV-Pegel) und das zweite Potential als der Energieversorgungsspannungspegel (VDD-Pegel) definiert ist.
Die Master-seitige Verriegelungsschaltung 11 weist PMOS-Transistoren PT111 bis PT114, NMOS-Transistoren NT111 bis NT117, einen Inverter INV111, einen Synchronisierungssignal-Eingangsanschluss TΦ, einen Dateneingangsanschluss TD, Datenausgangsanschlüsse TQ und T_X, einen ersten Ausgangsknoten H_X, einen zweiten Ausgangsknoten H, einen ersten Zwischenknoten F_X, einen zweiten Zwischenknoten F und einen dritten Zwischenknoten G auf.
Der erste Inverter INV112 der Inverterschleife 111 ist durch miteinander Verbinden von Drains und Gates des PMOS-Transistors PT112 und des NMOS-Transistors NT111 gebildet, während der zweite Inverter INV114 der Inverterschleife 111 durch miteinander
Verbinden von Drains und Gates des PMOS-Transistors PT113 und des NMOS-Transistors NT111 gebildet ist.
Auch ist die Voreinstellungseinrichtung aus den PMOS-Transistoren PT111 und PT114 gebildet, ist die erste Eingangsunterscheidungseinrichtung durch den NMOS-Transistor NT113 gebildet, ist die zweite Eingangsunterscheidungseinrichtung durch den NMOS-Transistor NT114 gebildet, ist die Energieversorgungs-Isolierungseinrichtung durch den NMOS-Transistor NT115 gebildet, ist die erste Parallelwiderstandseinrichtung durch den NMOS-Transistor NT116 gebildet und ist die zweite Parallelwiderstandseinrichtung durch den NMOS-Transistor NT117 gebildet.
Sources der TMOS-Transistoren PT111 bis PT114 sind mit der Versorgungsleitung der Energieversorgungsspannung V_DD verbunden. Es sei darauf hingewiesen, dass die Source des PMOS-Transistors PT112 mit dem zweiten Energieversorgungsanschluss des ersten Inverters INV112 konespondiert, während die Source des PMOS-Transistors PT113 mit dem zweiten Energieversorgungsanschluss des zweiten Inverters INV113 korrespondiert.
Die Drains der PMOS-Transistoren PT111 und PT112 sind mit der Drain des NMOS-Transistors NT111 verbunden, während ein Verbindungsknoten NT111 von ihnen mit einem Gate des PMOS-Transistors PT113 und einem Gate des NMOS-Transistors NT112 und des ersten Ausgangsknotens H_X verbunden ist.
Die Drains der Transistoren PT113 und PT114 sind mit der Drain des NMOS-Transistors NT112 verbunden, während ein Verbindungsknoten NT112 von ihnen mit einem Gate des PMOS-Transistors PT112 und einem Gate des NMOS-Transistors NT111 und dem zweiten Ausgangsknotens H verbunden ist.
Die Gates der PMOS-Transistoren PT111 und PT114 sind mit dem Synchronisierungssignal-Eingangsanschluss TΦ verbunden.
Die Source des PMOS-Transistors NT111 (der mit dem ersten Energieversorgungsanschluss des ersten Inverters INV112 korrespondiert) ist mit der Drain des NMOS-Transistors NT113 verbunden, während der erste Zwischenknoten F_X durch ihren Verbindungspunkt gebildet ist. Die Source des NMOS-Transistors NT112 (die mit dem ersten Energieversorgungsanschluss des zweiten Inverters INV113 korrespondiert) ist mit der Drain des NMOS-Transistors NT114 verbunden, während der zweite Zwischenknoten F durch ihren Verbindungspunkt gebildet ist.
Sources des NMOS-Transistors NT113 und des NMOS-Transistors NT114 sind miteinander verbunden, während der dritte Zwischenknoten G durch ihren Verbindungspunkt gebildet ist. Dieser dritte Zwischenknoten G ist mit der Drain des NMOS-Transistors NT115 verbunden, während die Source des NMOS-Transistors NT115 mit dem Erdpotential (Referenzpotential) GND verbunden ist.
Die NMOS-Transistoren NT116 und NT117 sind in Reihe zwischen den ersten Zwischenknoten F_X und den zweiten Zwischenknoten F geschaltet.
Der Verbindungspunkt der Source und Drain des NMOS-Transistors NT116 und NMOS-Transistors NT117 ist mit dem Zwischenknoten G verbunden.
Das heißt, der als die erste Parallelwiderstandseinrichtung dienende NMOS-Transistor NT116 ist zwischen den ersten Zwischenknoten F_X und den dritten Zwischenknoten G parallel zu dem als die erste Eingangsunterscheidungseinrichtung dienenden NMOS-Transistor NT113 geschaltet.
Ähnlich ist der als die zweite Parallelwiderstandseinrichtung dienende NMOS-Transistor NT117 zwischen den zweiten Zwischenknoten F und den dritten Zwischenknoten G parallel zu dem als die zweite Eingangsunterscheidungseinrichtung dienenden NMOS-Transistor NT114 geschaltet.
Ein Gate des NMOS-Transistors NT113 ist mit dem Dateneingangsanschluss TD verbunden, ein Gate des NMOS-Transistors NT114 ist mit einem Ausgangsanschluss des Inverters INV111 verbunden, und ein Eingangsanschluss des Inverters INV111 ist mit dem Dateneingangsanschluss TD verbunden. Ein Gate des NMOS-Transistors NT115 ist mit dem Synchronisierungssignal-Eingangsanschluss TΦ verbunden, und ein Gate des NMOS-Transistors NT116 und ein Gate des NMOS-Transistors NT117 sind mit der Versorgungsleitung der Energieversorgungsspannung V_DD verbunden.
Es sei darauf hingewiesen, dass der NMOS-Transistor NT116 und NMOS-Transistor NT117, welche die gleiche Größe aufweisen, benutzt werden, um äquivalent gleiche Widerstände aufzuweisen.
Auch ist die Slave-seitige Verriegelungsschaltung 12 durch 2-Eingangs-NAND-Tore NA121 und NA122 gebildet.
Ein erster Eingangsanschluss des NAND-Tores NA121 ist mit dem zweiten Ausgangsknoten H verbunden, und ein zweiter Eingangsanschluss ist mit einem Ausgangsanschluss des NAND-Tores NA122 und dem Ausgangsanschluss TQ der Ausgangsdaten Q verbunden.
Ein erster Eingangsanschluss des NAND-Tores NA122 ist mit dem ersten Ausgangsknoten H_X verbunden, und ein zweiter Eingangsanschluss ist mit einem Ausgangsanschluss des NAND-Tores NA121 und dem Ausgangsanschluss TQ_X der invertierten Ausgangsdaten Q_X verbunden.
Als Nächstes wird eine detaillierte Erläuterung der Arbeitsweise des Differenzabtastverstärkertyp-D-Flip-Flops 10 gegeben.
Dieses Flip-Flop 10 ruft den Wert des Dateneingangssignals D synchron mit der Anstiegsflanke des Synchronisierungssignals Φ ab und gibt dieses an den Datenausgangsanschluss TQ und den invertierten Datenausgangsanschluss TQ_X. Der Wert wird für einen einzelnen Zyklus des Synchronisierungssignals Φ gehalten.
In der Periode mit Φ = 0 werden die PMOS-Transistoren PT111 und PT114 EIN, und der MNOS-Transistor NT115 wird ausgeschaltet.
2 ist eine Darstellung einer Ersatzschaltung der Schaltung nach 1 in dieser Periode mit Φ = 0 und mit dem Dateneingangssignal D = 1.
In der Periode mit Φ = 0 verhalten sich die PMOS-Transistoren PT111 und PT114 äquivalent als Widerstände, und die Knoten H und H_X werden durch sie auf das Potential der vollständigen logischen 1 vorgeladen.
Dann werden die PMOS-Transistoren PT112 und PT113 ausgeschaltet. Die NMOS-Transistoren NT111 und NT112 verhalten sich äquivalent als Dioden, da der Gateanschluss und der Drainanschluss das gleiche Potential werden.
Wenn demgemäss die Energieversorgungsspannung V_DD [V] ist und der Schwellenwert des NMOS-Transistors Vtn ist, können die Potentiale der Knoten F und F_X zu diesem Zeitpunkt so abschätzt werden, dass sie (V_DD – Vtn) [V] sind.
Wenn Φ = 0 weisen beide der Ausgangsknoten H und H_X der Master-seitigen Verriegelungsschaltung 11 die logische 1 auf. Dies betreibt die NAND-RS-Verriegelungsschaltung der Slave-seitigen Verriegelungsschaltung 12 als der Haltemodus.
Wenn Φ gleich 1 wird, werden die PMOS-Transistoren PT111 und PT114 ausgeschaltet, wird der NMOS-Tansistor NT115 EIN, und der Abtastverstärker arbeitet.
Einer vom NMOS-Transistor NT113 und NMOS-Transistor NT114 ist entsprechend den Zuständen des Dateneingangssignals D und des invertierten Signals DX ausgeschaltet worden. Beim Beispiel nach 2 ist der NMOS-Transistor NT114 ausgeschaltet worden.
Zu diesem Zeitpunkt wird in den von den Knoten F und F_X eingenommenen leitenden Widerständen eine Differenz in Bezug auf die Erde erzeugt.
Eine Darstellung zur einfachen Betrachtung der leitenden Widerstände der Knoten F und F_X ist in 3 gezeigt.
Wenn zwei Widerstände mit Widerstandswerten ra und rb [Ω] parallel geschaltet sind, wird ihr kombinierter Widerstandswert (ra × rb)/(ra + rb) [Ω]. Dieser kombinierter Widerstand wird durch (ra//rb) ausgedrückt.
Die folgende Beziehung steht hinsichtlich dieses (ra//rb) äquivalent (es sei darauf hingewiesen, dass ra > 0 und rb > 0 und endliche Werte sind. Der Beweis ist fortgelassen).
(ra//rb) < ra,
(ra//rb) < rb.
Wie oben erwähnt ist bei 18 der leitende Widerstand des Knotens F_X in Bezug auf die Erde (herkömmlicher Fall) (r23 + r25) [Ω].
Im Gegensatz dazu wird bei 3 der leitende Widerstand des Knotens F_X in Bezug auf die Erde (Fall der vorliegenden Erfindung) ((r113//r116) + r115) [Ω]. Es sei darauf hingewiesen, dass r23 = r113 und r25 = r115.
Es ist offensichtlich, dass zwischen diesen zwei numerischen Figuren die folgende Beziehung äquivalent gilt.
(r23 + r25) > ((r113//r116) + r115).
Es ist hier wichtig, dass der Widerstandswert des Entladungspfads klein gemacht ist, während der Widerstandswert des das Dateneingangssignal D betreffenden NMOS-Transistors NT113 konstant gehalten ist, das heißt die Baugröße konstant gehalten ist.
Wenn beim herkömmlichen Verfahren die Baugröße des NMOS-Transistors NT113 (NT23 in 16) groß gemacht wurde, um den Widerstand r113 (r23 in 18) klein zu machen, ist der mit der Änderung des Dateneingangssignal D einhergehende Leistungsverbrauch im NMOS-Transistor NT113 unvermeidlich erhöht.
Im Gegensatz dazu ist bei der Schaltung nach 1 gemäß der vorliegenden ersten Ausführungsform der leitende Widerstand im Vergleich zur herkömmlichen Schaltung klein, so dass der Leitendwiderstandswert des Entladungspfads klein gemacht werden kann und ohne Erhöhung des mit der Änderung des Dateneingangssignals D einhergehenden Leistungsverbrauchs eine höhere Betriebsgeschwindigkeit erzielt werden kann.
Gemäß 3 wird der vom ersten Zwischenknoten F_X eingenommene leitende Widerstand in Bezug auf die Erde gleich ((r113//r116) + r115) [Ω], und der leitende Widerstand des zweiten Zwischenknotens F wird (r117 + r115) [Ω].
Eine solche Differenz von leitenden Widerständen erscheint bei der Entladungsgeschwindigkeit von Ladungen der Knoten H und H_X. Bei diesem Beispiel ist der vom Knoten F_X eingenommene leitende Widerstand in Bezug auf die Erde kleiner, so dass die Ladungen auf dem ersten Ausgangsknoten H_X schneller entladen werden. Zu diesem Zeitpunkt werden auch die Ladungen auf dem zweiten Ausgangsknoten H entladen.
Jedoch aufgrund der Erniedrigung des Potentials des ersten Ausgangsknotens H_X wird der PMOS-Transistor PT113 EIN, und der NMOS-Transistor NT112 wird abgeschaltet. Das Potential des Knotens H, das zu fallen beginnt, steigt an, wodurch wieder ein Potential einer vollständigen logischen 1 erhalten wird.
Auf diese Weise wird in der durch die PMOS-Transistoren PT112 und PT113 und die NMOS-Transistoren NT111 und NT112 gebildeten Inverterschleife 101 der normale Zustand hergestellt.
Danach wird, selbst wenn das Dateneingangssignal D und sein invertiertes Signal DX sich ändern und sich der Transistor, der abgeschaltet wird, vom NMOS- Transistor NT114 in den NMOS-Transistor NT113 ändert, dieser normale Zustand nicht zerstört.
Dies deshalb, weil ungeachtet des NMOS-Transistors NT113 oder NT114 von den Knoten F und F_X über die NMOS-Transistoren NT116 und NT117 beide die Erde erreichende Pfade aufweisen, so dass die Inverterschleife immer mit der Erde verbunden ist.
Auf diese Weise wird einer der Ausgangsknoten H und H_X der Master-seitigen Verriegelungsschaltung 11 die logische 0, wenn Φ = 1.
Beim Empfang dieser wird die RS-Verriegelungsschaltung der Slave-seitigen R-Verriegelungsschaltung 12 gesetzt oder rückgesetzt, und den Eingangsdaten entsprechende Werte erscheinen an den Ausgängen Q und QX.
Die 4A und 4B sind Darstellungen, die durch Schaltungssimulationen des Flip-Flops 10 nach 1 erhaltene Betriebswellenformen zeigen.
Wie in den 4A und 4B gezeigt ist zu erkennen, dass das Flip-Flop 10 nach 1 eine kleine Taktlast aufweist und wegen eines Hochgeschwindigkeitsabtastbetriebs des Differenzabtastverstärkers und einer kleinen Anzahl von mit dem Eingangsanschluss TΦ des Synchronisierungssignals Φ verbundenen Transistoren, das heißt 3, logisch korrekt arbeitet.
Auch ist 5 eine Darstellung, die bei der Schaltung nach 1 gemäß der ersten Ausführungsform und der herkömmlichen Schaltung nach 16 die Potentialwellenform des Knotens F_X zeigt, wobei das Dateneingangssignal T = 1 gegeben ist und das Synchronisierungssignal Φ von 0 in 1 geändert wird.
In 5 stellt die Abszisse die Zeit dar, und die Ordinate stellt die Spannung dar.
Auch zeigt in 5 eine durch A angedeutete Kurve die Potentialwellenform der Schaltung nach 1 gemäß der ersten Ausführungsform, während eine durch B angedeutete Kurve die Potentialwellenform der herkömmlichen Schaltung nach 16 zeigt.
Aus 5 geht klar hervor, dass die Schaltung nach 1 gemäß der ersten Ausführungsform das Potential des ersten Zwischenknotens F_X im Vergleich zur herkömmlichen Schaltung nach 16 schneller reduziert.
Wie oben erläutert ist gemäß der vorliegenden dritten Ausführungsform bei der Master-seitigen Verriegelungsschaltung 11 der NMOS-Transistor NT116, der immer im EIN-Zustand ist, als die parallel zu dem das Dateneingangssignal D empfangenden NMOS-Transistor NT113 geschaltete erste Parallelwiderstandseinrichtung vorhanden, und der NMOS-Transistor NT117, der immer im EIN-Zustand ist, ist als die zu dem das invertierte Dateneingangssignal DX empfangenden NMOS-Transistor NT114 parallel geschaltete zweite Parallelwiderstandseinrichtung vorhanden, und deshalb bestehen die Vorteile, dass der kombinierte äquivalente Widerstand der Entladungspfade durch diese Widerstandseinrichtungen reduziert werden kann, ein Hochgeschwindigkeitsbetrieb realisiert werden kann und eine Erniedrigung des Leitungsverbrauchs ohne Vergrößerung der Transistorgröße der NMOS-Transistoren NT113 und NT114 realisiert werden kann.
Zweite Ausführunsgsform
6 ist ein Schaltbild, das eine zweite Ausführungsform des die Verriegelungsschaltung gemäß der vorliegenden Erfindung anwendenden Differenzabtastverstärkertyp-D-Flip-Flops zeigt.
Der Unterschied der vorliegenden zweiten Ausführungsform gegenüber der ersten Ausführungsform liegt darin, dass bei der Master-seitigen Verriegelungsschaltung, wenn das Synchronisierungssignal Φ = 0, anstelle der Vorladungsbenutzungs-PMOS-Transistoren PT111 und PT114 zum Hochtreiben der Ausgangsknoten H und H_X auf den Pegel der Energieversorgungsspannung V_DD der als die Ausgleichseinrichtung dienende PMOS-Transistor P115 zwischen den Eingangsknoten des Inverters INV112 und den Eingangsknoten des den Abtastverstärker bildenden Inverters INV113, in anderen Worten zwischen das Gate des NMOS-Transistors NT111 und das Gate des NMOS-Transistors NR112 geschaltet ist, und das Gate des PMOS-Transistors PT115 mit dem Synchronisierungssignal-Eingangsanschluss TΦ verbunden ist.
Dieser PMOS-Transistor PT115 hat die Funktion, den ersten Ausgangsknoten H_X und den zweiten Ausgangsknoten H synchron mit dem Synchronisierungssignal Φ zu verbinden und von diesem zu trennen.
7 ist eine Darstellung, die eine Ersatzschaltung der Schaltung nach 6 für diese Periode mit Φ = 0 und mit dem Dateneingangssignal D = 1 zeigt.
Der Unterschied der 7 gegenüber 2 der Ersatzschaltung nach 1 liegt darin, dass die Potentiale des Gate- und Drainanschlusses der PMOS-Transistoren PT112 und PT113 durch die Widerstandsverbindung der Ausgangsknoten H und H_X durch EIN-Schalten des PMOS-Transistors PT115 und die sich äquivalent als Dioden verhaltenden PMOS-Transistoren PT112 und PT113 gleich werden.
In diesem Fall werden die Ladungen den Knoten H und H_X durch die PMOS-Transistoren PT112 und PT113 zugeführt.
Da jedoch eine Potentialbarriere der Diode vorhanden ist, erreichen die Potentiale der Ausgangsknoten H und H_X das Potential V_DD der vollständigen logischen 1 nicht.
Hier werden unter der Annahme, dass der Schwellenwert des PMOS gleich Vdp (< 0) ist, die Ausgangsknoten H und H_X wieder auf das Potential (V_DD – |Vtp|) [V] geladen.
Damit einhergehend werden die Potentiale der Zwischenknoten F und F_X auf (V_DD – |–Vtn| [V] initialisiert.
Der Betrieb wenn Φ gleich 1 wird ist ähnlich zu dem der ersten Ausführungsform.
Die Knoten H und H_X werden auf das Potential (V_DD – |–Vtn| [V] der unvollständigen logischen 1 initialisiert, aber wenn in der Inverterschleife der normale Zustand hergestellt ist, werden das Potential V_DD der vollständigen logischen 1 und das Potential (0V) der vollständigen logischen 0 ausgegeben.
Das beim Problem 2 beschriebene Problem des Standes der Technik war die zum Initialisieren der Potentiale bei den Knoten bei der Änderung von Φ = 1 in Φ = 0 erforderliche große Energie bzw. Leistung.
Bei der in 16 gezeigten herkömmlichen Schaltung und der Schaltung gemäß der ersten Ausführungsform nach 1 werden die Ausgangsknoten H und H_X auf V_DD initialisiert, und die Zwischenknoten F und F_X werden auf (V_DD – Vtn) [V] initialisiert.
Im Gegensatz dazu werden im Fall der Schaltung gemäß der vorliegenden zweiten Ausführungsform nach 6, wie oben erwähnt, die Ausgangsknoten H und H_X auf (V_DD – |–Vtn|) [V] initialisiert, und die Zwischenknoten F und F_X werden auf (V_DD – |–Vtn|) [V] – Vtn) [V] initialisiert.
Das heißt gemäß der vorliegenden zweiten Ausführungsform können die Initialisierungspotentiale der Knoten H, H_X, F und F_X zuverlässig um exakt |Vtp| [V] reduziert werden.
Die zum Laden und Entladen der Potentialamplitude V [V] in Bezug auf die Kapazitätskomponente erforderliche Energie ist proportional zum Quadrat der Potentialamplitude V.
Demgemäss kann gemäß der gegenwärtigen zweiten Ausführungsform die zum Initialisieren der Potentiale bei den Knoten bei der Änderung von Φ = 1 in Φ = 0 erforderliche Energie bzw. Leistung zuverlässig reduziert werden.
Die 8A und 8B sind Darstellungen, die durch Schaltungssimulationen des Flip-Flops 10A nach 6 erhaltene Betriebswellenformen zeigen.
Wie in den 8A und 8B gezeigt sind beim Flip-Flop 10A nach 6 als eine Referenz im Vergleich zur Betriebswellenform (18) der herkömmlichen Schaltung nach 16 die Potentiale der Knoten H, H_X, F und F_X, wenn Φ = 0, deutlich klein geworden. Auch ist zu erkennen, dass dies ein logisch korrekter Betrieb ist.
Auch ist 9 eine Darstellung, die bei der Schaltung nach 1 gemäß der ersten Ausführungsform und der Schaltung nach 6 gemäß der gegenwärtigen zweiten Ausführungsform die Wellenform des durch die Konstantspannungsenergieversorgung fließenden Stroms in dem Fall zeigt, dass das Dateneingangssignal D konstant ist und nicht geändert wird und das Synchronisierungssignal Φ von 1 in 0 geändert wird.
In 9 stellt die Abszisse die Zeit dar, und die Ordinate stellt die Spannung und den Strom dar.
Auch zeigt in 9 die durch A angedeutete Kurve die Potentialwellenform der Schaltung nach 1 gemäß der ersten Ausführungsform, und die durch B angedeutete Kurve zeigt die Stromwellenform der Schaltung nach 6 gemäß der zweiten Ausführungsform.
In anderen Worten zeigt 9 den in der Schaltung verbrauchten Stromwert. Es sei darauf hingewiesen, dass die Richtung des Stroms negativ geworden ist, deshalb bedeutet diese Darstellung, dass der größere Strom in Richtung nach unten fließt.
Wie aus der 9 klar hervorgeht ist bei der Schaltung gemäß der zweiten Ausführungsform der Betrag des verbrauchten Stroms im Vergleich zur Schaltung nach 1 gemäß der ersten Ausführungsform klein geworden.
Wie oben erläutert ist gemäß der vorliegenden zweiten Ausführungsform anstelle der bei der ersten Ausführungsform benutzten Vorladungsbenutzungs-PMOS-Transistoren PT111 und PT114 der als die Ausgleichseinrichtung dienende PMOS- Transistor PT115 zum Verbinden/Isolieren der Knoten H und H_X durch das Synchronisierungssignal Φ vorhanden. Deshalb können zusätzlich zu dem oben erwähnten Effekt der ersten Ausführungsform die Initialisierungspotentiale der internen Knoten reduziert werden, so dass der Vorteil besteht, dass der Energieverbrauch reduziert werden kann.
Dritte Ausführungs
10 ist ein Schaltbild, das eine dritte Ausführungsform eines eine Verriegelungsschaltung gemäß der vorliegenden Erfindung anwendenden Differenzabtastverstärkertyp-D-Flip-Flops zeigt.
Der Unterschied der vorliegenden dritten Ausführungsform zur zweiten Ausführungsform liegt darin, dass bei der Master-seitigen Verriegelungsvorrichtung das Gate des MNOS-Transistors NT114 mit dem ersten Ausgangsknoten H_X anstelle der Verbindung mit dem Dateneingangsanschluss TD über den Inverter verbunden ist.
Es sei darauf hingewiesen, dass bei der vorliegenden dritten Ausführungsform die erste Unterscheidungseinrichtung durch den NMOS-Transistor NT113 gebildet ist und die zweite Unterscheidungseinrichtung durch den NMOS-Transistor NT114 gebildet ist.
11 ist eine Darstellung, die eine Ersatzschaltung der Schaltung nach 10 für die Periode mit Φ = 0 und mit dem Dateneingangssignal D = 1 zeigt.
Wie in 11 gezeigt liegt der Unterschied der Ersatzschaltung nach Figur 10 gemäß der vorliegenden dritten Ausführungsform gegenüber der als die Ersatzschaltung der 6 dienenden 7 darin, dass, da das Potential des Gateanschlusses des NMOS-Transistors NT114, wenn Φ = 0 und in einem Moment, wenn Φ gleich 1 wird, gleich dem des ersten Ausgangsknotens H_X wird, der NMOS-Transistor NT114 ungeachtet dessen, ob das Dateneingangssignal D die logische 0 oder 1 aufweist, nicht abgeschaltet ist.
In 7 der Ersatzschaltung der 6 wird, wenn D = 1, das Potential 0V der logischen 0 zum Gateanschluss des NMOS-Transistors NT114 durch den Inverter INV111 addiert, so dass der NMOS-Transistors NT114 abgeschaltet wird.
Der Schritt der Initialisierung der Ausgangsknoten H und H_X und der Zwischenknoten F und F_X, wenn Φ = 0, ist ähnlich zu dem der zweiten Ausführungsform, die Ausgangsknoten H und H_X werden auf das Potential (V_DD – |Vtp| [V] initialisiert, und die Zwischenknoten F und F_X werden auf das Potential (V_DD – |Vtp| – Vtn) [V] initialisiert.
Das heißt, die Schaltung gemäß der vorliegenden dritten Ausführungsform hält kontinuierlich eine von der Schaltung gemäß der zweiten Ausführungsform eingenommene Niedrigenergie- bzw Niedrigleistungsverbrauchseigenschaft.
Der funktionelle Unterschied der Schaltung nach 10 gemäß der vorliegenden dritten Ausführungsform gegenüber der Schaltung nach 6 gemäß der zweiten Ausführungsform liegt in den Schritten der Entladung und der Herstellung des normalen Zustandes, die auftreten, wenn Φ gleich 1 wird.
Es sei hier angenommen, dass die Transistorbaugröße des NMOS-Transistors NT113 gleich oder größer als die Transistorbaugröße des NMOS-Transistors NT114 ist. Es sei auch angenommen, dass die Transistorbaugrößen des NMOS-Transistors NT114 und des NMOS-Transistors NT117 gleich sind.
Eine Darstellung zur einfachen Betrachtung der leitenden Widerstände der Knoten F und F_X ist in 12 gezeigt.
Wenn D = 1, wird das Potential V_DD der vollständigen logischen 1 zum Gateanschluss des NMOS-Transistors NT113 addiert, und er ist im vollständigen EIN-Zustand.
Andererseits wird das Potential des ersten Ausgangsknotens H_X zum Gateanschluss des NMOS-Transistors NT114 addiert.
In dem Moment, bei dem Φ gleich 1 wird, ist dieses Potential (V_DD – |Vtp|) [V]. Aus diesem Grund ist der Transistor NT114 nicht vollständig, sondern schwach im EIN-Zustand.
Der leitende Widerstand des MOS-Transistors hängt vom Potential des Gateanschlusses ab. Im Fall eines MOS-Transistors gilt, je höher das Potential des Gateanschlusses ist, desto kleiner ist sein leitender Widerstand.
Das heißt, bei dem in 12 gezeigten Beispiel gilt klar r113 < r114.
Demgemäss wird der vom ersten Zwischenknoten F_X eingenommene leitende Widerstand ((r113//r116) + r115) [Ω].
Andererseits wird der vom zweiten Zwischenknoten F eingenommene leitende Widerstand ((r114//r117) + r115) [Ω].
Unter der obigen Annahme r113 < r114 und r116 = r117 gilt klar die folgende Beziehung
((r113//r116) + r115) < ((r114//r117) + r115).
Das heißt, obgleich vom NMOS-Transistor NT113 und NMOS-Transistor NT114 beide im EIN-Zustand sind, ist der vom NMOS-Transistor NT114 eingenommene äquivalente Widerstandswert größer, so dass eine Differenz zwischen den von den Zwischenknoten F und F_X eingenommenen leitenden Widerständen auftritt. Wenn D = 1, ist der leitende Widerstand des zweiten Zwischenknotens F_X kleiner.
Wenn andererseits D = 0, wird das Potential 0[V] der vollständigen logischen 0 zum Gateanschluss des NMOS-Transistor NT113 addiert, und so ist er im vollständig ausgeschalteten Zustand.
Im Gegensatz dazu ist der NMOS-Transistor NT114 ähnlich zum Vorhergehenden Zeitpunkt im schwachen EIN-Zustand.
Zu diesem Zeitpunkt wird der vom ersten Zwischenknoten F_X eingenommene leitende Widerstand (r116 + r115) [Ω]. Andererseits ist der vom Knoten F eingenommene leitende Widerstand ((r114//r117) + r115) [Ω].
Da r116 = r114, gilt dann klar die folgende Beziehung
(r116 + r115) > ((r114//r117) + r115).
Das heißt, wenn D = 0, ist der leitende Widerstand des zweiten Zwischenknotens F kleiner.
Dadurch ist in beiden Fällen D = 1 und D = 0 eine Differenz zwischen den leitenden Widerständen der Zwischenknoten F und F_X vorhanden, und so kann die Differenz bei der Entladungsgeschwindigkeit der Ladungen auf den Ausgangsknoten H und H_X bewirkt werden.
Auf diese Weise kann die Inverterschleife 111 im normalen Zustand einer dem Dateneingangssignal D entsprechenden korrekten Logik hergestellt werden.
Es sei darauf hingewiesen, dass das beim Problem 3 beschriebene Problem des Standes der Technik die Zunahme des eine Fluktuation des Datensignals begleitenden Energieverbrauchs durch die Benutzung des Inverters zur Erzeugung des invertierten Signals, da das invertierte Signal des Dateneingangssignals bei seinem Betriebsprinzip erforderlich ist, war.
Gemäß der vorliegenden dritten Ausführungsform ist das invertierte Signal des Dateneingangssignals im Prinzip nicht erforderlich, und der Energieverbrauch und der Inverter können reduziert werden.
Außerdem fluktuiert bei der vorliegenden dritten Ausführungsform das Potential des Gateanschlusses des NMOS-Transistors NT114 nicht, selbst wenn das Datensignal D fluktuiert.
Im Gegensatz dazu fluktuierte beim Stand der Technik das Potential des Gateanschlusses des NMOS-Transistors NT114 (NT24 in 16), und die Energie bzw. Leistung wurde jedesmal verbraucht.
Das heißt, gemäß der vorliegenden dritten Ausführungsform kann im Vergleich mit dem Stand der Technik die mit der Fluktuation des Datensignals im Inverter und NMOS-Transistors NT114 einhergehende erzeugte Energie bzw. Leistung reduziert werden.
Die 13A und 13B sind Darstellungen, die durch Schaltungssimulationen des Flip-Flops 10B nach 10 erhaltene Betriebswellenformen zeigen.
Wie in den 10A und 10B gezeigt sind im Flip-Flop 10B nach 10 zur Referenz im Vergleich zur Betriebswellenform (18) der herkömmlichen Schaltung nach 16 die Potentiale der Knoten H, H_X, F und F_X, wenn Φ = 0, deutlich klein geworden. Auch ist zu erkennen, dass dies ein logisch korrekter Betrieb ist.
Auch ist 14 eine Darstellung, die bei der Schaltung nach 6 gemäß der zweiten Ausführungsform und der Schaltung nach 10 gemäß der vorliegenden dritten Ausführungsform die Wellenform des durch die Konstantspannungsquelle fließenden Stroms im Fall zeigt, bei dem das Dateneingangssignal D von 0 in 1 geändert und wieder in 0 geändert wird, aber das Synchronisierungssignal Φ konstant ist und nicht geändert wird.
In 14 stellt die Abszisse die Zeit dar, und die Ordinate stellt die Spannung und den Strom dar.
Auch zeigt in 14 eine durch A angedeutete Kurve die Stromwellenform der Schaltung nach 6 gemäß der zweiten Ausführungsform, und die durch B angedeutete Kurve zeigt die Stromwellenform der Schaltung nach 10 gemäß der dritten Ausführungsform
In anderen Worten zeigt 14 den in der Schaltung verbrauchten Stromwert. Es sei darauf hingewiesen, dass die Richtung des Stroms negativ geworden ist, so dass diese Darstellung bedeutet, dass der größere Strom nach unten fließt.
Wie aus der 14 hervorgeht ist bei der Schaltung gemäß der dritten Ausführungsform der verbrauchte Betrag des Stroms im Vergleich zur Schaltung nach 6 gemäß der zweiten Ausführungsform kleiner geworden.
Auch liegt, wie oben erwähnt, das charakteristische Merkmal der vorliegenden dritten Ausführungsform darin, dass abhängig davon, ob das Potential des Dateneingangssignals D im Vergleich zum Initialisierungspotential (V_DD – |Vtp| [V] des ersten Ausgangsknotens H_X groß oder klein ist, ihr logischer Zustand entschieden wird.
Demgemäß muss das Potential des Dateneingangssignals D nicht das vollständige logische Potential (V_DD oder 0 V) aufweisen.
Das heißt, die Daten können auch für ein Signal abgerufen werden, das eine kleinere Amplitude als die vollständige logische Amplitude aufweist.
15 ist eine Darstellung, welche die Betriebswellenform zeigt, wenn bei der Schaltung nach 10 eine Schaltungssimulation für eine kleine Signalamplitudendateneingabe zum Beweisen ausgeführt wird, dass Daten auch für ein Signal, das eine kleinere Amplitude als die vollständige logische Amplitude aufweist, abgerufen werden können.
In 15 stellt die Abszisse die Zeit dar, und die Ordinate stellt die Spannung dar.
Wie aus der 15 hervorgeht wird bei der Schaltung nach 10 die Dateneingabe korrekt abgerufen, und sie kann als das vollständige logische Potential ausgegeben werden.
Ein zur Übertragung der Daten mit kleiner Signalamplitude fähiger Bus kann durch Benutzung einer Schaltung gemäß der vorliegenden dritten Ausführungsform auf der Empfängerseite der Datenübertragungsleitung realisiert werden.
Wie oben erwähnt ist der Energie- bzw. Leistungsverbrauch der CMOS VLSI proportional zum Quadrat der Potentialamplitude V.
Die Potentialamplitude der Daten ist bei 15 von 1,0 [V] in 0,4 [V] geändert, so dass der Energieverbrauch des Busses, durch den die Daten übertragen werden, auf das 0,16-Fache reduziert wird.
Die Effekte der oben erläuterten Erfindung zusammenfassend kann gemäß der vorliegenden Erfindung eine höhere Betriebsgeschwindigkeit erzielt werden.
Auch besteht gemäß der vorliegenden Erfindung der Vorteil, dass der Energieverbrauch reduziert werden kann.
Es sei darauf hingewiesen, dass die vorliegende Erfindung nicht auf die obigen Ausführungsformen beschränkt ist, sondern Modifikationen im Rahmen bzw. Schutzbereich der Ansprüche umfasst.

Claims

Verriegelungsschaltung (1), aufweisend: einen ersten Ausgangsknoten (H_X), einen zweiten Ausgangsknoten (H), einen ersten Zwischenknoten (F_X), einen zweiten Zwischenknoten (F), einen dritten Zwischenknoten (G), erste Inverterschleife (111) mit einem ersten Inverter (INV112), der einen ersten und zweiten Energieversorgungsanschluss aufweist und bei dem der erste Energieversorgungsanschluss mit dem ersten Zwischenknoten (F_X) verbunden ist, und einem zweiten Inverter (INV113), der einen ersten und zweiten Energieversorgungsanschluss aufweist und bei dem der erste Energiezufuhranschluss mit dem zweiten Zwischenknoten (F) verbunden ist, wobei ein Ausgangsanschluss des ersten Inverters (INV112) und ein Eingangsanschluss des zweiten Inverters (INV113) mit dem ersten Ausgangsknoten (H_X) verbunden sind, und wobei ein Ausgangsanschluss des zweiten Inverters (INV113) und ein Eingangsanschluss des ersten Inverters (INV112) mit dem zweiten Ausgangsknoten (H) verbunden sind, eine erste Unterscheidungseinrichtung (NT113) mit einer Wiederstandskomponente, die den ersten Zwischenknoten (F_X) und den dritten Zwischenknoten (G) voneinander elektrisch isoliert, wenn ein Dateneingangssignal (D) auf einem ersten Potentialpegel ist, und sie verbindet, wenn es auf einem zweiten Potentialpegel ist, eine zweite Unterscheidungseinrichtung (NT114) mit einer Wiederstandskomponente, die den zweiten Zwischenknoten (F) und den dritten Zwischenknoten (G) voneinander elektrisch isoliert und sie abhängig vom Potential eines invertierten Signals (D_X) des Datensignals oder dem Potential des ersten Ausgangsknotens (H_X) verbindet, eine Energieversorgungs-Isolierungseinrichtung (NT115) zum Isolieren des dritten Zwischenknotens (G) und eines Referenzpotentials elektrisch voneinander, wenn ein Synchronisierungssignal (Φ) auf dem ersten Potentialpegel ist, und Verbinden, wenn es auf dem zweiten Potentialpegel ist, und einer Voreinstellungseinrichtung (T111, PT114) zur Einstellung des ersten Ausgangsknotens (H_X) und des zweiten Ausgangsknotens (H) auf vorbestimmte Potentiale, wenn das Synchronisierungssignal auf dem ersten Potentialpegel ist, dadurch gekennzeichnet, dass außerdem eine vom Synchronisierungssignal nicht gesteuerte erste Parallelwiederstandseinrichtung (NT116), die zwischen den ersten Zwischenknoten (F_X) und den dritten Zwischenknoten (G) parallel zur ersten Eingangsunterscheidungseinrichtung (NT113) geschaltet ist, und eine von einem Synchronisierungssignal nicht gesteuerte zweite Parallelwiederstandseinrichtung (NT117), die zwischen den zweiten Zwischenknoten (F) und den dritten Zwischenknoten (G) parallel zur zweiten Eingangsunterscheidungseinrichtung (NT114) geschaltet ist, vorhanden sind.
Verriegelungsschaltung (10A) nach Anspruch 1, wobei die Voreinstellungseinrichtung eine Abgleicheinrichtung (PT115) zum elektrischen Verbinden des ersten Ausgangsknotens (H_X) und des zweiten Ausgangsknotens (H), wenn das Synchronisierungssignal auf dem ersten Potentialpegel ist, und sie voneinander Isolieren, wenn es auf dem zweiten Potentialpegel ist, aufweist.
D-Flip-Flop mit einer Master-seitigen Verriegelungsschaltung und einer Slave-seitigen Verriegelungsschaltung, wobei die Master-seitige Verriegelungsschaltung eine Verriegelungsschaltung nach Anspruch 1 oder 2 ist und die Slave-seitige Verriegelungsschaltung einen Setz-Anschluss und einen Rücksetz-Anschluss aufweist, von denen einer mit dem ersten Ausgangsknoten (H_X) und der andere mit dem zweiten Ausgangsknotens (H) der Master-seitigen Verriegelungsschaltung verbunden ist oder umgekehrt, und das logische Ausgangssignal der Master-seitigen Verriegelungsschaltung für einen einzelnen Zyklus des Synchronisierungssignals hält.