DE69802631T2

DE69802631T2 - Differentielle CMOS Logikfamilie

Info

Publication number: DE69802631T2
Application number: DE69802631T
Authority: DE
Inventors: Barbara J. Duffner; Holger Engelhard; Bradley D. Pace
Original assignee: Agilent Technologies Inc
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 1997-08-19
Filing date: 1998-03-26
Publication date: 2002-05-23
Anticipated expiration: 2018-03-27
Also published as: EP0898370A1; US6008670A; DE69802631D1; EP0898370B1

Description

Die folgende Beschreibung bezieht sich auf CMOS- Logiktechnologie (Komplementär-Metall-Oxid-Halbleiter-Logik-Technologie) und insbesondere auf das Implementieren von Logikgattern unter Verwendung einer neuartigen Hochgeschwindigkeitsdifferential-CMOS-Zelle.
Entwickler und Hersteller von elektronischen Systemen suchen fortlaufend nach Verfahren zum Erhöhen der Geschwindigkeit und Effizienz von elektronischen Schaltungen. Ein Verfahren zum Erhöhen der Systemeffizienz und - geschwindigkeit ist es, einen größtmöglichen Teil des Systems in eine einzige integrierte CMOS-Schaltung (IC = integrated circuit) zu integrieren. Ein gut gestalteter CMOS- IC-Chip erhöht die Rauschunempfindlichkeit von internen Signalen. Eine solche hohe Pegelintegration erhöht außerdem die Geschwindigkeit und Effizienz des IC-Chips, da die Signale eine geringere Entfernung zurücklegen müssen.
Bei einer binären Logikschaltung zum Implementieren einer logischen Funktion sind Eingangssignale und Ausgangssignale der logischen Funktion im allgemeinen entweder als ein hoher logischer Pegel (d. h. eine "1") oder als ein niedriger logischer Pegel (d. h. eine "0") dargestellt. Fig. 1 ist eine graphische Darstellung der Beziehung zwischen einem Hochreferenzspannungsschwellenwert (VREFH; VREFH = high reference voltage threshold), einem Niedrigreferenzspannungsschwellenwert (VREFL; VREFL = low reference voltage threshold) und Spannungspegeln, die durch eine Logikschaltung hinsichtlich dieser Spannungen erkannt werden, bei einer binären Logikschaltung. Folglich wird, wie in Fig. 1 gezeigt, eine "1" erfaßt und ein Signal wird als in einem gültigen hohen Zustand bezeichnet, wenn das Signal gleich oder höher ist als der Hochreferenzspannungsschwellenwert, der durch VREFH definiert ist. Gleichartig dazu wird eine "0" erfaßt und ein Signal wird als in einem gültigen niedrigen Zustand bezeichnet, wenn das Signal gleich ist oder unterhalb des Niedrigreferenzspannungsschwellenwerts, der durch VREFL definiert ist. Wenn jedoch das Eingangssignal von einem Zustand zu dem anderen übergeht (d. h., wenn das Eingangssignal oberhalb des Niedrigreferenzspannungsschwellenwerts VREFL, aber unterhalb des Hochreferenzspannungsschwellenwerts VREFH liegt), wird es nicht als gültig erkannt und wird als "schwimmend" bzw. "schwebend" bezeichnet.
Bei einem binären Digitalsystem können die spezifischen Spannungspegel, die durch VREFH und VREFL definiert sind, abhängig ·von der Familie von Komponenten, die verwendet werden, dem Prozeß, der verwendet wird, und der spezifischen Anwendung variieren. Bei einer Transistor-Transistor- Logik (TTL) beispielsweise beträgt VREFH typischerweise +2,0 Volt und VREFL beträgt typischerweise +0,8 Volt. Gleichartig dazu beträgt bei CMOS-Logikkomponenten VREFH typischerweise +3,3 Volt und VREFL typischerweise +0,7 Volt (ausgehend von einer +5,0 Volt Zufuhr). Für ECL- Logikkomponenten beträgt VREFH typischerweise -1,105 Volt und VREFL typischerweise -1,475 Volt.
Heutzutage werden Logikschaltungen allgemein in CMOS implementiert. Wie in Fig. 1 dargestellt, beträgt der Spannungshub, der erforderlich ist, um ein Signal von Logik "0" zu Logik "1" zu ändern oder umgekehrt, zumindest 2,6 Volt.
Die Umschaltzeit eines Logikgatters kann durch Verringern des Spannungshubs, der von einer Logikkomponente erforderlich ist, verbessert werden. Beispielsweise erfordern ECL- Logikkomponenten nur einen Spannungshub von etwa 0,3 Volt, um ein Signal von Logik "0" zu Logik "1" oder umgekehrt zu ändern. Für ECL-Logikkomponenten ist die Umschaltzeit viel schneller als für CMOS-Logikkomponenten, weil es viel weniger Zeit benötigt, um einen Spannungspegel an einer Komponente um 0,37 Volt zu ziehen, als benötigt wird, um einen Spannungspegel um 2,6 Volt zu ziehen. Trotz den schnelleren Umschaltgeschwindigkeiten der ECL-Komponenten wird ECL- Logik jedoch aufgrund des größeren Leistungsverbrauchs von ECL-Komponenten nicht typischerweise in integrierten Schaltungen verwendet. In anderen Worten ausgedrückt, der Preis für das Liefern geringer Spannungshübe (und folglich schnellerer Umschaltgeschwindigkeiten) ist höherer Leistungsverbrauch. Ferner können CMOS- und ECL- Logikkomponenten nicht auf dem gleichen IC-Chip kombiniert werden, weil sie unter Verwendung unterschiedlicher Prozesse hergestellt werden.
Die EP 0 548 551 A1 bezieht sich auf eine Logikschaltung mit einer Hochgeschwindigkeit- und Geringer- Leistungsverbrauch-Charakteristik, und umfaßt eine Lastschaltung, eine Differentialpaarschaltung und eine Konstantstromquelle, wobei die Lastschaltung mit einer weiteren Leistungsquelle verbunden ist. Ausgangsleitungen sind vorgesehen und Eingangssignale werden zu der Differentialpaarschaltung geliefert. Bei einem Ausführungsbeispiel dieser Schaltung ist die Lastschaltung durch zwei Widerstände vorgesehen und ferner sind zwei FET als Umschaltelemente vorgesehen, die wiederum mit einer Stromquelle verbunden sind. Bei einem anderen Ausführungsbeispiel dieser Schaltung sind die Ausgangsleitungen der Schaltung zwischen den jeweiligen Widerständen und den jeweiligen Umschaltelementen geschaltet, und an die Umschaltelemente wird entweder das Signal A oder das Komplementärsignal A' desselben angelegt.
Die EP 0 731 563 A2 bezieht sich auf ein BiCMOS- Logikgatter, das ein stabiles Hochgeschwindigkeits-, und Niedrigreferenzspannungslogikgatter bildet. Das Gatter umfaßt ein Paar von MOS-Transistoren mit Gate-Anschlüssen, zu denen komplementäre Eingangslogiksignale gesendet werden, und Quellen, die mit einem konstanten Strom von einem bipolaren Transistor, der durch eine Referenzspannung gesteuert ist, gekoppelt sind, und von demselben versorgt werden. Die Spannungshübe der ausgegebenen Komplementärlogiksignale werden durch die Referenzspannung und das Widerstandswertverhältnis eines Kettenwiderstands zu einem Emitterwiderstand unabhängig von einer Leistungsversorgungsänderung oder einer Temperaturänderung bestimmt.
Die EP 0 511 711 A2 offenbart eine programmierbare Logikschaltung, die alle Kombinationslogikfunktionen durch geeignete Logikwerte der Programmiersignale ausführt.
Ausgehend von diesem Stand der Technik ist es die Aufgabe der vorliegenden Erfindung, eine verbesserte Differential- CMOS-Logikzelle zu schaffen.
Diese Aufgabe wird durch eine Differential-CMOS-Zelle gemäß Anspruch 1 und durch eine Differential-CMOS-Zelle gemäß Anspruch 2 gelöst.
Diese und andere wichtige Vorteile und Aufgaben der vorliegenden Erfindung werden in der beiliegenden Beschreibung, den beiliegenden Zeichnungen und Ansprüchen näher erklärt bzw. aus diesen ersichtlich.
Ein veranschaulichendes und derzeit bevorzugtes Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt.
Fig. 1 ist eine graphische Darstellung der Beziehung zwischen einem Hochreferenzspannungsschwellenwert, einem Niedrigreferenzspannungsschwellenwert und Spannungspegeln, die durch eine binäre Logikschaltung bezüglich dieser Spannungen erkannt werden, in einem binären Logiksystem;
Fig. 2 ist ein Schaltbild einer einfachen Differential- CMOS-Pufferschaltung;
Fig. 3 ist ein Schaltbild einer bevorzugten Implementierung der Differential-CMOS-Pufferschaltung von Fig. 2;
Fig. 4 ist ein Schaltbild einer Mehrfach-Eingangs- Differential-CMOS-Zelle;
Fig. 5 ist ein Schaltbild einer bevorzugten Implementierung der Differential-CMOS-Zelle von Fig. 4;
Fig. 6 ist ein Schaltbild eines bevorzugter. 4-Eingangs- Multiplexers, der unter Verwendung der Differential-CMOS-Zelle implementiert ist;
Fig. 7 ist ein Schaltbild eines logischen UND-Gatters gemäß der vorliegenden Erfindung, das unter Verwendung der Differential-CMOS-Zelle implementiert ist;
Fig. 8 ist ein Schaltbild eines logischen ODER-Gatters gemäß der vorliegenden Erfindung, das unter Verwendung der Differential-CMOS-Zelle implementiert ist;
Fig. 9 ist ein Schaltbild eines logischen Exklusiv-ODER- Gatters (d. h. XOR-Gatters), das unter Verwendung der Differential-CMOS-Zelle implementiert ist;
Fig. 10 ist ein Schaltbild einer Latch-Schaltung, die unter Verwendung der Differential-CMOS-Zelle implementiert ist;
Fig. 11 ist ein Schaltbild eines D-Typ-Flip-Flops, das unter Verwendung der Differential-CMOS-Zelle implementiert ist; und
Fig. 12 ist ein Schaltbild eines T-Flip-Flops, das unter Verwendung der Differential-CMOS-Zelle implementiert ist.
Fig. 2 stellt eine einfache Differential-CMOS- Pufferschaltung 200 dar. Wie in Fig. 2 gezeigt, empfängt die Differential-CMOS-Pufferschaltung zumindest ein Differentialeingangssignal B, das die Komponenten Bp und Bn umfaßt, und gibt ein Differentialausgangssignal Z aus, das die Komponenten Zp und Zn umfaßt. Wie hierin nachfolgend verwendet, bezieht sich der Begriff "Differentialsignal" auf ein Signal Xp und sein Komplement bzw. Komplementärsignal Xn, wobei X der Name des Signals ist. Bei dem bevorzugten Ausführungsbeispiel ist der niedrige logische Pegel eines Signals bei etwa 2,3 Volt - 2,5 Volt definiert und ein hoher logischer Pegel eines Signals ist als VDD oder etwa 3,3 Volt definiert. Es ist zu erkennen, daß der Spannungshub zwischen einem Logikniedrig- und einem hohen logischen Pegel etwa nur 0,8 V - 1,0 V beträgt, im Gegensatz zu dem typischen 2,6-V-Spannungshub bei normalen CMOS- Schaltungen, wie er vorher beschrieben wurde. Ein wichtiger Vorteil bei der Verwendung eines solchen Niedrigspannungshubs ist eine erhöhte Geschwindigkeit.
Wie in Fig. 2 gezeigt ist, umfaßt die Differential-CMOS- Pufferschaltung 200 eine Stromquelle 202, die zwischen eine Schaltungsmasse, die hierin nachfolgend durch das umgekehrte Dreiecksymbol bei 204 dargestellt ist, geschaltet ist und einen Knoten M0. Stromquellen sind in der Technik bekannt. Dementsprechend kann die Stromquelle 202 unter Verwendung jeder geeigneten Konfiguration einer Stromquelle, die einen konstanten Strom an den Knoten M0 liefert, implementiert werden.
Die Differential-CMOS-Pufferschaltung 200 umfaßt außerdem zwei symmetrische Differentialzweigschaltungen 210 und 220. Die erste und die zweite Differentialzweigschaltung 210 und 220 sind parallel zwischen den Knoten M0 und eine Spannungsquelle VDD 206 geschaltet.
Die erste Differentialzweigschaltung 210 umfaßt einen CMOS- Schalter 212 (hierin gelegentlich als ein "erster Primäreingangsschalter" oder allgemein als eine "schaltbare Verbindung" bezeichnet), der zwischen den Knoten M0 und einen Ausgangsknoten M1 geschaltet ist, von dem das Komplementsignal Zn des Differentialausgangssignalpaars Zn/Zp ausgegeben wird. Der Schalter 212 wird durch das Eingangssignal Bp des Differentialeingangssignalpaars Bp/Bn gesteuert. Eine Widerstandslast 214 ist zwischen die Spannungsquelle VDD bei 206 und dem Ausgangsknoten M1 geschaltet. Die Widerstandslast 214 muß groß genug sein, um den Knoten M1 auf einen niedrigen logischen Pegel ("0") vorzuspannen, wenn Strom über den Schalter 212 fließt.
Die zweite Differentialzweigschaltung 220 umfaßt einen CMOS-Schalter 222 (hierin gelegentlich als ein "zweiter Primäreingangsschalter" oder allgemein als eine "schaltbare Verbindung" bezeichnet), der zwischen den Knoten M0 und einen Ausgangsknoten M2 geschaltet ist, von dem das Komplementsignal Zp des Differentialausgangssignalpaars Zp/Zn ausgegeben wird. Der Schalter 222 wird durch das Komplementeingangssignal Bn von dem Differentialeingangssignalpaar Bp/Bn gesteuert. Eine Widerstandslast 224 ist zwischen die Spannungsquelle VDD bei 206 und den Ausgangsknoten M2 geschaltet. Die Widerstandslast 224 muß groß genug sein, um den Knoten M2 auf einen niedrigen logischen Pegel ("0") vorzuspannen, wenn Strom über den Schalter 222 fließt. Die Widerstände 214 und 224 müssen gleich sein (oder zumindest im wesentlichen gleich), um Differentialsignale zu bekommen.
Fig. 3 zeigt eine Implementierung der Differential-CMOS- Pufferschaltung 200 von Fig. 2. Wie in Fig. 3 gezeigt, ist die Stromquelle 202 unter Verwendung von einem oder mehreren NFET 302 implementiert, die parallel zwischen den Knoten M0 und Masse geschaltet sind. Die NFET empfangen an ihren jeweiligen Gattern eine Referenzspannung, VREF. Die Referenzspannung VREF wird von einem Referenzspannungsgenerator 308 erhalten. Bei dem bevorzugten Ausführungsbeispiel liefert die Stromquelle 202 einen konstanten Strom zu dem Knoten M0. Der Schalter 212 wird mit einem n-Typ- Metalloxid-Halbleiter-Feldeffekttransistor (NFET) implementiert und wird angeschaltet, um eine elektrische Verbindung zwischen den Knoten M0 und M1 zu bilden, falls die Spannung zwischen dem Gate-Anschluß des NFET 212 (dem Steuereingang desselben) und dem Knoten M0 oberhalb einer Schwellenwertspannung liegt, typischerweise 0,6 V - 0,7 V. Symmetrisch dazu ist der Schalter 222 bei der Zweigschaltung 220 ebenfalls mit einem NFET implementiert und wird "ein"- geschaltet, um eine elektrische Verbindung zwischen den Knoten M0 und M2 zu bilden, falls die Spannung zwischen dem Gate-Anschluß des NFET 222 und dem Knoten M0 die Schwellenwertspannung überschreitet. Die symmetrischen Lastwiderstände 214 und 244 sind unter Verwendung von p-Typ- Metalloxid-Halbleiter-Feldeffekttransistoren (PFET) implementiert, die jeweils zwischen die Spannungsquelle VDD und die Knoten M1 und M2 geschaltet sind. Die Gate-Anschlüsse derselben sind mit der Schaltungsmasse gekoppelt.
Falls das Differentialeingangssignal beim Betrieb einen hohen logischen Pegel ("1") aufweist, befindet sich das Eingangssignal Bp bei einem hohen logischen Spannungspegel (typischerweise 3,3 V) und das Komplementeingangssignal Bn befindet sich bei einem niedrigen logischen Spannungspegel (typischerweise 2,3 V - 2,5 V). Dementsprechend schaltet der Schalter 212 in der ersten Zweigschaltung 210 "ein", was bewirkt, daß der Knoten M1 nach unten gezogen wird. Der Strom, der durch die Stromquelle 202 über den effektiven Widerstandswert des NFET-Schalters Bp geliefert wird, bestimmt den Pull-Down- bzw. Herunterzieh-Spannungspegel von M1. Dementsprechend sind die Stromquelle und die Größe des NFET 212 entworfen, um einen niedrigen Spannungspegel von etwa 2,3 V - 2,5 V auf dem Knoten M1 zu liefern.
Gleichzeitig ist das Komplementeingangssignal Bn bei einem niedrigen logischen Spannungspegel. Dementsprechend ist der Schalter 222 "aus". Folglich fließt kein Strom über den Schalter 222 und der Knoten M2 wird über die Widerstandslast 224 auf hohen einen logischen Spannungspegel (d. h. etwa auf VDD) hochgezogen. Für den Fachmann auf diesem Gebiet wird es zu erkennen sein, daß die Differential-CMOS- Zelle 200 schneller ist als herkömmliche CMOS-Logik, aus dem Grund, daß der Spannungshub auf den Ausgangssignalknoten M1 und M2 sehr viel niedriger ist (d. h. typischerweise ein 0,8 V - 1,0 V Hub im Vergleich zu dem 2,6 V Hub des herkömmlichen CMOS-Betriebs) und es daher weniger Zeit benötigt, um von einem hohen Pegel zu einem niedrigen Pegel zu schalten oder umgekehrt.
Die in den Figur, 2 und 3 gezeigte Differential-CMOS- Pufferschaltung 100 ist ein schneller CMOS-Logikpuffer. Typischerweise sind sehr viel komplexere Logikgatter erforderlich, um eine CMOS-Logikfunktion zu implementieren. Dementsprechend stellt Fig. 4 eine Differential-CMOS- Logikzelle dar, die als Basis zum Aufbauen einer ganzen Familie von Logikgattern verwendet werden kann. Die Differential-CMOS-Logikzelle 400 von Fig. 4 ist ähnlich wie die Differential-CMOS-Pufferschaltung 200 von Fig. 2, außer daß jede Zweigschaltung 410 und 420 ein zusätzliches Differentialpaar von Eingangsschaltern 416/418, 426/428 umfaßt (hierin gelegentlich als "Sekundäreingangsschalter" oder allgemein als "schaltbare Verbindungen" bezeichnet.
Dementsprechend umfaßt die Differential-CMOS-Zelle 400 eine Stromquelle 402, die zwischen den Knoten M0 und die Schaltungsmasse geschaltet sind. Die Zweigschaltungen 410 und 420 sind parallel zwischen den Knoten M0 und die Spannungsquelle VDD geschaltet. Wieder kann die Stromquelle unter Verwendung jeder Technik, die einen konstanten Strom an den Knoten M0 liefert, implementiert werden.
Die Zweigschaltung 410 umfaßt einen Schalter 412, der zwischen den Knoten M0 und einen Knoten m³ gekoppelt ist, der durch das Eingangssignal Bp des Differentialeingangssignalpaars Bp/Bn "ein-" oder "aus-" geschaltet werden kann. Ein zweiter Schalter 416 (hierin gelegentlich als "erster Sekundäreingangsschalter bezeichnet) ist zwischen den Knoten M3 und einen Knoten M1 geschaltet, von dem das Komplementausgangssignal Zn des Differentialausgangssignalpaars Zp ausgegeben wird. Ein dritter Schalter 418 (hierin gelegentlich als ein "zweiter Sekundäreingangsschalter" bezeichnet) ist zwischen den Knoten M3 und einen Knoten M2 geschaltet, von dem das Ausgangssignal Zp ausgegeben wird. Der Schalter 416 wird durch ein Signal A1p eines Differentialeingangssignalpaars A1p/A1n gesteuert, und der Schalter 418 wird durch das andere Signal, A1n, gesteuert. Eine Widerstandslast 414 ist zwischen dem Knoten M1 und der Spannungsquelle VDD gekoppelt.
Die Zweigschaltung 420 ist symmetrisch zu der Zweigschaltung 410. Die Zweigschaltung 420 umfaßt einen Schalter 422, der zwischen den Knoten M0 und einen Knoten M4 geschaltet ist, der durch das Komplementeingangssignal Bn des Differentialeingangssignalpaars Bp/Bn "ein"- oder, "aus"- geschaltet werden kann. Ein zweiter Schalter 426 (hierin gelegentlich als ein "dritter Sekundäreingangsschalter" bezeichnet) ist zwischen den Knoten M4 und M1 gekoppelt. Ein dritter Schalter 428 (hierin gelegentlich als ein "vierter Sekundäreingangsschalter" bezeichnet) ist zwischen den Knoten M4 und M2 gekoppelt. Der Schalter 426 wird durch ein Signal, A0p, eines Differentialeingangssignalpaars A0p/A0n gesteuert und der Schalter 428 wird durch das andere Signal, A0n, gesteuert. Die Zweigschaltung 420 umfaßt eine Widerstandslast 424, die zwischen den Knoten M2 und die Spannungsquelle VDD geschaltet ist.
Die Lastwiderstände 414 und 424 können unter Verwendung jeder Technik implementiert werden, die die jeweiligen Knoten M1 und M2 auf einen hohen logischen Spannungspegel zieht, vorzugsweise VDD, hochzieht.
Beim Betrieb wirkt das Differentialeingangssignal Bp/Bn als ein Auswahlsignal zum Auswählen zwischen den Differentialeingangssignalen A1p/A1n und A0p/A0n.
Tabelle A stellt die Auswahl- oder "Multiplexer" - Logikfunktion dar. TABELLE A
Falls dementsprechend das Auswahlsignal B, das das Differentialeingangssignal Bp/Bn umfaßt, einen hohen logischen Pegel ("1") anzeigt, fließt Strom durch die Zweigschaltung 410, und die Werte des Differentialausgangssignals A1p/A1n werden als das Differentialausgangssignal Zp und Zn ausgegeben. Dies tritt wie folgt auf: Eine logisch hohe "1" auf dem Auswahlsignal B bedeutet, daß sich das Eingangssignal Bp auf einem hohen Spannungspegel befindet und das Komplementeingangssignal Bn auf einem niedrigen Spannungspegel. Ein niedriger Spannungspegel auf dem Komplementeingangssignal Bn schaltet den Schalter 422 "aus" und verhindert, daß Strom zwischen den Knoten M0 und M4 über den Schalter 422 fließt. Dementsprechend fließt durch keinen der jeweiligen Schalter 426 und 428 zwischen den Knoten M4 und M2 Strom.
Gleichzeitig schaltet ein hoher Spannungspegel auf Bp den Schalter 412 "ein" und ermöglicht es, daß Strom zwischen den Knoten M0 und M3 der Schaltungsvorrichtung 412 fließt. Abhängig von dem Zustand von A1 ist eine Komponente des Differentialeingangssignals A (entweder A1p oder A1n) bei einem hohen Spannungspegel und das andere bei einem niedrigen Spannungspegel. Falls A1 ein hoher logischer Pegel ist ("1"), wird A1p bei einem hohen Spannungspegel sein und A1n bei einem niedrigen Spannungspegel. Dementsprechend schaltet der Schalter 416 "ein", um eine elektrische Verbindung zwischen den Knoten M1 und NO durch die jeweiligen Schalter 416 und 412 zu liefern. Dies zieht den Knoten M1 herunter zu einem niedrigen Spannungspegel. Dementsprechend ist das Komplementausgangssignal Zn bei einem niedrigen Spannungspegel (etwa 2,3 V - 2,5 V). Gleichzeitig ist A1n bei einem niedrigen Spannungspegel und der Schalter 418 ist "aus". Folglich fließt kein Strom zwischen den Knoten M2 und Knoten M0 und der Knoten M2 bleibt bei einem hohen Spannungspegel (etwa VDD oder 3,3 V) aufgrund der Widerstandslast 424. Falls umgekehrt A1 bei einem niedrigen logischen Pegel ist ("0"), ist A1p bei einem niedrigen Spannungspegel und A1n bei einem hohen Spannungspegel. Dementsprechend schaltet der Schalter "ein", um eine elektrische Verbindung zwischen den Knoten M2 und M0 durch die jeweiligen Schalter 418 und 412 zu liefern. Dies zieht um den Knoten M2 nach unten auf einen niedrigen Spannungspegel. Dementsprechend ist das Komplementausgangssignal Zp bei einem niedrigen Spannungspegel (etwa 2,3 V - 2,5 V). Gleichzeitig ist A1p bei einem niedrigen Spannungspegel und der Schalter 416 ist "aus". Folglich fließt kein Strom zwischen dem Knoten M1 und dem Knoten M0, und der Knoten M1 bleibt aufgrund der Widerstandslast 414 bei einem hohen Spannungspegel (etwa VDD oder 3,3 V). Wenn dementsprechend das Auswahleingangssignal B ein logisch hoher Pegel ist ("1"), spiegelt das Differentialausgangssignal Zp/Zn den Zustand des ausgewählten Differentialeingangssignals A1p/A1n wieder.
Die Differential-CMOS-Zelle 400 wirkt auf ähnliche Weise, wenn das Auswahlsignal B bei einem niedrigen logischen Pegel ("0") ist. In diesem Fall ist jedoch der Schalter 412 "aus" (weil das Auswahlsignal Bp bei einem Logikniedrigspannungsegel ist) und der Schalter 422 ist "ein" (weil das Auswahlsignal Bn bei einem hohen logischen Spannungspegel ist). Folglich reflektiert das Differentialausgangssignal Zp/Zn statt dessen den Zustand des Differentialeingangssignals A0p/A0n, und nicht den Zustand des Differentialeingangssignals A1p/A1n.
Fig. 5 ist ein Schaubild einer Implementierung 500 der Differential-CMOS-Zelle 400 von Fig. 4. Wie in Fig. 5 gezeigt, umfaßt die Differential-CMOS-Zelle 500 ein Paar von Pegelschiebeeinrichtungen 540 und 550, die das Differentialauswahleingangssignal Bp bzw. Bn empfangen. Die Pegelschiebeeinrichtungen 540 und 550 wirken, um die Spannung der Eingangssignale zu den jeweiligen Schaltern 412 und 422 herunterzustufen. Bei der in Fig. 5 gezeigten Implementierung ist dies notwendig, weil Bp und Bn von einer anderen ähnlichen Zelle eingegeben werden. Dementsprechend ist ein niedriger Spannungspegel definiert, um etwa 0,8 V - 1,0 V niedriger als VDD (das typischerweise 3,3 V ist) zu sein, d. h. der niedrige Spannungspegel ist etwa 2,3 V - 2,5 V. Folglich ist ein niedriger Spannungspegel, der direkt von entweder dem Schalter 412 oder 422 empfangen wird, nicht niedrig genug, um die jeweiligen Schalter vollständig auszuschalten. Die Pegelschiebeeinrichtungen 540, 550 stufen den empfangenen niedrigen Spannungspegel um etwa 0,6 V - 0,7 V (d. h. die Schwellenwertspannung von den NFET 542 und 552) ab. Die parallelen NFET 502 der Stromquelle 302 sind entworfen, um den Knoten M0 auf 1,2 V - 1,4 V vorzuspannen. Falls dementsprechend Bp von 2,5 V um 0,7 V heruntergestuft wird, ist die Spannung an dem Gate-Anschluß des NFET- Schalters 412 oder 422 etwa 1,8 V. Da der Knoten M0 auf 1,2 V - 1,4 V vorgespannt ist, sind die Schwellenwertspannungen der jeweiligen NFET-Schalter 412, 422 nicht ganz erreicht, und folglich ist der jeweilige Schalter 412 oder 422 vollständig aus.
Die Differential-CMOS-Zelle 400 umfaßt außerdem einen Referenzspannungsgenerator 560. Der Referenzspannungsgenerator 560 erzeugt eine Referenzspannung von etwa 1,05 V bis 1,09 V, die ausreichend oberhalb der Schwellenwertspannung (0,6 V) der parallelen NFET 502 der Stromquelle liegt, um einen konstanten Strom von etwa 0,65 mA bis 1,05 mA zu dem Knoten M0 zu liefern.
Die Tabelle B stellt beispielhafte Umschaltgeschwindigkeiten (oder Ausbreitungsverzögerungen) dar, die zwischen dem Eingang A (d. h. A0 oder A1) und dem Ausgang Z und zwischen dem Ausgang B und dem Ausgang Z erreicht werden. TABELLE B
Wie in Tabelle B gezeigt, können Umschaltgeschwindigkeiten von zumindest etwa 80 psec erreicht werden, im Vergleich zu etwa 500 psec unter Verwendung von herkömmlichen CMOS- Logikgattern.
Die Differential-CMOS-Zellen 200, 400 der vorliegenden Erfindung können verwendet werden, um eine gesamte Familie von logischen Funktionen zu implementieren. Wie hinsichtlich den Fig. 4 und 5 beschrieben ist, kann die Differential-CMOS-Zelle als ein 2-Eingangs-Multiplexer verwendet werden. Die Prinzipien der 2-Eingangs-Multiplexerschaltung können erweitert werden, um einen 4-Eingangs-Multiplexer zu bilden. Fig. 6 zeigt einen 4-Eingangs-Multiplexer 600. Wie in Fig. 6 gezeigt, kann der 4-Eingangs-Multiplexer 600 mit zwei Differential-CMOS-Zellen 602 und 604 implementiert werden, deren Ausgangssignale einer dritte Differential- CMOS-Zelle 606 zugeführt werden. Jede der beiden Differential-CMOS-Zellen 402 und 404 empfängt jeweils zwei unterschiedliche Differentialeingangssignale A0p/A0n, A1p/A1n und A2p/A2n, A3p/A3n. Jede der Differential-CMOS-Zellen kann wie in den Fig. 4· oder 5 gezeigt implementiert sein. Ein erstes Differentialauswahleingangssignal BOp/BOn wird verwendet als das Auswahleingangssignal für jeden Multiplexer 602 und 604. Wenn dementsprechend das erste Differentialauswahleingangssignal BOp/BOn logisch niedrig ist ("0"), gibt der Multiplexer 602 A0p/A0n als sein Ausgangsdifferentialsignal Q0p/Q0n aus, und der Multiplexer 604 gibt A2p/A2n als sein Differentialausgangssignal Q1p/Q1n aus. Falls umgekehrt das erste Differentialauswahleingangssignal BOp/B0n logisch hoch ist ("1"), gibt der Multiplexer 602 A1p/A1n als sein Differentialausgangssignal Q0p/Q0n aus, und der Multiplexer 604 gibt A3p/A3n als sein Differentialausgangssignal Q1p/Q1n aus.
Jedes der Differentialausgangssignale Q0p/Q0n und Q1p/Q1n, die durch die Multiplexer 602 und 604 ausgegeben werden, werden dann als Eingangssignale zu dem dritten 2-Eingangs- Multiplexer 606 verwendet. Ein zweites Differentialauswahleingangssignal Blp/Bln wird als das Auswahleingangssignal für den dritten Multiplexer 606 verwendet. Das zweite Differentialauswahleingangssignal B1p/Bln bestimmt, ob das Differentialsignal Q0p/Q0n als das Differentialausgangssignal Zp/Zn ausgegeben wird oder ob das Differentialsignal Q1p/Q1n als das Differentialausgangssignal Zp/Zn ausgegeben wird. Falls Blp/Bln logisch niedrig ist ("0"), gibt der Multiplexer 606 Q0p/Q0n als Differentialausgangssignal Zp/Zn aus. Falls Blp/Bln logisch hoch ist ("1"), gibt der Multiplexer 606 Q1p/Q1n als Differentialausgangssignal Zp/Zn aus. Der Betrieb des 4-Eingangs-Multiplexers ist durch die Wahrheitstabelle in Tabelle C dargestellt. Tabelle C
Für den Fachmann auf diesem Gebiet wird es ersichtlich sein, daß die Prinzipien, die beim Herstellen von 2- Eingangs- und 4-Eingangs-Multiplexern verwendet wurden, erweitert werden können, um n-Eingangs-Multiplexer zu bilden, wobei n eine beliebige Ganzzahl ist, die größer als 2 ist.
Fig. 7 stellt ein logisches UND-Gatter 700 gemäß der vorliegenden Erfindung dar. Das UND-Gatter 700 ist unter Verwendung der Differential-CMOS-Zelle 400 von Fig. 4 oder 5 implementiert. Wie in Fig. 7 gezeigt, ist der A0p-Eingang des Multiplexers von Fig. 4 auf eine niedrige Spannung (logische "0") gebunden, und der A0n-Eingang ist auf eine hohe Spannung (logische "1") gebunden. Auf diese Weise wird das Differentialausgangssignal Z nur aktiviert, falls sowohl das A1- als auch das B-Eingangssignal der Differential- CMOS-Logikzelle 702 aktiviert sind. Tabelle D faßt den Betrieb des UND-Gatters 700 zusammen. TABELLE D
Fig. 8 stellt ein logisches ODER-Gatter 800 gemäß der vorliegenden Erfindung dar, das gleichartig zu dem oben beschriebenen logischen UND-Gatter 700 aufgebaut ist. Das ODER-Gatter 800 ist ebenfalls unter Verwendung der Differential-CMOS-Zelle 400 der Fig. 4 oder 5 implementiert. Wie in Fig. 8 gezeigt, ist der A1p-Eingang des Multiplexers von Fig. 4 auf eine hohe Spannung (logische "1") gebunden, und der A1n-Eingang ist auf eine niedrige Spannung (logische "0") gebunden. Auf diese Weise wird das Differentialausgangssignal Z aktiviert, falls entweder das A1- oder das B- Eingangssignal oder beide zu der Differential-CMOS- Logikzelle 802 aktiviert sind. Tabelle E faßt den Betrieb des ODER-Gatters 800 zusammen. TABELLE E
Fig. 9 stellt ein Exklusiv-ODER- oder "XOR"-Gatter 900 dar, das unter Verwendung der Differential-CMOS-Zelle 400 der Fig. 4 oder 5 implementiert ist. Wie in Fig. 9 gezeigt, ist ein Eingangssignal A, das die Differentialkomponenten Ap/An umfaßt, mit Differentialeingängen A0p/A0n und A1p/A1n kreuzgekoppelt. Dementsprechend ist das Signal Ap sowohl auf den A0p- als auch den A1n-Eingang gebunden. Gleichartig dazu ist das Signal An auf den A0n- und den A1p-Eingang gebunden. Gemäß den kreuzgekoppelten Verbindungen des Differentialeingangssignals Ap/An mit den Differentialeingängen A0p/A0n und A1p/A1n sind die Differentialeingänge A0p/A0n und A1p/A1n garantiert inversive Polaritäten voneinander. Das Differentialeingangssignal Ap/An wirkt daher als ein Eingangssignal zu einer XOR-Zelle 902, und das Differentialauswahleingangssignal Bp/Bn wirkt als das andere Ein- · gangssignal zu der XOR-Zelle 902. Falls folglich das Auswahleingangssignal B logisch niedrig ist ("0"), wird A0 als Z ausgegeben, das nur logisch hoch sein wird, falls A0 logisch hoch ist ("1"). Falls gleichartig dazu das Auswahleingangssignal B logisch hoch ist ("1"), wird A1 als Z ausgegeben. Da A1 mit A inversiv gekoppelt ist, reflektiert A1 das Komplement von A. Falls folglich A1 hoch ist ("1"), ist A niedrig ("0"). Da, wenn B hoch ist, Z nur logisch hoch ist ("1"), falls A1 logisch hoch ist, bedeutet dies, daß Z nur hoch ist, wenn A niedrig ist. Dementsprechend ist das Ausgangssignal der Differential-CMOS-Logikzelle 802 nur logisch hoch ("1"), falls entweder das Eingangssignal A oder das Auswahleingangssignal B logisch hoch ist ("1"), aber nicht beide. Die Tabelle F stellt die Funktionalität des logischen XOR-Gatters von Fig. 9 dar. TABELLE F
Fig. 10 stellt eine Latch-Schaltung 1000 dar. Die Latch- Schaltung 1000 ist unter Verwendung der Differential-CMOS- Zelle 400 von Fig. 4 oder 5 implementiert. Wie in Fig. 10 gezeigt, ist der A0p-Eingang des Multiplexers von Fig. 10 mit dem Zp-Ausgang gebunden. Gleichartig dazu ist der A0n- Eingang mit dem Zn-Ausgang gebunden. Ein Differentiallogiksignal A wird an die A1p-, A1n-Eingänge geliefert und ein Differentialtaktsignal, CLK, das die Komponenten CLKp und CLKn umfaßt, wird an den Auswahleingang des Multiplexers gesendet. Auf diese Weise dient die Differential-CMOS-Zelle 1002 dazu, das Signal A zwischenzuspeichern.
Fig. 11 ist ein schematisches Blockdiagramm eines D-Typ- Flip-Flops 1100, das unter Verwendung von zwei Differential-CMOS-Zellen 1102 und 1104 implementiert ist. Wie in Fig. 11 gezeigt, umfaßt das D-Typ-Flip-Flop 1100 eine Erste- Stufe-Differential-CMOS-Zelle 1102. Die Umkehrung eines Differentialtaktsignals, CLK' (das die Komponenten CLKn und CLKp enthält), wird als ein Auswahlsignal in die Differential-CMOS-Zelle 1102 eingegeben. Ein Eingangssignal D, das ein Differentialeingangssignalpaar Dp, Dn umfaßt, wird als das Differentialeingangssignal A1p/A1n der Erste-Stufe- CMOS-Zelle 1102 in das D-Typ-Flip-Flop 1100 eingegeben. Ein Zwischenausgangssignal Q, das ein Differentialausgangssignal Qp/Qn umfaßt, wird an den Z-Ausgängen Zp, Zn der CMOS- Zelle 1102 ausgegeben. Das D-Typ-Flip-Flop von Fig. 11 umfaßt außerdem eine Zweite-Stufe-Differential-CMOS-Zelle 1104. Ein Differentialtaktsignal, CLK (das die Komponenten CLKp und CLKn umfaßt), wird als das Auswahlsignal derselben in die Differential-CMOS-Zelle 1104 eingegeben. Das Zwischenausgangssignal Q, das das Zwischendifferentialausgangssignalpaar Qn, Qp umfaßt, wird als das Differentialeingangssignal A1p, A1n in die CMOS-Zelle 1104 eingegeben. Ein Ausgangssignal Z, das ein Differentialausgangssignal Zp/Zn umfaßt, wird an den Z-Ausgängen Zp/Zn der CMOS-Zelle 1104 ausgegeben.
Wenn bei dem Betrieb das Taktsignal CLK niedrig ist, wählt die Erste-Stufe-Differential-CMOS-Zelle 1102 das Eingangssignal D, das als Eingangssignal A1 empfangen wurde, aus, um als Q ausgeben zu werden. Gleichzeitig wählt die Zweite- Stufe-Differential-CMOS-Zelle 1104 das Ausgangssignal Z, das als Eingangssignal A0 empfangen wurde, aus, um als Z ausgegeben zu werden. In anderen Worten, die Zweite-Stufe- CMOS-Zelle 904 hält den aktuellen Ausgang, solange CLK niedrig ist. Wenn das Taktsignal CLK hoch wird, wählt die Erste-Stufe-Differential-CMOS-Zelle 1102 das Zwischenausgangssignal Q, das als Eingangssignal A0 empfangen wird, aus, um als Q ausgegeben zu werden (d. h. die CMOS-Zelle 1102 hält den aktuellen Wert von Q als den Ausgang derselben). Da der Wert von Q zu dem Zeitpunkt, zu dem das Taktsignal CLK hoch geht, der Wert des Eingangssignals D in diesem Moment ist, speichert die Differential-CMOS-Zelle 1102 im wesentlichen den Wert von D zwischen, und hält denselben als das Zwischenausgangssignal Q, solange CLK hoch bleibt. Gleichzeitig, während das Taktsignal CLK hoch ist, wählt die Zweite-Stufe-Differential-CMOS-Zelle 1104 das Zwischenausgangssignal Q, das als Eingangssignal A1 empfangen wird, aus, um als das Ausgangssignal Z ausgegeben zu werden. Zusammenfassend bedeutet dies, daß während das Taktsignal CLK niedrig ist, die Daten D in die Erste-Stufe- Zelle 1102 eingelesen werden, während die Zweite-Stufe- CMOS-Zelle 1104 den vorher zwischengespeicherten Wert von D als Ausgang Z hält. Auf der Anstiegsflanke des Taktsignals CLK werden die Daten D zwischengespeichert und als Q gehalten. Bei der nächsten Abfallflanke des Taktsignals CLK wird Q durch die Zweite-Stufe-CMOS-Zelle 1104 zwischengespeichert und als das Ausgangssignal Z gehalten. Dementsprechend hält der Ausgang Z des D-Typ-Flip-Flops immer das D- Eingangssignal der vorhergehenden Taktphase.
Fig. 12 ist ein schematisches Blockdiagramm eines "toggle-" oder T-Flip-Flops. Die logische Funktion eines T-Flip-Flops ist in Tabelle G gegeben (wobei ~Q die Umkehrung von Q ist).

TABELLE G

T Q+
0 Q
1 ~Q
Wie in Tabelle G dargestellt, ändert der Ausgang eines T- Flip-Flops den Zustand, wenn es durch einen Puls umgeschaltet wird. Wie in Fig. 12 gezeigt, ist das T-Flip-Flop 1200 mit einem XOR-Gatter 1202 implementiert, das wie in Fig. 9 implementiert ist, und einen D-Typ-Flip-Flop zuführt, das wie in Fig. 11 gezeigt implementiert ist.
Die verschiedenen Typen von Logikgatter und logischen Funktionen, die in den Fig. 2 bis 12 implementiert sind, sind dargelegt, um die große Bandbreite von unterschiedlichen logischen Funktionen darzustellen, die unter Verwendung der Differential-CMOS-Zelle implementiert werden können. Für einen Fachmann auf diesem Gebiet wird es offensichtlich sein, daß viele andere logische Funktionen unter Verwendung der Differential-CMOS-Zelle in verschiedenen anderen Konfigurationen implementiert werden können.
Ferner kann die Polarität der Verbindungen von einer oder mehreren der verschiedenen Eingangs- und Ausgangssignale der Grunddifferential-CMOS-Zelle der vorliegenden Erfindung umgekehrt werden, um eine große Vielzahl von anderen logischen Funktionen zu implementieren. Schließlich können die Implementierungen jedes der Logikgatter von Fig. 2 bis 12 unter Verwendung von komplementärer Logik (d. h. PFET, die durch FET ersetzt wurden und umgekehrt), oder jeder anderen bekannten oder nachfolgend bekannten gleichartigen Implementierung für jede der Schaltungskomponenten alternativ implementiert werden. Dementsprechend sind die Logikgatter und logischen Funktionen, die hierin dargestellt sind, nur beispielhaft und nicht beschränkend gemeint.

Claims

1. Eine Differential-CMOS-Zelle (702) mit folgenden Merkmalen:

einer ersten (410) und einer zweiten (420) Zweigschaltung, die parallel zwischen eine Stromquelle (402) und eine Spannungsquelle geschaltet ist;

bei der die erste Zweigschaltung einen ersten Primäreingangsschalter (412), einen ersten Ausgangsknoten, eine erste Widerstandslast (414) und einen ersten (416) und einen zweiten (418) Sekundäreingangsschalter umfaßt, wobei der erste Primäreingangsschalter mit der Stromquelle gekoppelt ist, die erste Widerstandslast zwischen den ersten Ausgangsknoten und die Spannungsquelle gekoppelt ist, der erste Sekundäreingangsschalter zwischen den ersten Primäreingangsschalter und den ersten Ausgangsknoten gekoppelt ist und einen Steuereingang aufweist, der auf einen logisch niedrigen Pegel gebunden ist, und der zweite Sekundäreingangsschalter zwischen den ersten Primäreingangsschalter und einen zweiten Ausgangsknoten gekoppelt ist und einen Steuereingang aufweist, der auf einen logisch hohen Pegel gebunden ist; und

bei der die zweite Zweigschaltung einen zweiten Primäreingangsschalter (422), den zweiten Ausgangsknoten, eine zweite Widerstandslast (424) und einen dritten (426) und einen vierten (428) Sekundäreingangsschalter umfaßt, wobei der zweite Primäreingangsschalter mit der Stromquelle gekoppelt ist, die zweite Widerstandslast zwischen den zweiten Ausgangsknoten und die Spannungsquelle gekoppelt ist, der dritte Sekundäreingangsschalter zwischen den zweiten Primäreingangsschalter und den ersten Ausgangsknoten gekoppelt ist, und der vierte Sekundäreingangsschalter zwischen den zweiten Primäreingangsschalter und den zweiten Ausgangsknoten gekoppelt ist:

wodurch, wenn Komplementärkomponenten eines ersten Differentiallogiksignals an Steuereingängen des dritten beziehungsweise des vierten Sekundäreingangsschalters empfangen werden, und Komplementärkomponenten eines zweiten Differentiallogiksignals an Steuereingängen des ersten beziehungsweise des zweiten Primäreingangsschalters empfangen werden, das Differentialausgangssignal, das durch die erste Differential-CMOS- Zelle erzeugt wird, eine logische UND-Verknüpfung des ersten und des zweiten Differentiallogiksignals darstellt.

2. Eine Differential-CMOS-Zelle (802) mit folgenden Merkmalen:

bei der die erste Zweigschaltung einen ersten Primäreingangsschalter (412), einen ersten Ausgangsknoten, eine erste Widerstandslast (414) und einen ersten (416) und einen zweiten (418) Sekundäreingangsschalter umfaßt, wobei der erste Primäreingangsschalter mit der.

Stromquelle gekoppelt ist, die erste Widerstandslast zwischen den ersten Ausgangsknoten und die Spannungsquelle gekoppelt ist, der erste Sekundäreingangsschalter zwischen den ersten Primäreingangsschalter und den ersten Ausgangsknoten gekoppelt ist, und der zweite Sekundäreingangsschalter zwischen den ersten Primäreingangsschalter und einen zweiten Ausgangsknoten gekoppelt ist; und

bei der die zweite Zweigschaltung einen zweiten Primäreingangsschalter (422), den zweiten Ausgangsknoten, eine zweite Widerstandslast (424) und einen dritten (426) und einen vierten (428) Sekundäreingangsschalter umfaßt, wobei der zweite Primäreingangsschalter mit der Stromquelle gekoppelt ist, die zweite Widerstandslast zwischen den zweiten Ausgangsknoten und die Spannungsquelle gekoppelt ist, der dritte Sekundäreingangsschalter zwischen den zweiten Primäreingangsschalter und den ersten Ausgangsknoten gekoppelt ist und einen Steuereingang aufweist, der auf einen logisch hohen Pegel gebunden ist, und der vierte Sekundäreingangsschalter zwischen den zweiten Primäreingangsschalter und den zweiten Ausgangsknoten gekoppelt ist und einen Steuereingang aufweist, der auf einen logisch niedrigen Pegel verbunden ist;

wodurch, wenn Komplementärkomponenten eines ersten Differentiallogiksignals an Steuereingängen des ersten beziehungsweise des zweiten Sekundäreingangsschalters empfangen werden, und Komplementärkomponenten eines zweiten Differentiallogiksignals an Steuereingängen des ersten beziehungsweise des zweiten Primäreingangsschalters empfangen werden, das Differentialausgangssignal, das durch die erste Differential-CMOS-Zelle erzeugt wird, eine logische ODER-Verknüpfung des ersten und des zweiten Differentiallogiksignals darstellt.

3. Eine CMOS-Schaltung mit folgenden Merkmalen:

einer oder mehreren Differential-CMOS-Zellen gemäß Anspruch 1 oder Anspruch 2.