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Die vorliegende Erfindung bezieht sich auf eine
Pegelumwandlungsschaltung, insbesondere auf eine Pegelumwandlungsschaltung zum Umwandeln
eines CMOS (Complementary Metal Oxide Semiconductor)-Pegelsignals in ein
ECL (Emitter-Coupled Logic)-Pegelsignal.
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In der letzten Zeit werden in der Halbleiterschaltungstechnik
sogenannte Bi-CMOS-Schaltungen häufiger verwendet. Die Bi-CMOS-Schaltungen sind
eine Kombination aus Schaltungen mit bipolaren Transistoren und Schaltungen
mit CMOS-Transistoren auf demselben Chip. Bipolare Schaltungen, wie
beispielsweise ECL-LSIs (Large Scale Integrated Circuits) ergeben gewöhnlich
hohe Schaltungsgeschwindigkeiten und eine geringe Verzögerung pro
Ladungseinheit, und sie waren bisher die vorherrschende Technologie, die bei ICs
(Integrated Circuits) angewandt wurde. CMOS-Schaltungen haben eine hohe
Rauschstörfestigkeit, eine hohe Eingangsimpedanz, und einen niedrigen
Stromverbrauch, und haben sich in der Industrie rasch durchgesetzt.
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Bi-CMOS-Schaltungen können also sowohl Merkmale der bipolaren Schaltungen,
als auch Merkmale der CMOS-Schaltungen aufweisen.
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Um ECL-Transistor-Schaltungen zusammen mit
CMOS-Transistor-Schaltungen zu verwenden, müssen die Eingangs/Ausgangs-Pegel beider Schaltungen
aneinander angepaßt werden, und insbesondere ist eine
Schnittstellenschaltung zum Umwandeln eines CMOS-Logikpegels (hoher Pegel: Stromquellen-
Potential, zum Beispiel 5,0 Volt; niedriger Pegel: Erdpotential, das heißt,
0 Volt) in einen ECL-Logikpegel (hoher Pegel: zum Beispiel -0,7 Volt;
niedriger Pegel: zum Beispiel -2,5 Volt) erforderlich.
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In dem US-Patent 4.453.095 werden verschiedene
ECL-MOS-Pufferschaltungen angegeben zum Verbinden von CMOS-Schaltungen mit zugeordneten ECL-
Transistoren. Die Pufferschaltungen passen einen Spannungsbereich an einen
anderen an.
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In der Fig. 1a dieses Dokuments ist beispielsweise eine Schaltung
zum Umwandeln eines ECL-Eingangssignals in ein CMOS-Ausgangssignal
wiedergegeben. Die Schaltung umfaßt einen "Stromspiegelpuffer"-Bereich eines
Eingangspuffers, der das Ausgangssignal eines Pegelschiebers verstärkt, um
ein Signal zu erhalten, das zwischen der Stromquellen-Kollektorspannung und
der Stromquellen-Emitterspannung hin- und herschwingt. Ein CMOS-Ausgang ist
ebenfalls vorgesehen.
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In der Fig. 2B des obigen Dokuments ist ein ECL-MOS-Ausgangspuffer
wiedergegeben, mit einer Differentialverstärkerschaltung und einen
bipolaren Ausgangstransistor, der an seinem Emitter ein ECL-Logikpegel-Signal
ausgibt.
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In dem US-Patent 4.616.146 wird eine Schaltung zum Umwandeln eines
CMOS-Logikpegels in einen ECL-Logikpegel angegeben, die zwei bipolare
Gegentakt-Transistoren, beispielsweise NPN-Transistoren aufweist.
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Bei dem oberen NPN-Transistor ist der Kollektoranschluß mit einer
ersten Potentialquelle und einem Sourceanschluß eines MOS-Transistors, wie
beispielsweise eines P-Kanal-MOS-Transistors (nachstehend als
PMOS-Transistor bezeichnet) verbunden, der Emitteranschluß mit einer Ausgangsklemme
und dem Kollektoranschluß des unteren bipolaren Transistors verbunden, und
der Basisanschluß mit einer Eingangsklemme und dem Gateanschluß des PMOS-
Transistors und eines N-Kanal-MOS-Transistors (nachstehend als
NMOS-Transistor bezeichnet) verbunden, wobei dieser NMOS-Transistor mit dem PMOS-
Transistor so verbunden ist, daß die beiden Transistoren eine
CMOS-Anordnung bilden. Der Emitteranschluß des unteren NPN-Transistors ist mit einer
zweiten Potentialquelle und dem Sourceanschluß des NMOS-Transistors
verbunden, und der Basisanschluß ist mit dem Drainanschluß des
PMOS-Transistors und des NMOS-Transistors verbunden. Diese Schaltung weist jedoch eine
niedrige Impedanz an der Eingangsklemme auf, da die Eingangsklemme mit dem
Basisanschluß des oberen NPN-Transistors verbunden ist, und wenn der
Ausgang der Schaltung von dem niedrigen Pegel auf den hohen Pegel übergeht,
schaltet der untere NPN-Transistor langsam aus, wobei er einen langsamen
Übergang auf den hohen Ausgangspegel hervorruft.
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In dem Dokument EP-A2-0 167 339 sind in den Fig. 2, 6 und 23
Beispiele für verschiedene bekannte Möglichkeiten zur Steuerung einer
Differentialverstärkerschaltung wiedergegeben.
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Was benötigt wird, ist also ein IC, der CMOS-Technologie und bipolare
Technologie miteinander kombiniert, und eine hohe Eingangsimpedanz,
verbesserte Schalteigenschaften, einen niedrigen Stromverbrauch, und eine hohe
Rauschstörfestigkeit aufweist.
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Daher ist ein Ziel der vorliegenden Erfindung, eine verbesserte
Pegelumwandlungsschaltung zum Umwandeln von CMOS-Pegel-Signalen in ECL-
Pegel -Signale vorzuschlagen.
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Ein weiteres Ziel der vorliegenden Erfindung ist, eine
Pegelumwandlungsschaltung vorzuschlagen, die verbesserte
Ausgangssignal-Schalteigenschaften aufweist.
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Ein weiteres Ziel der vorliegenden Erfindung ist, eine
Pegelumwandlungsschaltung vorzuschlagen, die eine hohe Eingangsimpedanz aufweist.
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Noch ein weiteres Ziel der vorliegenden Erfindung ist, eine
Pegelumwandlungsschaltung vorzuschlagen, die einen niedrigen Stromverbrauch
aufweist.
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Um die obigen Ziele zu erreichen, wird gemäß der vorliegenden
Erfindung eine Pegelumwandlungsschaltung zum Umwandeln eines CMOS-Logikpegel-
Signals in ein ECL-Logikpegel-Signal vorgeschlagen, die aufweist: eine
Pegelschiebeschaltung, die zwischen einer Hochpotential-Spannungsquelle und
einer Niederpotential-Spannungsquelle angeschlossen ist, und die an ihrem
Eingang ein CMOS-Logikpegel-Signal, und ein CMOS-Logikpegel-Signal mit
einem zu dem zuerst erwähnten CMOS-Logikpegel-Signal entgegengesetzten
Logikpegel erhält, und die an ihrem Ausgang Steuersignale ausgibt; wobei
die Pegelschiebeschaltung einen ersten und zweiten MOS-Transistor eines
Leitungstyps, einen dritten und vierten MOS-Transistor eines anderen
Leitungstyps, und eine Diode aufweist, und die Gateanschlüsse des ersten
und zweiten MOS-Transistors an die nicht-inverse Seite bzw. die inverse
Seite des Eingangssignal-Empfangsmittels angeschlossen sind, um die
Eingangssignale der Schaltung zu empfangen, die Gateanschlüsse des dritten und
vierten MOS-Transistors miteinander und mit dem Drainanschluß des dritten
MOS-Transistors verbunden sind, und über den ersten bzw. zweiten MOS-
Transistor mit der Hochpotentialquelle und der Niederpotentialquelle
verbunden sind, wobei die Diode zwischen einer ersten Zwischenpotentialquelle
und dem Drainanschluß des vierten MOS-Transistors angeschlossen ist; eine
Differentialverstärkerschaltung, die zwei bipolare Transistoren aufweist,
und zwischen einer zweiten Zwischenpotential-Spannungsquelle und der
Niederpotential-Spannungsquelle angeschlossen ist, wobei dieser
Differentialverstärker die Strombahn zwischen der zweiten
Zwischenpotential-Spannungsquelle und der Niederpotential-Spannungsquelle aufgrund der Steuerung
durch die bipolaren Transistoren auswählt, deren Emitteranschlüsse
miteinander verbunden sind, und deren Leitung durch je eines der Steuersignale,
die auf ihre Basisanschlüsse gegeben werden, so gesteuert wird, daß die
bipolaren Transistoren in entgegengesetzten Leitungszuständen sind; und
einen bipolaren Ausgangstransistor, dessen Leitung durch eines der
Kollektorpotentiale der bipolaren Transistoren gesteuert wird, und der an seinem
Emitteranschluß ein ECL-Logikpegel-Signal ausgibt.
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Eine Ausführungsform der Erfindung wird nun als Beispiel
ausführlicher beschrieben, wobei auf die beigefügten Zeichnungen Bezug genommen
wird, die Folgendes darstellen:
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Die Fig. 1 ist ein schematisches Schaltbild einer
Pegelumwandlungsschaltung gemäß der vorliegenden Erfindung.
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Die Fig. 2 ist ein Pegeldiagramm, das den Pegelumwandlungsvorgang
der in der Fig. 1 wiedergegebenen Schaltung veranschaulicht.
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Die vorliegende Erfindung wird nun ausführlich beschrieben, wobei auf
die beigefügten Zeichnungen, nämlich die Fig. 1 und 2 Bezug genommen
wird.
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Unter Bezugnahme auf die Fig. 1 wird nun eine erfindungsgemäße
Pegelumwandlungsschaltung beschrieben. Die Fig. 1 ist ein Schaltbild, das
eine Ausführungsform der erfindungsgemäßen Pegelumwandlungsschaltung
wiedergibt. Die Pegelumwandlungsschaltung umfaßt eine Pegelschiebeschaltung
10, deren Ausgangspegel entsprechend einem Eingangs-CMOS-Pegelsignal
zwischen zwei Pegeln verschoben wird, eine Differentialschaltung 12, bei
der zwei Strombahnen entsprechend dem Ausgangspegel der
Pegelschiebeschaltung 10 in selektiver Weise leitend werden, und einen bipolaren Transistor
14, dessen Leitung durch die Differentialschaltung 12 gesteuert wird, und
der ein ECL-Pegelsignal ausgibt, das dem Eingangs-CMOS-Pegelsignal
entspricht.
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Die Pegelschiebeschaltung 10 ist mit einem ersten und einem zweiten
PMOS-Transistor 16 und 18, einem ersten und einem zweiten NMOS-Transistor
20 und 22, und einer Diode 24 versehen. Bei dem ersten PMOS-Transistor 16
ist der Gateanschluß mit einer nicht-inversen Eingangsklemme INa verbunden,
der Sourceanschluß mit einer ersten Potentialquelle 26 verbunden, die ein
erstes Potential Vdd von beispielsweise 5 Volt liefert, und der
Drainanschluß mit dem Drainanschluß des ersten NMOS-Transistors 20 verbunden.
Bei dem zweiten PMOS-Transistor 18 ist der Gateanschluß mit einer inversen
Eingangsklemme INb verbunden, der Sourceanschluß mit der
Vdd-Potentialquelle 26 verbunden, und der Drainanschluß mit dem Drainanschluß des zweiten
NMOS-Transistors 22 verbunden. Der Anodenanschluß der Diode 24 ist mit dem
Drainanschluß des zweiten PMOS-Transistors 18 verbunden, und der
Kathodenanschluß der Diode 24 ist mit einer zweiten Potentialquelle 28 verbunden,
die ein zweites Potential Vcl von beispielsweise -1,5 Volt liefert. Die
Gateanschlüsse des ersten und zweiten NMOS-Transistors 20 und 22 sind
miteinander verbunden und ebenfalls mit dem Drainanschluß des ersten NMOS-
Transistors 20 verbunden, und die Sourceanschlüsse dieser Transistoren sind
mit einer dritten Potentialquelle 30 verbunden, die ein drittes Potential
Vee von beispielsweise -3,0 Volt liefert.
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Die Differentialschaltung 12 ist mit einem ersten und einem zweiten
NPN-Transistor 32 und 34, einem Widerstand 36 mit dem Wert R1, und einer
Stromquelle 38 versehen. Bei dem ersten NPN-Transistor 32 ist der
Basisanschluß mit dem Drainanschluß des zweiten PMOS-Transistors 18 verbunden,
der Kollektoranschluß über den Widerstand 36 mit einer Erdklemme G
verbunden, und der Emitteranschluß über die Stromquelle 38 mit der
Vee-Potentialquelle 30 verbunden. Bei dem zweiten NPN-Transistor 34 ist der
Basisanschluß mit dem Verbindungspunkt der Gateanschlüsse des ersten und zweiten
NMOS-Transistors 20 und 22 und dem Drainanschluß des ersten PMOS-Transistors
16
verbunden, der Kollektoranschluß mit der Erdklemme G verbunden,
und der Emitteranschluß zusammen mit dem Emitteranschluß des ersten NPN-
Transistors 32 über die Stromquelle 38 mit der Vee-Potentialquelle 30
verbunden.
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Der bipolare Transistor 14 ist ein dritter NPN-Transistor, und bei
diesem Transistor ist der Basisanschluß mit dem Kollektoranschluß des
ersten NPN-Transistors 32 verbunden, der Kollektoranschluß mit der
Erdklemme G verbunden, und der Emitteranschluß mit der Ausgangsklemme OUT
verbunden. Die Ausgangsklemme OUT dient zur Verbindung mit einer vierten
Potentialquelle 40, die über einen Belastungskreis 42, das heißt, ein ECL-
Glied, ein viertes Potential Vb von beispielsweise -2,0 Volt liefert. In
der Fig. 1 ist der Belastungskreis in Form eines Widerstands mit einem
Wert R2 von ungefähr 50 Ohm wiedergegeben.
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Im Folgenden wird die Funktionsweise der wiedergegebenen
Ausführungsform der erfindungsgemäßen Pegelumwandlungsschaltung beschrieben.
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Auf die Eingangsklemmen INa und INb der Pegelumwandlungsschaltung
werden CMOS-Logiksignale gegeben. Zunächst wird hier der Fall beschrieben,
in dem ein CMOS-Logiksignal mit hohem Pegel auf die Eingangsklemmen INa und
INb gegeben wird. Nachstehend wird angenommen, daß dann, wenn das CMOS-
Logiksignal mit hohem Pegel auf die Eingangsklemmen INa und INb gegeben
wird, das Signal mit dem hohen Pegel von 5,0 Volt auf die nicht-inverse
Eingangsklemme INa, und das Signal mit dem niedrigen Pegel von 0 Volt, das
das zu dem Signal mit dem hohen Pegel inverse Signal ist, auf die inverse
Eingangsklemme INb gegeben wird.
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Der erste PMOS-Transistor 16 geht dann in den nichtleitenden Zustand
über. In diesem Zustand wirkt der erste NMOS-Transistor 20 wie ein relativ
kleiner Widerstand, da sein Gateanschluß und sein Drainanschluß miteinander
verbunden sind. Das Potential des Drainanschlusses des ersten
NMOS-Transistors 20 stimmt also mit dem Potential der Vee-Potentialquelle 30, das
heißt, -3,0 Volt überein. Andererseits geht der zweite PMOS-Transistor 18
in den leitenden Zustand über. Daher fließt ein Strom von der
Vdd-Potentialquelle 26 über den zweiten PMOS-Transistor 18 und die Diode 24 nach der
Vcl-Potentialquelle. Dies hat zur Folge, daß das Anodenpotential der Diode
24 auf ein Potential ansteigt, das um die Durchlaßspannung von Dioden, das
heißt, 0,7 Volt, über dem Vcl-Potential, das heißt, -1,5 Volt, liegt. Als
Anodenpotential der Diode 24 ergeben sich also ungefähr -0,8 Volt (das
heißt, -1,5 Volt + 0,7 Volt).
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Der erste NPN-Transistor 32 der Differentialschaltung 12 erhält daher
an seinem Basisanschluß das gleiche Potential von -0,8 Volt wie an der
Anode der Diode 24. Der erste NPN-Transistor 32 wird daher leitend, aber
arbeitet in dem ungesättigten Gebiet. Der zweite NPN-Transistor 34 der
Differentialschaltung 12 erhält an seinem Basisanschluß das gleiche
Potential von -3,0 Volt wie an dem Drainanschluß des ersten NMOS-Transistors 20.
Der zweite NPN-Transistor 34 wird also nichtleitend. Dies hat zur Folge,
daß der Strom I der Stromquelle 38 über eine Strombahn, in der der
Widerstand 36 und der erste NPN-Transistor 32 liegen, von der Erdklemme G nach
der Vee-Potentialquelle 30 fließt. Wenn für den Widerstand 36 ein Wert R1
von 300 Ohm gewählt wird, und der Strom I der Stromquelle 38 auf ungefähr
3 mA eingestellt wird, wird ein Kollektorpotential des ersten
NPN-Transistors 32 von ungefähr -0,9 Volt (das heißt, 300 Ohm·3 mA) erhalten. Das
Kollektorpotential von -0,9 Volt wird auf den Basisanschluß des dritten
NPN-Transistors 14 gegeben. Daher wird der dritte NPN-Transistor 14
leitend, und von der Erdklemme G fließt ein Strom über den Transistor nach dem
mit der Ausgangsklemme OUT verbundenen Belastungskreis 42. Dies hat zur
Folge, daß das Emitterpotential des dritten NPN-Transistors 14, das heißt,
der Pegel der Ausgangsklemme OUT, um den Basis/Emitter-Spannungsabfall in
Durchlaßrichtung des dritten NPN-Transistors, von gewöhnlich 0,9 Volt,
niedriger wird als das Basispotential des dritten NPN-Transistors 14, das
wie oben erwähnt, auf das Kollektorpotential von -0,9 Volt eingestellt ist.
An der Ausgangsklemme OUT wird also ein Potentialpegel von ungefähr -1,8
Volt erhalten.
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Wenn CMOS-Logiksignale mit hohem Pegel auf die Eingangsklemmen INa
und INb gegeben werden, werden folglich ECL-Logiksignale mit niedrigem
Pegel an der Ausgangsklemme OUT erhalten.
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Als nächstes wird der weitere Fall beschrieben, bei dem ein CMOS-
Logiksignal mit niedrigem Pegel auf die Eingangsklemmen INa und INb gegeben
wird. Der erste PMOS-Transistor 16 erhält dann an seinem Gateanschluß ein
CMOS-Logiksignal mit dem niedrigen Pegel von 0 Volt, wodurch er leitend
wird. In diesem Zustand wird der erste NMOS-Transistor 20 ebenfalls
leitend.
Der erste PMOS-Transistor 16 und der erste NMOS-Transistor 20 werden
so eingestellt, daß ihr Widerstand in dem leitenden Zustand dem Verhältnis
5 : 3 entspricht. Das Widerstandsverhältnis wird entsprechend dem
Verhältnis der absoluten Werte des Vdd-Potentials, das heißt, 5,0 Volt, und des
Vee-Potentials, das heißt, 3,0 Volt, eingestellt. Aufgrund des
Widerstandsverhältnisses wird an dem Verbindungspunkt zwischen dem ersten
PMOS-Transistor 16 und dem ersten NMOS-Transistor 20, das heißt, als Potential an den
Drainanschlüssen dieser zwei Transistoren, ein Potential von 0 Volt
erhalten.
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Andererseits erhält der zweite PMOS-Transistor 18 an seinem
Gateanschluß ein CMOS-Logiksignal mit dem hohen Pegel von 5,0 Volt, wodurch er
nichtleitend wird. Der zweite NMOS-Transistor 22 wird jedoch leitend, da
sein Gate das Potential 0 Volt von dem Drainanschluß des ersten PMOS-
Transistors 16 und des ersten NMOS-Transistors 20 erhält. Daher werden als
Drainpotential des zweiten NMOS-Transistors 22 -3,0 Volt erhalten.
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Der erste NPN-Transistor 32 der Differentialschaltung 12 erhält daher
an seinem Basisanschluß das Potential -3,0 Volt von dem Drainanschluß des
zweiten NMOS-Transistors 22. Der erste NPN-Transistor 32 wird daher
nichtleitend. Der zweite NPN-Transistor 34 der Differentialschaltung 12 erhält
an seinem Basisanschluß das Potential 0 Volt von dem Drainanschluß des
ersten PMOS-Transistors 16 und des ersten NMOS-Transistors 20. Der zweite
NPN-Transistor 34 wird also leitend. Der Strom I der Stromquelle 38 fließt
dann über eine andere Strombahn, in der der zweite NPN-Transistor 34 liegt,
von der Erdklemme G nach der Vee-Potentialquelle 30. Während dieses
Zustands erhält der Basisanschluß des dritten NPN-Transistors 14 das
Potential 0 Volt von der Erdklemme G, so daß der dritte NPN-Transistor 14
nichtleitend wird. Dies hat zur Folge, daß das Emitterpotential des dritten NPN-
Transistors 14, das heißt, der Pegel der Ausgangsklemme OUT, um den Basis/-
Emitter-Spannungsabfall in Durchlaßrichtung des dritten NPN-Transistors 14,
von gewöhnlich 0,9 Volt, niedriger wird als das Basispotential des dritten
NPN-Transistors 14, das wie oben erwähnt auf das Kollektorpotential 0 Volt
eingestellt ist. An der Ausgangsklemme OUT wird also ein Potentialpegel von
ungefähr -0,9 Volt erhalten.
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Wenn CMOS-Logiksignale mit niedrigem Pegel auf die Eingangsklemmen
INa und INb gegeben werden, werden folglich ECL-Logiksignale mit hohem
Pegel an der Ausgangsklemme OUT erhalten.
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In der Fig. 2 sind die Pegelumwandlungsmerkmale der Ausführungsform
wiedergegeben. Die unterbrochene Linie in der Fig. 2 ist eine
Simulationskurve des Eingangs-CMOS-Logikpegel-Signals, und die ausgezogene Linie ist
eine Simulationskurve des Ausgangs-ECL-Logikpegel-Signals. Wie aus der
Fig. 2 ersichtlich ist, hat das Ausgangs-ECL-Logikpegel-Signal eine
Verzögerung Td1 von ungefähr 1,2 nsec (Nanosekunden), wenn das Eingangs-
CMOS-Logikpegel-Signal von dem Zustand mit dem hohen Pegel auf den Zustand
mit dem niedrigen Pegel übergeht, und eine Verzögerung Td2 von ungefähr 1,6
nsec, wenn das Eingangs-CMOS-Logikpegel-Signal von dem Zustand mit dem
niedrigen Pegel auf den Zustand mit dem hohen Pegel übergeht. Dabei wird
die Verzögerung durch die Dauer zwischen den Zeitpunkten gemessen, bei
denen die betreffenden Signale 50% ihrer Amplitude erreichen. Dagegen
betrugen die Verzögerungen Td1 und Td2 bei dem oben beschriebenen Beispiel
der herkömmlichen Pegelumwandlungsschaltungen 1,7 nsec bzw. 2,3 nsec.
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Aus der vorstehenden ausführlichen Beschreibung ist also ersichtlich,
daß gemäß der vorliegenden Erfindung eine Pegelumwandlungsschaltung
erhalten wird, mit der die CMOS-Logikpegel-Signale in ECL-Logikpegel-Signale
umgewandelt werden können. Die Pegelumwandlungsschaltung der vorliegenden
Erfindung weist eine verbesserte Schaltungsgeschwindigkeit, einen niedrigen
Stromverbrauch, und eine hohe Eingangsimpedanz auf.
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Vorstehend wurde die gegenwärtig bevorzugte Ausführungsform der
vorliegenden Erfindung veranschaulicht und beschrieben, aber für Fachleute auf
diesem Gebiet ist ersichtlich, daß verschiedene Änderungen und
Modifikationen vorgenommen werden können, ohne den Geltungsbereich der Erfindung
zu verlassen. Diese Erfindung soll daher nicht auf die spezielle
Ausführungsform begrenzt sein, die als die beste betrachtete Methode zur
Verwirklichung dieser Erfindung angegeben wurde, sondern sie soll alle
Ausführungsformen einschließen, die innerhalb des Geltungsbereichs der
nachstehend wiedergegebenen Patentansprüche liegen.