JPH0773208B2 - 論理回路 - Google Patents
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- JPH0773208B2 JPH0773208B2 JP59136236A JP13623684A JPH0773208B2 JP H0773208 B2 JPH0773208 B2 JP H0773208B2 JP 59136236 A JP59136236 A JP 59136236A JP 13623684 A JP13623684 A JP 13623684A JP H0773208 B2 JPH0773208 B2 JP H0773208B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
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- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、差動アンプの構成を基本構成とする論理回
路に関する。
路に関する。
例えば米国特許第3259761号明細書に示すように、トラ
ンジスタのエミッタを共通に接続した差動アンプを基本
構成とする論理回路が知られている。この論理回路は、
ECL（Emitter Coupled Logic）と称される。
ンジスタのエミッタを共通に接続した差動アンプを基本
構成とする論理回路が知られている。この論理回路は、
ECL（Emitter Coupled Logic）と称される。
第23図は、かかる論理回路を示すもので、51、53、61が
互いのエミッタが共通接続され、定電流源としての抵抗
55に接続されたトランジスタを示す。トランジスタ51の
ベースに入力端子52が接続され、トランジスタ53のベー
スに入力端子54が接続され、トランジスタ61のベースに
基準電圧の入力端子62が接続されている。
互いのエミッタが共通接続され、定電流源としての抵抗
55に接続されたトランジスタを示す。トランジスタ51の
ベースに入力端子52が接続され、トランジスタ53のベー
スに入力端子54が接続され、トランジスタ61のベースに
基準電圧の入力端子62が接続されている。
トランジスタ51及び53のコレクタ同士が接続され、電源
端子72に抵抗56を介して接続されると共に、エミッタフ
ォロワ形のトランジスタ57を介して出力端子59とされ
る。58は、エミッタ抵抗である。トランジスタ61のコレ
クタが電源端子72に抵抗66を介して接続されると共に、
エミッタフォロワ形のトランジスタ67を介して出力端子
69とされる。68は、エミッタ抵抗である。
端子72に抵抗56を介して接続されると共に、エミッタフ
ォロワ形のトランジスタ57を介して出力端子59とされ
る。58は、エミッタ抵抗である。トランジスタ61のコレ
クタが電源端子72に抵抗66を介して接続されると共に、
エミッタフォロワ形のトランジスタ67を介して出力端子
69とされる。68は、エミッタ抵抗である。
入力端子52及び54に供給される入力をＡ及びＢとし、出
力端子59及び69に夫々得られる出力を及びＸとする
と、上述の論理回路は、第24図に示すように、ORゲート
及びNORゲートの機能を有するものである。基準電圧をV
rで表すと、第25図に示すように、入力Ａ及びＢの低レ
ベル（以下の説明でＬと表す）及び高レベル（以下の説
明でＨと表す）間の論理振幅の中央のレベルと基準電圧
Vrとが一致する関係とされている。例えばＡ及びＢのう
ちの一方の入力がＨであると、トランジスタ51及び53の
一方を電流が流れ、Ｘ＝Ｈ、＝Ｌとなる。
力端子59及び69に夫々得られる出力を及びＸとする
と、上述の論理回路は、第24図に示すように、ORゲート
及びNORゲートの機能を有するものである。基準電圧をV
rで表すと、第25図に示すように、入力Ａ及びＢの低レ
ベル（以下の説明でＬと表す）及び高レベル（以下の説
明でＨと表す）間の論理振幅の中央のレベルと基準電圧
Vrとが一致する関係とされている。例えばＡ及びＢのう
ちの一方の入力がＨであると、トランジスタ51及び53の
一方を電流が流れ、Ｘ＝Ｈ、＝Ｌとなる。
上述のECL論理回路は、トランジスタを飽和動作させな
いので、高速の動作が可能である。しかし、従来のECL
論理回路は、基準電圧と入力信号とを比較するため、基
準電圧発生回路を必要とする。高速の論理回路では、各
論理回路に流す電流が大きいので、スイッチング時の過
渡電流を吸収するために、回路規模に応じた個数の基準
電圧発生回路が必要になる。勿論、第23図から明らかな
ように、基準電圧を必要とすることは、２入力のORゲー
トを実現するために、差動アンプを構成するトランジス
タの個数が３個となる。
いので、高速の動作が可能である。しかし、従来のECL
論理回路は、基準電圧と入力信号とを比較するため、基
準電圧発生回路を必要とする。高速の論理回路では、各
論理回路に流す電流が大きいので、スイッチング時の過
渡電流を吸収するために、回路規模に応じた個数の基準
電圧発生回路が必要になる。勿論、第23図から明らかな
ように、基準電圧を必要とすることは、２入力のORゲー
トを実現するために、差動アンプを構成するトランジス
タの個数が３個となる。
従って、従来の論理回路は、素子数が多くなる欠点があ
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があっ
た。
った。また、基準電圧を各論理回路に供給するための配
線パターンが必要で、基板上で配線パターンの占める割
合が多くなり、チップサイズが大きくなる欠点があっ
た。
従って、この発明の目的は、基準電圧を必要としない論
理回路を提供することにある。この発明は、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現するものであ
る。
理回路を提供することにある。この発明は、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現するものであ
る。
この発明によれば、従来のECL論理回路と同程度の動作
速度を実現する時には、作動アンプの定電流源の値を小
とできるので、素子数の低減と相乗して消費電力を極め
て少なくすることができる。
速度を実現する時には、作動アンプの定電流源の値を小
とできるので、素子数の低減と相乗して消費電力を極め
て少なくすることができる。
また、この発明は、基準電圧を各ゲート回路に供給する
必要がないので、基準電圧供給用の配線パターンが不要
となり、IC回路のチップサイズを小型化できる。
必要がないので、基準電圧供給用の配線パターンが不要
となり、IC回路のチップサイズを小型化できる。
この発明は、第１のトランジスタ及び第２のトランジス
タの互いのエミッタが定電流源に接続され、第１のトラ
ンジスタのベースに第１の２値入力が供給される第１の
入力端子が接続され、第２のトランジスタのベースに第
２の２値入力が供給される第２の入力端子が接続され、
第１のトランジスタのコレクタ及び第２のトランジスタ
のコレクタの少なくとも一方から出力端子が導出され、
第１の２値入力及び第２の２値入力の低レベル及び高レ
ベル間の振幅が互いに等しくされ、且つ第１の２値入力
及び第２の２値入力間で振幅の略々1/2のレベルシフト
量が設けられたことを特徴とする論理回路である。
タの互いのエミッタが定電流源に接続され、第１のトラ
ンジスタのベースに第１の２値入力が供給される第１の
入力端子が接続され、第２のトランジスタのベースに第
２の２値入力が供給される第２の入力端子が接続され、
第１のトランジスタのコレクタ及び第２のトランジスタ
のコレクタの少なくとも一方から出力端子が導出され、
第１の２値入力及び第２の２値入力の低レベル及び高レ
ベル間の振幅が互いに等しくされ、且つ第１の２値入力
及び第２の２値入力間で振幅の略々1/2のレベルシフト
量が設けられたことを特徴とする論理回路である。
以下、この発明の一実施例について、図面を参照して説
明する。第１図において、１及び11は、作動アンプを構
成する一対のトランジスタである。トランジスタ１のベ
ースから第１の２値入力Ａが供給される入力端子２が導
出され、トランジスタ11のベースから第２の２値入力Ｂ
−が供給される入力端子12が導出される。トランジスタ
１及び11のエミッタ接続点に定電流源としての抵抗５が
接続されている。
明する。第１図において、１及び11は、作動アンプを構
成する一対のトランジスタである。トランジスタ１のベ
ースから第１の２値入力Ａが供給される入力端子２が導
出され、トランジスタ11のベースから第２の２値入力Ｂ
−が供給される入力端子12が導出される。トランジスタ
１及び11のエミッタ接続点に定電流源としての抵抗５が
接続されている。
トランジスタ１のコレクタが抵抗６を介して電源端子22
に接続されると共に、エミッタフォロワ形のトランジス
タ７のベースに接続される。トランジスタ７のエミッタ
と接地間に抵抗８及び10が直列に接続されている。トラ
ンジスタ７のエミッタが出力の出力端子9Aとして導出
され、抵抗８及び10の接続点が出力−の出力端子9Bと
して導出されている。
に接続されると共に、エミッタフォロワ形のトランジス
タ７のベースに接続される。トランジスタ７のエミッタ
と接地間に抵抗８及び10が直列に接続されている。トラ
ンジスタ７のエミッタが出力の出力端子9Aとして導出
され、抵抗８及び10の接続点が出力−の出力端子9Bと
して導出されている。
トランジスタ11のコレクタが抵抗16を介して電源端子22
に接続されると共に、エミッタフォロワ形のトランジス
タ17のベースに接続される。トランジスタ17のエミッタ
と接地間に抵抗18及び20が直列に接続されている。トラ
ンジスタ17のエミッタが出力Ｘの出力端子19Aとして導
出され、抵抗18及び20の接続点が出力Ｘ−の出力端子19
Bとして導出されている。抵抗10及び20は、定電流源を
構成するトランジスタである。
に接続されると共に、エミッタフォロワ形のトランジス
タ17のベースに接続される。トランジスタ17のエミッタ
と接地間に抵抗18及び20が直列に接続されている。トラ
ンジスタ17のエミッタが出力Ｘの出力端子19Aとして導
出され、抵抗18及び20の接続点が出力Ｘ−の出力端子19
Bとして導出されている。抵抗10及び20は、定電流源を
構成するトランジスタである。
抵抗６、16、８、18は、互いに等しい抵抗値とされてい
る。抵抗５による定電流に対し、抵抗10（抵抗20）によ
る定電流の大きさは1/2とされている。
る。抵抗５による定電流に対し、抵抗10（抵抗20）によ
る定電流の大きさは1/2とされている。
第２図は、この発明の一実施例の入力レベル及び出力レ
ベルの関係を示すものである。入力Ａ及びＢ−は、互い
に等しいVLの論理振幅を有し、且つ入力Ａに対し入力Ｂ
−は、1/2VLのレベル低くシフトされたＨ−及びＬ−の
レベルを有するものである。絶対レベルに関しては、Vc
cを電源電圧とし、トランジスタのベース・エミッタ間
電圧降下をＶBEとすると、 Ｈ＝Vcc−ＶBE Ｌ＝Vcc−ＶBE−VL Ｈ−＝Vcc−ＶBE−1/2VL Ｌ−＝Vcc−ＶBE−VL−1/2VL と選ばれている。例えば（Ａ＝L,B−＝Ｌ−）とする
と、トランジスタ１がオンし、トランジスタ11がオフ
し、トランジスタ１を定電流Ｉが流れる。トランジスタ
１のコレクタ電位は、抵抗６をＲとすると、（Vcc−I
R）となる。従って、出力端子9Aの出力は、（Vcc−IR
−ＶBE）となる。（IR−VL）とされ、従って、この出力
は、Ｌとなる。抵抗８がＲに、抵抗10による定電流が
1/2Iに選ばれているので、出力端子9Bの出力−は、
（Vcc−IR−ＶBE−1/2VL＝Ｌ−）となる。
ベルの関係を示すものである。入力Ａ及びＢ−は、互い
に等しいVLの論理振幅を有し、且つ入力Ａに対し入力Ｂ
−は、1/2VLのレベル低くシフトされたＨ−及びＬ−の
レベルを有するものである。絶対レベルに関しては、Vc
cを電源電圧とし、トランジスタのベース・エミッタ間
電圧降下をＶBEとすると、 Ｈ＝Vcc−ＶBE Ｌ＝Vcc−ＶBE−VL Ｈ−＝Vcc−ＶBE−1/2VL Ｌ−＝Vcc−ＶBE−VL−1/2VL と選ばれている。例えば（Ａ＝L,B−＝Ｌ−）とする
と、トランジスタ１がオンし、トランジスタ11がオフ
し、トランジスタ１を定電流Ｉが流れる。トランジスタ
１のコレクタ電位は、抵抗６をＲとすると、（Vcc−I
R）となる。従って、出力端子9Aの出力は、（Vcc−IR
−ＶBE）となる。（IR−VL）とされ、従って、この出力
は、Ｌとなる。抵抗８がＲに、抵抗10による定電流が
1/2Iに選ばれているので、出力端子9Bの出力−は、
（Vcc−IR−ＶBE−1/2VL＝Ｌ−）となる。
一方、トランジスタ11のコレクタ電位は、Vccとなり出
力端子19Aの出力Ｘは、（Vcc−ＶBE＝Ｈ）となり、出力
端子19Bの出力Ｘ−は、（Vcc−ＶBE−1/2VL＝Ｈ−）と
なる。このように、入力と出力のレベル関係は、同一に
保たれ、論理回路を複数個接続する時に支障が生じない
ようにされている。
力端子19Aの出力Ｘは、（Vcc−ＶBE＝Ｈ）となり、出力
端子19Bの出力Ｘ−は、（Vcc−ＶBE−1/2VL＝Ｈ−）と
なる。このように、入力と出力のレベル関係は、同一に
保たれ、論理回路を複数個接続する時に支障が生じない
ようにされている。
上述の一実施例の入力と出力との対応を正論理で示す
と、次表に示す関係となる。
と、次表に示す関係となる。
この発明の一実施例の論理回路は、第３図に示すように
表すことができる。この論理で全ての論理が容易に可能
となる。つまり、肯定出力及び否定出力の両者が得ら
れ、入力として前段の出力X,X−，，−を選択する
ことにより、AND,NAND,OR,NORの基本論理回路を実現す
ることができる。
表すことができる。この論理で全ての論理が容易に可能
となる。つまり、肯定出力及び否定出力の両者が得ら
れ、入力として前段の出力X,X−，，−を選択する
ことにより、AND,NAND,OR,NORの基本論理回路を実現す
ることができる。
また、1/2VLのレベルシフトを生じさせるには、２個の
エミッタフォロワ形トランジスタのエミッタに定電流源
を接続する他に、第４図或いは第５図に示す構成を使用
することができる。
エミッタフォロワ形トランジスタのエミッタに定電流源
を接続する他に、第４図或いは第５図に示す構成を使用
することができる。
第４図は、トランジスタ１及び11の夫々のコレクタを抵
抗６及び16を介して互いに接続し、この共通接続点を1/
2Rの大きさの抵抗15の一端に接続し、その他端を電源素
子22に接続する構成のものである。この構成では、Ｈ−
及びＬ−の出力−及びＸ−を出力端子9B及び19Bに得
ることができる。
抗６及び16を介して互いに接続し、この共通接続点を1/
2Rの大きさの抵抗15の一端に接続し、その他端を電源素
子22に接続する構成のものである。この構成では、Ｈ−
及びＬ−の出力−及びＸ−を出力端子9B及び19Bに得
ることができる。
第５図は、エミッタフォロワ形トランジスタ７及び17の
エミッタを抵抗８及び18を介して接地端子21に接続し、
トランジスタ11のコレクタ及び接地端子21巻に定電流源
用の抵抗23を接続した構成である。この抵抗23を介して
流れる定電流を1/2Iに選定することで、出力端子9Aに
が得られ、出力端子19BにＸ−を得ることができる。
エミッタを抵抗８及び18を介して接地端子21に接続し、
トランジスタ11のコレクタ及び接地端子21巻に定電流源
用の抵抗23を接続した構成である。この抵抗23を介して
流れる定電流を1/2Iに選定することで、出力端子9Aに
が得られ、出力端子19BにＸ−を得ることができる。
第６図は、この発明の他の実施例を示す。第６図におい
て、１、３、11、13は、差動アンプを構成するトランジ
スタである。トランジスタ１のベースに接続された入力
端子２に入力Ａが供給され、トランジスタ３のベースに
接続された入力端子４に入力Ｂが供給され、トランジス
タ11のベースに接続された入力端子12に入力Ｃ−が供給
され、トランジスタ13のベースに接続された入力端子14
に入力Ｄ−が供給される。
て、１、３、11、13は、差動アンプを構成するトランジ
スタである。トランジスタ１のベースに接続された入力
端子２に入力Ａが供給され、トランジスタ３のベースに
接続された入力端子４に入力Ｂが供給され、トランジス
タ11のベースに接続された入力端子12に入力Ｃ−が供給
され、トランジスタ13のベースに接続された入力端子14
に入力Ｄ−が供給される。
トランジスタ１及びトランジスタ３のコレクタが接続さ
れ、このコレクタ接続点がエミッタフォロワ形トランジ
スタ７のベースに接続されると共に、抵抗６を介して電
源端子22に接続される。トランジスタ７のエミッタから
出力の出力端子9Aが導出される。トランジスタ11及び
トランジスタ13のコレクタが接続され、このコレクタ接
続点がエミッタフォロワ形トランジスタ17のベースに接
続されると共に、抵抗16を介して電源端子22に接続され
る。トランジスタ17のエミッタから出力Ｘの出力端子19
Aが導出される。
れ、このコレクタ接続点がエミッタフォロワ形トランジ
スタ７のベースに接続されると共に、抵抗６を介して電
源端子22に接続される。トランジスタ７のエミッタから
出力の出力端子9Aが導出される。トランジスタ11及び
トランジスタ13のコレクタが接続され、このコレクタ接
続点がエミッタフォロワ形トランジスタ17のベースに接
続されると共に、抵抗16を介して電源端子22に接続され
る。トランジスタ17のエミッタから出力Ｘの出力端子19
Aが導出される。
第７図は、この発明の他の実施例の入力及び出力のレベ
ル関係を示すものである。入力Ａ及びＢは、Ｌ及びＨの
レベルを持つ２値信号であり、入力Ｃ−及びＤ−は、Ｌ
−及びＨ−のレベルを持つ２値信号である。これらの２
値信号は、互いに等しい論理振幅を持つと共に、1/2の
レベル差を有している。
ル関係を示すものである。入力Ａ及びＢは、Ｌ及びＨの
レベルを持つ２値信号であり、入力Ｃ−及びＤ−は、Ｌ
−及びＨ−のレベルを持つ２値信号である。これらの２
値信号は、互いに等しい論理振幅を持つと共に、1/2の
レベル差を有している。
上述の実施例は、正論理で表現すると、第８図に示す論
理回路の構成となり、入力及び出力の対応は、次表に示
すものとなる。
理回路の構成となり、入力及び出力の対応は、次表に示
すものとなる。
一例として、上述の表に示すように、入力Ａ及びＢが共
にＬで、入力Ｃ−或いはＤ−の少なくとも一方がＨ−の
時に、トランジスタ１、３がオフすると共に、トランジ
スタ11或いは13の少なくとも一方がオンして、（Ｘ＝L,
＝Ｈ）となる。この論理は、従来のECLが持つOR、NOR
機能と異なった論理である。この論理は、従来のECLが
持つOR、NOR機能と異なった論理である。この論理は、
従来のECLが持つＲ、NOR機能と異なった論理である。
にＬで、入力Ｃ−或いはＤ−の少なくとも一方がＨ−の
時に、トランジスタ１、３がオフすると共に、トランジ
スタ11或いは13の少なくとも一方がオンして、（Ｘ＝L,
＝Ｈ）となる。この論理は、従来のECLが持つOR、NOR
機能と異なった論理である。この論理は、従来のECLが
持つOR、NOR機能と異なった論理である。この論理は、
従来のECLが持つＲ、NOR機能と異なった論理である。
この発明の他の実施例により、Ｒ−Ｓフリップフロップ
を構成することができる。
を構成することができる。
従来のＲ−Ｓフリップフロップは、第26図に示すよう
に、ECLのNORゲートを２個用い、一方のNORゲートにセ
ット入力Ｓを供給し、他方のNORゲートにリセット入力
Ｒを供給し、これらのNORゲートの出力を互いに相手方
のNORゲートに供給する構成とされている。このNORゲー
トは、第23図に示す構成のものであり、夫々基準電圧を
必要とする。
に、ECLのNORゲートを２個用い、一方のNORゲートにセ
ット入力Ｓを供給し、他方のNORゲートにリセット入力
Ｒを供給し、これらのNORゲートの出力を互いに相手方
のNORゲートに供給する構成とされている。このNORゲー
トは、第23図に示す構成のものであり、夫々基準電圧を
必要とする。
この発明の他の実施例による論理回路を２個用い、第９
図に示すように、その一方のORゲートにセット入力S1,S
2を供給し、その他方のORゲートにリセット入力R1,R2を
供給し、一方の論理回路の出力Ｑ−を他方の論理回路の
NORゲートに供給すると共に、他方の論理回路の出力
−を一方の論理回路のNORゲートに供給することで、Ｒ
−Ｓフリップフロップを構成できる。第10図に示すよう
に、第９図の構成は、Ｒ−Ｓフリップフロップのセット
入力及びリセット入力にORゲートが接続された構成と等
価なものである。従って、フリップフロップのセット入
力或いは、リセット入力が複数あるいは時に適用して、
好適である。
図に示すように、その一方のORゲートにセット入力S1,S
2を供給し、その他方のORゲートにリセット入力R1,R2を
供給し、一方の論理回路の出力Ｑ−を他方の論理回路の
NORゲートに供給すると共に、他方の論理回路の出力
−を一方の論理回路のNORゲートに供給することで、Ｒ
−Ｓフリップフロップを構成できる。第10図に示すよう
に、第９図の構成は、Ｒ−Ｓフリップフロップのセット
入力及びリセット入力にORゲートが接続された構成と等
価なものである。従って、フリップフロップのセット入
力或いは、リセット入力が複数あるいは時に適用して、
好適である。
第11図は、第９図に示す構成と対応するＲ−Ｓフリップ
フロップの接続図である。一方の論理回路がトランジス
タ１、３、11、17で構成され、他方の論理回路がトラン
ジスタ31、33、41、47で構成される。トランジスタ１、
３、11により差動アンプが構成され、トランジスタ１の
ベースと接続された端子２及びトランジスタ３のベース
と接続された端子４の夫々にセット入力S1,S2が供給さ
れる。トランジスタ31、33、41により差動アンプが構成
され、トランジスタ31のベースと接続された端子32及び
トランジスタ33のベースと接続された端子34の夫々にリ
セット入力R1,R2が供給される。
フロップの接続図である。一方の論理回路がトランジス
タ１、３、11、17で構成され、他方の論理回路がトラン
ジスタ31、33、41、47で構成される。トランジスタ１、
３、11により差動アンプが構成され、トランジスタ１の
ベースと接続された端子２及びトランジスタ３のベース
と接続された端子４の夫々にセット入力S1,S2が供給さ
れる。トランジスタ31、33、41により差動アンプが構成
され、トランジスタ31のベースと接続された端子32及び
トランジスタ33のベースと接続された端子34の夫々にリ
セット入力R1,R2が供給される。
トランジスタ11のコレクタ出力がエミッタフォロワ形ト
ランジスタ17を介されると共に、抵抗20によりレベルシ
フトされて、トランジスタ41のベースに供給される。同
様に、トランジスタ41のコレクタ出力がエミッタフォロ
ワ形トランジスタ47を介されると共に、抵抗48によりレ
ベルシフトされて、トランジスタ11のベースに供給され
る。抵抗18及び20の接続点と抵抗48及び50の接続点から
出力Ｑ−及び−が取り出される。出力は、トランジス
タ17及び47のエミッタから得るようにしても良い。この
場合には、出力のレベルが1/2VLだけ大きいものとな
る。
ランジスタ17を介されると共に、抵抗20によりレベルシ
フトされて、トランジスタ41のベースに供給される。同
様に、トランジスタ41のコレクタ出力がエミッタフォロ
ワ形トランジスタ47を介されると共に、抵抗48によりレ
ベルシフトされて、トランジスタ11のベースに供給され
る。抵抗18及び20の接続点と抵抗48及び50の接続点から
出力Ｑ−及び−が取り出される。出力は、トランジス
タ17及び47のエミッタから得るようにしても良い。この
場合には、出力のレベルが1/2VLだけ大きいものとな
る。
第12図は、上述のＲ−Ｓフリップフロップの動作を示す
タイムチャートである。フリップフロップがリセット状
態の時に、セット入力S1又はS2がＬレベルからＨレベル
に立ち上がると、トランジスタ１又は３がオンし、トラ
ンジスタ11がオフする。このため出力Ｑ−がＬ−からＨ
−に立ち上がり、差動アンプのトランジスタ41がオン
し、トランジスタ31、33がオフし、これにより、出力
−がＨ−からＬ−に立ち下がる。このセット状態は、セ
ット入力S1又はS2がＬとなっても、保持される。
タイムチャートである。フリップフロップがリセット状
態の時に、セット入力S1又はS2がＬレベルからＨレベル
に立ち上がると、トランジスタ１又は３がオンし、トラ
ンジスタ11がオフする。このため出力Ｑ−がＬ−からＨ
−に立ち上がり、差動アンプのトランジスタ41がオン
し、トランジスタ31、33がオフし、これにより、出力
−がＨ−からＬ−に立ち下がる。このセット状態は、セ
ット入力S1又はS2がＬとなっても、保持される。
セット状態で、リセット入力R1又はR2がＬレベルからＨ
レベルに立ち上がると、トランジスタ31又は33がオン
し、トランジスタ41がオフする。このため出力−がＬ
−からＨ−に立ち上がり、差動アンプのトランジスタ11
がオンし、トランジスタ１、３がオフし、これにより、
出力Ｑ−がＨ−からＬ−に立ち下がる。このリセット状
態は、リセット入力R1又はR2がＬとなっても、保持され
る。
レベルに立ち上がると、トランジスタ31又は33がオン
し、トランジスタ41がオフする。このため出力−がＬ
−からＨ−に立ち上がり、差動アンプのトランジスタ11
がオンし、トランジスタ１、３がオフし、これにより、
出力Ｑ−がＨ−からＬ−に立ち下がる。このリセット状
態は、リセット入力R1又はR2がＬとなっても、保持され
る。
第13図は、この他の実施例をＲ−Ｓフリップフロップに
適用した他の構成を示すものである。つまり、一方の論
理回路のNORゲートにセット入力Ｓ−及びセット入力制
御信号Ａ−を供給し、他方の論理回路のNORゲートにリ
セット入力Ｒ−及びリセット入力制御信号Ｂ−を供給す
る構成のものである。この構成は、第14図のように、Ｒ
−Ｓフリップフロップのセット入力及びリセット入力の
夫々にNORゲートを接続し、NORゲートを介された入力の
みで動作させる構成と等価である。
適用した他の構成を示すものである。つまり、一方の論
理回路のNORゲートにセット入力Ｓ−及びセット入力制
御信号Ａ−を供給し、他方の論理回路のNORゲートにリ
セット入力Ｒ−及びリセット入力制御信号Ｂ−を供給す
る構成のものである。この構成は、第14図のように、Ｒ
−Ｓフリップフロップのセット入力及びリセット入力の
夫々にNORゲートを接続し、NORゲートを介された入力の
みで動作させる構成と等価である。
NORゲートをセット入力Ｓ−が通過できるのは、セット
入力制御信号Ａ−がＬ−の時だけである。同様に、NOR
ゲートをリセット入力Ｒ−が通過できるのは、リセット
入力制御信号Ｂ−がＬ−の時だけである。このように、
禁止ゲートを設けることで、クロック同期型のＲ−Ｓフ
リップフロップを実現できる。従来では、Ｒ−Ｓフリッ
プフロップ及びNORゲートを別個に構成しているため、
４個の差動アンプを必要としていたが、この発明によれ
ば、極めて少ない素子数でもってクロック同期型のＲ−
Ｓフリップフロップを構成できる。
入力制御信号Ａ−がＬ−の時だけである。同様に、NOR
ゲートをリセット入力Ｒ−が通過できるのは、リセット
入力制御信号Ｂ−がＬ−の時だけである。このように、
禁止ゲートを設けることで、クロック同期型のＲ−Ｓフ
リップフロップを実現できる。従来では、Ｒ−Ｓフリッ
プフロップ及びNORゲートを別個に構成しているため、
４個の差動アンプを必要としていたが、この発明によれ
ば、極めて少ない素子数でもってクロック同期型のＲ−
Ｓフリップフロップを構成できる。
第15図は、第14図に示す構成と対応するＲ−Ｓフリップ
フロップの接続図である。一方の論理回路がトランジス
タ１、３、11、17で構成され、他方の論理回路がトラン
ジスタ31、33、41、47で構成される。トランジスタ１、
３、11により差動アンプが構成され、トランジスタ１の
ベースと接続された端子２及びトランジスタ３のベース
と接続された端子４の夫々にセット入力Ｓ−及びセット
入力制御信号Ａ−が供給される。トランジスタ31、33、
41により差動アンプが構成され、トランジスタ31のベー
スと接続された端子32及びトランジスタ33のベースと接
続された端子34の夫々にリセット入力Ｒ−及びリセット
入力制御信号Ｂ−が供給される。
フロップの接続図である。一方の論理回路がトランジス
タ１、３、11、17で構成され、他方の論理回路がトラン
ジスタ31、33、41、47で構成される。トランジスタ１、
３、11により差動アンプが構成され、トランジスタ１の
ベースと接続された端子２及びトランジスタ３のベース
と接続された端子４の夫々にセット入力Ｓ−及びセット
入力制御信号Ａ−が供給される。トランジスタ31、33、
41により差動アンプが構成され、トランジスタ31のベー
スと接続された端子32及びトランジスタ33のベースと接
続された端子34の夫々にリセット入力Ｒ−及びリセット
入力制御信号Ｂ−が供給される。
トランジスタ11のコレクタ出力がエミッタフォロワ形ト
ランジスタ17を介されて、トランジスタ41のベースに供
給される。同様に、トランジスタ41のコレクタ出力がエ
ミッタフォロワ形トランジスタ47を介されて、トランジ
スタ11のベースに供給される。トランジスタ17のエミッ
タとトランジスタ47のエミッタとから出力Ｑ及びが取
り出される。出力は、トランジスタ17及び47のエミッタ
にレベルシフト用の定電流源を接続し、レベルが1/2VL
小さいものを得るようにしても良い。
ランジスタ17を介されて、トランジスタ41のベースに供
給される。同様に、トランジスタ41のコレクタ出力がエ
ミッタフォロワ形トランジスタ47を介されて、トランジ
スタ11のベースに供給される。トランジスタ17のエミッ
タとトランジスタ47のエミッタとから出力Ｑ及びが取
り出される。出力は、トランジスタ17及び47のエミッタ
にレベルシフト用の定電流源を接続し、レベルが1/2VL
小さいものを得るようにしても良い。
第16図は、上述のＲ−Ｓフリップフロップの動作を示す
タイムチャートである。フリップフロップがリセット状
態で且つセット入力制御信号Ａ−がＬ−の時に、トラン
ジスタ１のベースに供給されるセット入力Ｓ−がＨ−レ
ベルからＬ−レベルに立ち下がると、トランジスタ11の
ベース電位ＬよりＬ−が低いために、トランジスタ１及
び３がオフし、トランジスタ11がオンする。このため出
力がＨからＬに立ち下がり、差動アンプのトランジス
タ41がオフし、トランジスタ31、33がオンし、これによ
り、出力ＱがＬからＨに立ち上がる。このセット状態
は、セット入力Ｓ−又はセット入力制御信号Ａ−がＨと
なっても、保持される。
タイムチャートである。フリップフロップがリセット状
態で且つセット入力制御信号Ａ−がＬ−の時に、トラン
ジスタ１のベースに供給されるセット入力Ｓ−がＨ−レ
ベルからＬ−レベルに立ち下がると、トランジスタ11の
ベース電位ＬよりＬ−が低いために、トランジスタ１及
び３がオフし、トランジスタ11がオンする。このため出
力がＨからＬに立ち下がり、差動アンプのトランジス
タ41がオフし、トランジスタ31、33がオンし、これによ
り、出力ＱがＬからＨに立ち上がる。このセット状態
は、セット入力Ｓ−又はセット入力制御信号Ａ−がＨと
なっても、保持される。
セット状態で、且つリセット入力制御信号Ｂ−がＬ−の
時に、トランジスタ31のベースに供給されるリセット入
力Ｒ−がＨ−レベルからＬ−レベルに立ち下がると、ト
ランジスタ41のベース電位ＬよりＬ−が低いために、ト
ランジスタ31及び33がオフし、トランジスタ41がオンす
る。このため出力ＱがＨからＬに立ち下がり、差動アン
プのトランジスタ11がオフし、トランジスタ１、３がオ
ンし、これにより、出力がＬからＨに立ち上がる。こ
のリセット状態は、リセット入力Ｒ−又はリセット入力
制御信号Ｂ−がＨとなっても、保持される。
時に、トランジスタ31のベースに供給されるリセット入
力Ｒ−がＨ−レベルからＬ−レベルに立ち下がると、ト
ランジスタ41のベース電位ＬよりＬ−が低いために、ト
ランジスタ31及び33がオフし、トランジスタ41がオンす
る。このため出力ＱがＨからＬに立ち下がり、差動アン
プのトランジスタ11がオフし、トランジスタ１、３がオ
ンし、これにより、出力がＬからＨに立ち上がる。こ
のリセット状態は、リセット入力Ｒ−又はリセット入力
制御信号Ｂ−がＨとなっても、保持される。
上述のＲ−Ｓフリップフロップにおいて、セット入力制
御信号Ａ−及びリセット入力制御信号Ｂ−を第17図に示
すように、共通のクロック入力とすることで、クロック
同期型のＲ−Ｓフリップフロップを構成できる。
御信号Ａ−及びリセット入力制御信号Ｂ−を第17図に示
すように、共通のクロック入力とすることで、クロック
同期型のＲ−Ｓフリップフロップを構成できる。
第18図は、この発明の他の実施例による論理回路を１個
用いて構成されたＲ−Ｓフリップフロップの更に他の例
を示すものである。つまり、ORゲートの入力にセット入
力Ｓを供給し、NORゲートの一方の入力にリセット入力
Ｒ−を供給し、これらのORゲート及びNORゲートの出力
をNORゲートに供給し、このNORゲートの出力をリセット
入力の供給されているNORゲートの他方の入力端子に供
給する構成とされている。
用いて構成されたＲ−Ｓフリップフロップの更に他の例
を示すものである。つまり、ORゲートの入力にセット入
力Ｓを供給し、NORゲートの一方の入力にリセット入力
Ｒ−を供給し、これらのORゲート及びNORゲートの出力
をNORゲートに供給し、このNORゲートの出力をリセット
入力の供給されているNORゲートの他方の入力端子に供
給する構成とされている。
この第18図と対応する機能を実現するための接続図を第
19図に示す。第19図において、１、11及び13は、差動ア
ンプを構成するトランジスタであり、トランジスタ11及
び13の互いのコレクタ同士が接続される。トランジスタ
１のベースと接続された入力端子２にセット入力端子２
にセット入力Ｓが供給され、トランジスタ11のベースと
接続された入力端子12にリセット入力Ｒ−が供給され
る。
19図に示す。第19図において、１、11及び13は、差動ア
ンプを構成するトランジスタであり、トランジスタ11及
び13の互いのコレクタ同士が接続される。トランジスタ
１のベースと接続された入力端子２にセット入力端子２
にセット入力Ｓが供給され、トランジスタ11のベースと
接続された入力端子12にリセット入力Ｒ−が供給され
る。
トランジスタ１のコレクタが抵抗６を介して電源端子22
に接続されると共に、エミッタフォロワ形トランジスタ
７のベースに接続される。このトランジスタ７のエミッ
タが抵抗８及び10を介して接地端子21に接続され、抵抗
８及び10の接続点がトランジスタ13のベースに接続され
る。この抵抗８及び10の接続点に出力−が取り出され
る。出力は、トランジスタ７のエミッタから得るように
しても良い。
に接続されると共に、エミッタフォロワ形トランジスタ
７のベースに接続される。このトランジスタ７のエミッ
タが抵抗８及び10を介して接地端子21に接続され、抵抗
８及び10の接続点がトランジスタ13のベースに接続され
る。この抵抗８及び10の接続点に出力−が取り出され
る。出力は、トランジスタ７のエミッタから得るように
しても良い。
上述の第19図に示すＲ−Ｓフリップフロップの動作を第
20図を参照して説明する。出力−がＨ−のリセット状
態において、セット入力ＳがＬからＨに立ち上がると、
（Ｈ＞Ｈ−）であるので、トランジスタ１がオンし、ト
ランジスタ11、13がオンする。従って、出力−がＨ−
からＬ−に立ち下がる。この後では、セット入力ＳがＬ
になっても、保持される。
20図を参照して説明する。出力−がＨ−のリセット状
態において、セット入力ＳがＬからＨに立ち上がると、
（Ｈ＞Ｈ−）であるので、トランジスタ１がオンし、ト
ランジスタ11、13がオンする。従って、出力−がＨ−
からＬ−に立ち下がる。この後では、セット入力ＳがＬ
になっても、保持される。
セット状態において、リセット入力Ｒ−がＬ−からＨ−
に立ち上がると、（Ｈ−＞Ｌ）のために、トランジスタ
11がオンし、トランジスタ１がオンする。従って、出力
−がＬ−からＨ−に立ち上がる。この後では、リセッ
ト入力Ｒ−がＬになっても、保持される。
に立ち上がると、（Ｈ−＞Ｌ）のために、トランジスタ
11がオンし、トランジスタ１がオンする。従って、出力
−がＬ−からＨ−に立ち上がる。この後では、リセッ
ト入力Ｒ−がＬになっても、保持される。
この第19図に示すＲ−Ｓフリップフロップは、１個の差
動アンプを基本構成とするもので、極めて素子数が少な
い特徴を有している。従って、トランジスタのコレクタ
容量等による遅延をより少なくでき、高速動作が可能と
なる。
動アンプを基本構成とするもので、極めて素子数が少な
い特徴を有している。従って、トランジスタのコレクタ
容量等による遅延をより少なくでき、高速動作が可能と
なる。
第21図は、第19図に示すＲ−Ｓフリップフロップを多入
力、多出力に拡張した更に他の例を示すものである。
力、多出力に拡張した更に他の例を示すものである。
第21図において、１、３は、差動アンプの一方の対のト
ランジスタであり、夫々のベースからセット入力S1,S2
の入力端子２、４が導出されていると共に、互いのコレ
クタ同士が接続されている。11、13、15は、差動アンプ
の他方の対のトランジスタであり、トランジスタ11及び
13の夫々のベースからリセット入力R1−,R2−の入力端
子12、14が導出されていると共に、トランジスタ11、1
3、15の互いのコレクタ同士が接続されている。
ランジスタであり、夫々のベースからセット入力S1,S2
の入力端子２、４が導出されていると共に、互いのコレ
クタ同士が接続されている。11、13、15は、差動アンプ
の他方の対のトランジスタであり、トランジスタ11及び
13の夫々のベースからリセット入力R1−,R2−の入力端
子12、14が導出されていると共に、トランジスタ11、1
3、15の互いのコレクタ同士が接続されている。
トランジスタ１、３のコレクタ接続点が抵抗６を介して
電源端子22に接続されると共に、エミッタフォロワ形ト
ランジスタ７のベースに接続され、トランジスタ７のエ
ミッタが抵抗８及び10を介して接地端子21に接続され
る。トランジスタ11、13、15のコレクタ接続点が抵抗16
を介して電源端子22に接続されると共に、エミッタフォ
ロワ形トランジスタ17のベースに接続され、トランジス
タ17のエミッタが抵抗18及び20を介して接地端子21に接
続される。
電源端子22に接続されると共に、エミッタフォロワ形ト
ランジスタ７のベースに接続され、トランジスタ７のエ
ミッタが抵抗８及び10を介して接地端子21に接続され
る。トランジスタ11、13、15のコレクタ接続点が抵抗16
を介して電源端子22に接続されると共に、エミッタフォ
ロワ形トランジスタ17のベースに接続され、トランジス
タ17のエミッタが抵抗18及び20を介して接地端子21に接
続される。
抵抗８及び10の接続点がトランジスタ15のベースに接続
され、トランジスタ17のエミッタ及び抵抗18、20の接続
点から出力端子19A及び19Bが導出されている。
され、トランジスタ17のエミッタ及び抵抗18、20の接続
点から出力端子19A及び19Bが導出されている。
この第21図に示すＲ−Ｓフリップフロップは、基本的に
第19図に示すものと同一の動作を行い、1/2VLレベル差
を持つ２個の出力Ｑ及びＱ−を得ることができる。
第19図に示すものと同一の動作を行い、1/2VLレベル差
を持つ２個の出力Ｑ及びＱ−を得ることができる。
尚、以上の説明では、定電流源として抵抗を用いたが、
トランジスタのベース及びエミッタ間に所定の直流電圧
を加える構成の定電流源を用いても良いことは、勿論で
ある。
トランジスタのベース及びエミッタ間に所定の直流電圧
を加える構成の定電流源を用いても良いことは、勿論で
ある。
この発明によれば、基準電圧を必要としない論理回路を
構成することができる。この発明は、トランジスタ、抵
抗等の素子数の大幅な減少を図ることができ、消費電力
の低減及び遅延時間の短縮を実現できる。
構成することができる。この発明は、トランジスタ、抵
抗等の素子数の大幅な減少を図ることができ、消費電力
の低減及び遅延時間の短縮を実現できる。
この発明によれば、従来のECL論理回路と同程度の動作
速度を実現する時には、差動アンプの定電流源の値を小
とできるので、素子数の低減と相乗して消費電力を極め
て少なくすることができる。
速度を実現する時には、差動アンプの定電流源の値を小
とできるので、素子数の低減と相乗して消費電力を極め
て少なくすることができる。
また、この発明は、基準電圧を各ゲート回路に供給する
必要がないので、基準電圧供給用の配線パターンが不要
となり、IC回路のチップサイズを小型化できる。
必要がないので、基準電圧供給用の配線パターンが不要
となり、IC回路のチップサイズを小型化できる。
第１図は本発明の原理を示す接続図、第２図は上記第１
図の説明に用いる略線図、第３図はこの発明の一実施例
の機能を表す回路図、第４図及び第５図はこの発明に適
用できるレベルシフトのための回路構成の一例及び他の
例を示す接続図、第６図はこの発明の一実施例の接続
図、第７図はこの発明の一実施例における信号のレベル
関係の説明に用いる略線図、第８図はこの発明の他の実
施例を機能を表す回路図、第９図及び第10図はこの発明
の他の実施例で構成されたＲ−Ｓフリップフロップの一
例の回路図、第11図はこの発明の他の実施例で構成され
たＲ−Ｓフリップフロップの一例の接続図、第12図はこ
の発明の他の実施例で構成されたＲ−Ｓフリップフロッ
プの一例の動作説明に用いる波形図、第13図及び第14図
はこの発明の他の実施例で構成されたＲ−Ｓフリップフ
ロップの他の例の回路図、第15図はこの発明の他の実施
例で構成されたＲ−Ｓフリップフロップの他の例の接続
図、第16図はこの発明の他の実施例で構成されたＲ−Ｓ
フリップフロップの他の例の動作説明に用いる波形図、
第17図及び第18図はこの発明の他の実施例で構成された
Ｒ−Ｓフリップフロップの更に他の例の回路図、第19図
はこの発明の他の実施例で構成されたＲ−Ｓフリップフ
ロップの更に他の例の接続図、第20図はこの発明の他の
実施例で構成されたＲ−Ｓフリップフロップの更に他の
例の動作説明に用いる波形図、第21図はこの発明の他の
実施例で構成されたＲ−Ｓフリップフロップのより更に
他の例の接続図、第22図はこの発明の他の実施例で構成
されたＲ−Ｓフリップフロップのより更に他の例の回路
図、第23図は従来の論理回路の接続図、第24図は従来の
論理回路の信号レベルの説明の用いる略線図、第25図は
従来の論理回路の回路図、第26図は従来の論理回路によ
り構成されたＲ−Ｓフリップフロップの回路図である。 １、3:差動アンプの一方のトランジスタ、11、13:差動
アンプの他方のトランジスタ、２、４、12、14:入力端
子、9A、9B、19A、19B:出力端子、５、10、20:定電流源
用の抵抗、21:接地端子、22:電源端子、31、33:差動ア
ンプの一方のトランジスタ、41:差動アンプの他方のト
ランジスタ、32、34:入力端子、35、50、：定電流源用
の抵抗。
図の説明に用いる略線図、第３図はこの発明の一実施例
の機能を表す回路図、第４図及び第５図はこの発明に適
用できるレベルシフトのための回路構成の一例及び他の
例を示す接続図、第６図はこの発明の一実施例の接続
図、第７図はこの発明の一実施例における信号のレベル
関係の説明に用いる略線図、第８図はこの発明の他の実
施例を機能を表す回路図、第９図及び第10図はこの発明
の他の実施例で構成されたＲ−Ｓフリップフロップの一
例の回路図、第11図はこの発明の他の実施例で構成され
たＲ−Ｓフリップフロップの一例の接続図、第12図はこ
の発明の他の実施例で構成されたＲ−Ｓフリップフロッ
プの一例の動作説明に用いる波形図、第13図及び第14図
はこの発明の他の実施例で構成されたＲ−Ｓフリップフ
ロップの他の例の回路図、第15図はこの発明の他の実施
例で構成されたＲ−Ｓフリップフロップの他の例の接続
図、第16図はこの発明の他の実施例で構成されたＲ−Ｓ
フリップフロップの他の例の動作説明に用いる波形図、
第17図及び第18図はこの発明の他の実施例で構成された
Ｒ−Ｓフリップフロップの更に他の例の回路図、第19図
はこの発明の他の実施例で構成されたＲ−Ｓフリップフ
ロップの更に他の例の接続図、第20図はこの発明の他の
実施例で構成されたＲ−Ｓフリップフロップの更に他の
例の動作説明に用いる波形図、第21図はこの発明の他の
実施例で構成されたＲ−Ｓフリップフロップのより更に
他の例の接続図、第22図はこの発明の他の実施例で構成
されたＲ−Ｓフリップフロップのより更に他の例の回路
図、第23図は従来の論理回路の接続図、第24図は従来の
論理回路の信号レベルの説明の用いる略線図、第25図は
従来の論理回路の回路図、第26図は従来の論理回路によ
り構成されたＲ−Ｓフリップフロップの回路図である。 １、3:差動アンプの一方のトランジスタ、11、13:差動
アンプの他方のトランジスタ、２、４、12、14:入力端
子、9A、9B、19A、19B:出力端子、５、10、20:定電流源
用の抵抗、21:接地端子、22:電源端子、31、33:差動ア
ンプの一方のトランジスタ、41:差動アンプの他方のト
ランジスタ、32、34:入力端子、35、50、：定電流源用
の抵抗。
Claims (1)
- 【請求項１】第１のトランジスタ及び第２のトランジス
タの互いのエミッタが定電流源に接続され、上記第１の
トランジスタのベースが第１の２値入力が供給される第
１の入力端子が接続され、上記第２のトランジスタのベ
ースが第２の２値入力が供給される第２の入力端子に接
続され、上記第１のトランジスタのコレクタ及び第２の
トランジスタのコレクタの少なくとも一方から出力端子
が導出され、第３のトランジスタのコレクタ及びエミッ
タが上記第１のトランジスタのコレクタ及びエミッタに
それぞれ並列接続されると共にベースが上記第１の２値
入力が供給される第３の入力端子に接続され、第４のト
ランジスタのコレクタ及びエミッタが上記第２のトラン
ジスタのコレクタ及びエミッタにそれぞれ並列接続され
ると共にベースが上記第２の２値入力が供給される第４
の入力端子に接続され、上記第１の２値入力及び上記第
２の２値入力の低レベル及び高レベル間の振幅が互いに
等しくされ、且つ上記第１の２値入力及び上記第２の２
値入力間で上記振幅の略々1/2のレベルシフト量が設け
られたことを特徴とする論理回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136236A JPH0773208B2 (ja) | 1984-06-30 | 1984-06-30 | 論理回路 |
| EP85304513A EP0167339B1 (en) | 1984-06-30 | 1985-06-25 | Logic circuit |
| US06/748,596 US4714841A (en) | 1984-06-30 | 1985-06-25 | Double-sided logic input differential switch |
| DE8585304513T DE3582279D1 (de) | 1984-06-30 | 1985-06-25 | Logische schaltung. |
| AT85304513T ATE62093T1 (de) | 1984-06-30 | 1985-06-25 | Logische schaltung. |
| AU44251/85A AU575962B2 (en) | 1984-06-30 | 1985-06-27 | Logic circuit |
| CA000485982A CA1277722C (en) | 1984-06-30 | 1985-06-28 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136236A JPH0773208B2 (ja) | 1984-06-30 | 1984-06-30 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115422A JPS6115422A (ja) | 1986-01-23 |
| JPH0773208B2 true JPH0773208B2 (ja) | 1995-08-02 |
Family
ID=15170464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59136236A Expired - Lifetime JPH0773208B2 (ja) | 1984-06-30 | 1984-06-30 | 論理回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4714841A (ja) |
| EP (1) | EP0167339B1 (ja) |
| JP (1) | JPH0773208B2 (ja) |
| AT (1) | ATE62093T1 (ja) |
| AU (1) | AU575962B2 (ja) |
| CA (1) | CA1277722C (ja) |
| DE (1) | DE3582279D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62159916A (ja) * | 1986-01-09 | 1987-07-15 | Toshiba Corp | レベル変換回路 |
| JPS62222711A (ja) * | 1986-03-11 | 1987-09-30 | Fujitsu Ltd | ラツチ回路 |
| JPH07105710B2 (ja) * | 1986-04-08 | 1995-11-13 | 日本電気株式会社 | 論理回路 |
| US4737766A (en) * | 1986-09-12 | 1988-04-12 | North American Philips Corporation, Signetics Division | Code converter with complementary output voltages |
| EP0270296A3 (en) * | 1986-12-01 | 1990-02-07 | Fujitsu Limited | Semiconductor logic circuit |
| DE3751365T2 (de) * | 1987-12-15 | 1996-02-08 | Ibm | Umfassende Familie von logischen Kaskode-Stromschaltkreisen (CSC). |
| US4928024A (en) * | 1988-05-13 | 1990-05-22 | Fujitsu Limited | Referenceless ECL logic circuit |
| JP2760017B2 (ja) * | 1989-03-13 | 1998-05-28 | 日本電気株式会社 | 論理回路 |
| WO1991012665A1 (en) * | 1990-02-09 | 1991-08-22 | Cray Research, Inc. | Ecl circuit with single-ended and differential inputs |
| US5177380A (en) * | 1990-02-09 | 1993-01-05 | Cray Research, Inc. | ECL latch with single-ended and differential inputs |
| US5155388A (en) * | 1990-12-20 | 1992-10-13 | Hewlett-Packard Company | Logic gates with controllable time delay |
| JP2947494B2 (ja) * | 1992-05-13 | 1999-09-13 | 三菱電機株式会社 | Ｅｃｌ回路 |
| US5508642A (en) * | 1994-02-08 | 1996-04-16 | National Semiconductor Corporation | Series-gated emitter-coupled logic circuit providing closely spaced output voltages |
| US5828237A (en) * | 1996-05-31 | 1998-10-27 | Motorola, Inc. | Emitter coupled logic (ECL) gate and method of forming same |
| US6215330B1 (en) | 1999-06-11 | 2001-04-10 | Trw Inc. | Differential diode transistor logic (DDTL) circuit enhancements |
| US6847233B1 (en) | 2001-07-12 | 2005-01-25 | Mediatek Inc. | Emitter coupled logic circuit with a data reload function |
| CN108604860B (zh) | 2016-02-12 | 2020-11-10 | 昕诺飞控股有限公司 | Pfc转换器、led驱动器和相关方法 |
| CN110146179B (zh) * | 2019-04-30 | 2020-05-22 | 北京安酷智芯科技有限公司 | 一种非制冷红外列级积分及单斜率转换读出电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1230079B (de) * | 1964-04-30 | 1966-12-08 | Motorola Inc | Bistabiler Multivibrator mit Emitteranzapfung |
| FR95515E (fr) * | 1966-07-30 | 1971-01-22 | Telefunken Patent | Montage logique. |
| US3509362A (en) * | 1966-08-19 | 1970-04-28 | Rca Corp | Switching circuit |
| JPS5135825B1 (ja) * | 1967-12-06 | 1976-10-05 | ||
| US3621289A (en) * | 1967-12-12 | 1971-11-16 | Tokyo Shibaura Electric Co | Master-slave type j-k flip-flop circuits comprised by current switching type logical circuits |
| DE2006285A1 (de) * | 1970-02-12 | 1971-08-26 | Licentia Gmbh | Schaltungsanordnung zur temperaturunab hangigen Konstanthaltung des Spannungshu bes bei Transistorschaltern |
| US3636384A (en) * | 1970-09-14 | 1972-01-18 | Ibm | Base-to-emitter compensation for current switch emitter-follower circuits |
| US3925691A (en) * | 1974-03-11 | 1975-12-09 | Hughes Aircraft Co | Cascode node idle current injection means |
| US4137468A (en) * | 1977-02-11 | 1979-01-30 | Bell Telephone Laboratories, Incorporated | Method and apparatus for correcting pulse timing pattern |
| JPS57148427A (en) * | 1981-03-09 | 1982-09-13 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS5912661A (ja) * | 1982-07-13 | 1984-01-23 | Fujitsu Ltd | 閾値可変型差動信号レシ−バ |
-
1984
- 1984-06-30 JP JP59136236A patent/JPH0773208B2/ja not_active Expired - Lifetime
-
1985
- 1985-06-25 DE DE8585304513T patent/DE3582279D1/de not_active Expired - Lifetime
- 1985-06-25 EP EP85304513A patent/EP0167339B1/en not_active Expired - Lifetime
- 1985-06-25 US US06/748,596 patent/US4714841A/en not_active Expired - Lifetime
- 1985-06-25 AT AT85304513T patent/ATE62093T1/de not_active IP Right Cessation
- 1985-06-27 AU AU44251/85A patent/AU575962B2/en not_active Expired
- 1985-06-28 CA CA000485982A patent/CA1277722C/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| AU575962B2 (en) | 1988-08-11 |
| CA1277722C (en) | 1990-12-11 |
| US4714841A (en) | 1987-12-22 |
| JPS6115422A (ja) | 1986-01-23 |
| DE3582279D1 (de) | 1991-05-02 |
| AU4425185A (en) | 1986-01-02 |
| EP0167339A2 (en) | 1986-01-08 |
| ATE62093T1 (de) | 1991-04-15 |
| EP0167339A3 (en) | 1987-01-28 |
| EP0167339B1 (en) | 1991-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |