JP5621756B2 - ラッチト・コンパレータ - Google Patents
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Description
また、非特許文献1と類似のラッチト・コンパレータが特許文献1に記載されている。
ラッチ出力の誤動作は、データ化けや演算エラー等のシステムの不安定性に直結する。
本発明の実施形態について図1ないし図5を用いて説明すれば以下の通りである。
図1に、本実施形態に係るラッチト・コンパレータ1の構成を示す。ラッチト・コンパレータ1は、トランジスタQ0〜Q8およびトランジスタQN3を備えている。トランジスタQ0〜Q4およびトランジスタQN3はNチャネル型MOSトランジスタからなり、トランジスタQ5〜Q8はPチャネル型MOSトランジスタからなる。
次に、図1のラッチト・コンパレータ1の動作について、図2を参照しながら説明する。第1の入力端子Vin+への入力電圧をVin+、第2の入力端子Vin−への入力電圧をVin−とし、Vin+>Vin−>Vtであるとする。但し、VtはトランジスタQ1・Q2の閾値電圧である。また、第1の出力端子Vout+の出力電圧をVout+、第2の出力端子Vout−の出力電圧をVout−とする。
なお、上記例ではVin+>Vin−>Vtの状態から、Vin−>Vin+>Vtの状態を経て、Vin−>Vt>Vin+の状態に変化する場合の誤動作防止を図る構成を説明したが、図3に示すように、Vin−>Vin+>Vtの状態から、Vin+>Vin−>Vtの状態を経て、Vin+>Vt>Vin−の状態に変化する場合の誤動作防止を図る構成も可能である。
また、図4に示すように、Vin+>Vin−>Vtの状態から、Vin−>Vin+>Vtの状態を経て、Vin−>Vt>Vin+の状態に変化する場合の誤動作防止と、Vin−>Vin+>Vtの状態から、Vin+>Vin−>Vtの状態を経て、Vin+>Vt>Vin−の状態に変化する場合の誤動作防止との両方を図ることのできる構成も可能である。
また、図5に示すように、各トランジスタのチャネル極性をラッチト・コンパレータ1〜3から反転させたラッチト・コンパレータ4を構成することも可能である。
本発明の他の実施形態について図6および図7を用いて説明すれば以下の通りである。
図6に、本実施形態に係るラッチト・コンパレータ5の構成を示す。ラッチト・コンパレータ5は、図1のラッチト・コンパレータ1において、第1のスイッチ回路としてトランジスタQ0の代わりにトランジスタQ01・Q02を備えた構成である。
また、図7に示すように、各トランジスタのチャネル極性をラッチト・コンパレータ5から反転させたラッチト・コンパレータ6を構成することも可能である。
本発明の他の実施形態について図8および図9を用いて説明すれば以下の通りである。
図8に、本実施形態に係るラッチト・コンパレータ7の構成を示す。ラッチト・コンパレータ7は、図1のラッチト・コンパレータ1にプリアンプ(前置増幅段)10を追加した構成である。
また、図9に示すように、各トランジスタのチャネル極性をラッチト・コンパレータ7から反転させたラッチト・コンパレータ8を構成することも可能である。
10、10’ プリアンプ(前置増幅段)
Q0、Q0’ トランジスタ(第1のスイッチ回路)
Q1、Q1’ トランジスタ(第1のMOSトランジスタ)
Q2、Q2’ トランジスタ(第2のMOSトランジスタ)
Q3、Q3’ トランジスタ(第3のMOSトランジスタ)
Q4、Q4’ トランジスタ(第5のMOSトランジスタ)
Q5、Q5’ トランジスタ(第4のMOSトランジスタ)
Q6、Q6’ トランジスタ(第6のMOSトランジスタ)
Q7、Q7’ トランジスタ(第2のスイッチ回路)
Q8、Q8’ トランジスタ(第3のスイッチ回路)
QN3、QP3 トランジスタ(第7のMOSトランジスタ)
QN4、QP4 トランジスタ(第8のMOSトランジスタ)
Q01、Q01’ トランジスタ(第1のスイッチ素子)
Q02、Q02’ トランジスタ(第2のスイッチ素子)
VSS 電源(図1、3、4、6、8における第1の電圧源、図5、7、9における第2の電圧源)
VDD 電源(図1、3、4、6、8における第2の電圧源、図5、7、9における第1の電圧源)
N1、N1’ ノード(第1のノード)
N2、N2’ ノード(第2のノード)
Claims (5)
- 互いに差動入力対を構成する第1のMOSトランジスタおよび第2のMOSトランジスタを有する差動増幅段と、第1のCMOSインバータおよび第2のCMOSインバータを有し、前記第1のCMOSインバータの出力が前記第2のCMOSインバータの入力に接続されているとともに前記第2のCMOSインバータの出力が前記第1のCMOSインバータの入力に接続されているラッチ段とを備え、前記差動増幅段の出力を前記ラッチ段でラッチするラッチト・コンパレータであって、
前記第1のCMOSインバータは、ハイレベルとローレベルとのいずれか一方からなる第1の電圧レベルを出力する第3のMOSトランジスタと、ハイレベルとローレベルとの他の一方からなる第2の電圧レベルを出力する第4のMOSトランジスタとからなるとともに、前記第2のCMOSインバータは、前記第1の電圧レベルを出力する第5のMOSトランジスタと、前記第2の電圧レベルを出力する第6のMOSトランジスタとからなり、
前記差動増幅段において前記第1のMOSトランジスタの電流が流れる第1の電流経路は、前記第3のMOSトランジスタを介して前記第1のCMOSインバータの出力に接続されているとともに、前記差動増幅段において前記第2のMOSトランジスタの電流が流れる第2の電流経路は、前記第5のMOSトランジスタを介して前記第2のCMOSインバータの出力に接続されており、
前記第3のMOSトランジスタに、前記第1のCMOSインバータの出力となる前記第1の電圧レベルを前記第1の電流経路を介して供給するとともに、前記第5のMOSトランジスタに、前記第2のCMOSインバータの出力となる前記第1の電圧レベルを前記第2の電流経路を介して供給する、第1の電圧源と、
前記第4のMOSトランジスタに、前記第1のCMOSインバータの出力となる前記第2の電圧レベルを供給するとともに、前記第6のMOSトランジスタに、前記第2のCMOSインバータの出力となる前記第2の電圧レベルを供給する、第2の電圧源と、
前記第1の電圧源から前記第1の電流経路を介して前記第3のMOSトランジスタに至るまでの経路、および、前記第1の電圧源から前記第2の電流経路を介して前記第5のMOSトランジスタに至るまでの経路に挿入されて開閉動作を行う第1のスイッチ回路と、を備えており、
ドレイン・ソース間が、前記第1の電流経路上の前記第1のMOSトランジスタと前記第3のMOSトランジスタとの間の第1のノードと、前記第2の電流経路上の前記第2のMOSトランジスタと前記第5のMOSトランジスタとの間の第2のノードとの間に接続されているとともに、ゲートが前記第1のCMOSインバータの出力に接続された、第7のMOSトランジスタと、
ドレイン・ソース間が前記第1のノードと前記第2のノードとの間に接続されているとともに、ゲートが前記第2のCMOSインバータの出力に接続された、第8のMOSトランジスタと、の少なくとも一方をさらに備えていることを特徴とするラッチト・コンパレータ。 - 前記第1のスイッチ回路は、前記第1のMOSトランジスタおよび前記第2のMOSトランジスタと前記第1の電圧源との間の経路を導通および遮断するように設けられていることを特徴とする請求項1に記載のラッチト・コンパレータ。
- 前記第1のスイッチ回路は、前記第1のMOSトランジスタと前記第3のMOSトランジスタとの間の経路を導通および遮断する第1のスイッチ素子と、前記第2のMOSトランジスタと前記第5のMOSトランジスタとの間の経路を導通および遮断する第2のスイッチ素子とを備えていることを特徴とする請求項1に記載のラッチト・コンパレータ。
- 2つの入力信号の差動増幅を行って差動出力を生成し、前記差動増幅段への入力とする
前置増幅段を備えていることを特徴とする請求項1から3までのいずれか1項に記載のラッチト・コンパレータ。 - 前記第1のCMOSインバータの出力と前記第2の電圧源との間の導通および遮断を行う第2のスイッチ回路と、
前記第2のCMOSインバータの出力と前記第2の電圧源との間の導通および遮断を行う第3のスイッチ回路と、を備えていることを特徴とする請求項1から4までのいずれか1項に記載のラッチト・コンパレータ。
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