JP2002111451A - ラッチ、およびｄ型フリップフロップ - Google Patents

ラッチ、およびｄ型フリップフロップ

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JP2002111451A JP2000293869A JP2000293869A JP2002111451A JP 2002111451 A JP2002111451 A JP 2002111451A JP 2000293869 A JP2000293869 A JP 2000293869A JP 2000293869 A JP2000293869 A JP 2000293869A JP 2002111451 A JP2002111451 A JP 2002111451A
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孝二 平入
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Abstract

(57)【要約】 【課題】高速動作を実現でき、また消費電力の削減を図
れるラッチおよびＤ型フリップフロップを提供する。 【解決手段】マスタ側ラッチ１１において、データ入力
信号Ｄを受けるＮＭＯＳトランジスタＮＴ１１３に対し
て並列接続される第１の並列抵抗手段として常時オン状
態のＮＭＯＳトランジスタＮＴ１１６を設け、反転デー
タ入力信号ＤＸを受けるＮＭＯＳトランジスタＮＴ１１
４に対して並列接続される第２の並列抵抗手段として常
時オン状態のＮＭＯＳトランジスタＮＴ１１７を設け
る。これにより、ＮＭＯＳトランジスタＮＴ１１３，Ｎ
Ｔ１１４トランジスタサイズを大きくすることなく、こ
れら並列抵抗手段によって放電経路の等価的な含成抵抗
を小さくでき、高速な動作を実現でき、低消費電力化を
実現できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
における差動センスアンプを用いたラッチ、およびＤ型
フリップフロップに関するものである。より具体的に
は、インバータループを応用した差動センスアンブを搭
載したラッチ、そしてこれをマスタ側ラッチとして用
い、ＲＳラッチをスレイブ側ラッチとして用いて構成さ
れるＤ型フリップフロップに関するものである。
【０００２】
【従来の技術】ＣＭＯＳ・ＶＬＳＩの動作周波数・消費
電力を決定する重要な要素の一つとしてＤ型フリップフ
ロップが挙げられる。現在に至るまでフリップフロップ
を高速化し、低消費電力化する様々な手法が提案され続
けてきた。
【０００３】近年になって発表されたＤ型フリップフロ
ップに”Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ‐Ｂａｓｅｄ
Ｆｌｉｐ‐ｆｌｏｐ”（参考文献：Ｊ．Ｍｏｎｔａｎ
ａｒｏ，ｅｔ ａｌ．，”Ａ １６０ＭＨｚ ３２ｂ
０．５Ｗ ＣＭＯＳ ＲｌＳＣ Ｍｉｃｒｏｐｒｏｃｅ
ｓｓｏｒ，”ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃ
ｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２１４−２１５，
Ｆｅｂ．，１９９６．）というＤ型フリップフロップが
ある。以下、このＤ型フリップフロップを「差動センス
アンプ式Ｄ型フリップフロップ」と呼ぶ。
【０００４】この差動センスアンプ式Ｄ型フリップブロ
ップは、マスタラッチとスレイブラッチの組み合わせで
構成される、マスタスレイブ・フリップフロップの一種
である。従来からあるマスタスレイブ・フリップフロッ
プはＤ型ラッチを組み合わせたものである。これに対し
て、差勤センスアンプ式Ｄ型フリップブロップでは、マ
スタ側ラッチにインバータループを応用した差勤センス
アンプを搭載し、スレイブ側ラッチにはＲＳラッチを搭
載し、これを組み合わせてＤ型フリップフロップを実現
している。
【０００５】図１６は、従来の差動センスアンプ式Ｄ型
フリップフロップの一構成例を示す回路図である。この
差動センスアンプ式Ｄ型フリップフロップ１は、図１６
に示すように、マスタ側ラッチ２とスレイブ側ラッチ３
とが節点ＨおよびＨ Ｘを介して縦続接続されて構成さ
れている。
【０００６】マスタ側ラッチ２は、ｐチャネルＭＯＳ
（ＰＭＯＳ）トランジスタＰＴ２１〜ＰＴ２４、ｎチャ
ネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２１〜ＮＴ２
６、インバータＩＮＶ２１、同期信号入力端子ＴΦ、デ
ータ入力端子ＴＤ、およびデータ出力端子ＴＱ、Ｔ Ｑ
Ｘを有している。
【０００７】ＰＭＯＳトランジスタＰＴ２１〜ＰＴ２４
のソースが電源電圧ＶDDの供給ラインに接続されてい
る。ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２のドレイ
ンがＮＭＯＳトランジスタＮＴ２１のドレインに接続さ
れ、その接続ノードＮＤ２１がＰＭＯＳトランジスタＰ
Ｔ２３のゲートおよびＮＭＯＳトランジスタＮＴ２２の
ゲート、並びに節点Ｈ Ｘに接続されている。ＰＭＯＳ
トランジスタＰＴ２３，ＰＴ２４のドレインがＮＭＯＳ
トランジスタＮＴ２２のドレインに接続され、その接続
ノードＮＤ２２がＰＭＯＳトランジスタＰＴ２２のゲー
トおよびＮＭＯＳトランジスタＮＴ２１のゲート、並び
に節点Ｈに接続されている。そして、ＰＭＯＳトランジ
スタＰＴ２１およびＰＴ２４のゲートが同期信号入力端
子ＴΦに接続されている。
【０００８】ＮＭＯＳトランジスタＮＴ２１のソースは
ＮＭＯＳトランジスタＮＴ２３のドレインに接続され、
その接続点により中間節点Ｆ Ｘが構成されている。Ｎ
ＭＯＳトランジスタＮＴ２２のソースはＮＭＯＳトラン
ジスタＮＴ２４のドレインに接続され、その接続点によ
り中間節点Ｆが構成されている。ＮＭＯＳトランジスタ
ＮＴ２３およびＮＭＯＳトランジスタＮＴ２４のソース
同士が接続され、その接続点により中間節点Ｇが構成さ
れている。この中間節点ＧがＮＭＯＳトランジスタＮＴ
２５のドレインに接続され、ＮＭＯＳトランジスタＮＴ
２５のソースが接地電位ＧＮＤに接続されている。そし
て、節点ＦとＦ ＸにＮＭＯＳトランジスタＮＴ２６の
ソース、ドレインがそれぞれ接続されている。ＮＭＯＳ
トランジスタＮＴ２３のゲートはデータ入力端子ＴＤに
接続され、ＮＭＯＳトランジスタＮＴ２４のゲートはイ
ンバータＩＮＶ２１の出力端子に接続され、インバータ
ＩＮＶ２１の入力端子はデータ入力端子ＴＤに接続され
ている。ＮＭＯＳトランジスタＮＴ２５のゲートは同期
信号入力端子ＴΦに接続され、ＮＭＯＳトランジスタＮ
Ｔ２６のゲートは電源電圧ＶDDの供給ラインに接続され
ている。
【０００９】また、スレイブ側ラッチ３は、２入力ＮＡ
ＮＤゲートＮＡ３１，ＮＡ３２により構成されている。
ＮＡＮＤゲートＮＡ３１の第１入力端子が節点Ｈに接続
され、第２入力端子がＮＡＮＤゲートＮＡ３２の出力端
子および出力データＱの出力端子ＴＱに接続されてい
る。ＮＡＮＤゲートＮＡ３２の第１入力端子が節点Ｈ
Ｘに接続され、第２入力端子がＮＡＭＤゲートＮＡ３１
の出力端子および反転出力データＱ Ｘの出力端子ＴＱ
Ｘに接続されている。
【００１０】次に、従来の差動センスアンプ式Ｄ型フリ
ップフロップ１の動作について詳しく説明する。
【００１１】このフリップフロップ１は、同期信号Φの
立ち上がりエッジに同期してデータ入力信号Ｄの値を取
り込み、データ出力端子ＴＱ、反転データ出力端子ＴＱ
Ｘに出力する。その値は同期信号Φの１周期間保持さ
れる。
【００１２】Φ＝０の期間において、ＰＭＯＳトランジ
スタＰＴ２１，ＰＴ２４がオンになり、ＮＭＯＳトラン
ジスタＮＴ２５はカットオフになる。
【００１３】図１７は、このΦ＝０の期間であって、デ
ータ入力信号Ｄ＝１の場合の、図１６の回路の等価回路
を示す図である。
【００１４】Φ＝０の期間においては、ＰＭＯＳトラン
ジスタＰＴ２１，ＰＴ２４は等価的に抵抗として振る舞
い、これらを通して節点Ｈ、Ｈ Ｘは完全な論理１の電
位にプリチャージされる。そして、ＰＭＯＳトランジス
タＰＴ２２，ＰＴ２３は、カットオフになる。ＮＭＯＳ
トランジスタＮＴ２１，ＮＴ２２はゲート端子とドレイ
ン端子が同電位になるため等価的にダイオードとして振
る舞う。したがって、電源電圧をＶDD〔Ｖ〕、ＮＭＯＳ
トランジスタのしきい値をＶｔｎとすれば、このときの
節点Ｆ，Ｆ Ｘの電位は（ＶDD−Ｖｔｎ）〔Ｖ〕になる
と見積もりことができる。Φ＝０のとき、マスタ側ラッ
チ２の出力節点Ｈ、Ｈ Ｘは共に論理１であり、これは
スレイブ側ラッチ３のＮＡＮＤ‐ＲＳラッチを保持モー
ドとして動作させる。
【００１５】Φ＝１になると、ＰＭＯＳトランジスタＰ
Ｔ２１，ＰＴ２４がカットオフになり、ＮＭＯＳトラン
ジスタＮＴ２５がオンになり、センスアンプが作動す
る。データ入力信号Ｄとその反転信号ＤＸの状態によっ
て、ＮＭＯＳトランジスタＮＴ２３およびＮＭＯＳトラ
ンジスタＮＴ２４のいずれか一つのがカットオフになっ
ている。図１７の例では、ＮＭＯＳトランジスタＮＴ２
４がカットオフになっている。このとき、節点Ｆ、Ｆ
Ｘが接地に対して持つそれぞれの導通抵抗に差が生じ
る。
【００１６】節点Ｆ、Ｆ Ｘの導通抵抗を簡単に考える
ための図を図１８に示す。この図１８に従えば、節点Ｆ
Ｘが接地に対して持つ導通抵抗は（ｒ２３＋ｒ２５）
Ω、節点Ｆの導通抵抗は（ｒ２６＋ｒ２３＋ｒ２５）Ω
になる。このようなな導通抵抗の差は、節点Ｈ，Ｈ Ｘ
上の電荷の放電速度に現れる。今の例では、節点Ｆ Ｘ
が接地に対して持つ導通抵抗の方が小さいため、節点Ｈ
Ｘの電荷がより素速く放電される。このとき、節点Ｈ上
の電荷も放電される。しかし、節点Ｈ Ｘの電位が下が
ることによってＰＭＯＳトランジスタＰＴ２３がオン、
ＮＭＯＳトランジスタＮＴ２２がカットオフになり、下
がりかけた節点Ｈの電位は上昇し、再び完全な論理１の
電位を得る。
【００１７】このようにして、ＰＭＯＳトランジスタＰ
Ｔ２２，ＰＴ２３、およびＮＭＯＳトランジスタＮＴ２
１，ＮＴ２２から構成されるインバータループに定常状
態が確立される。この後、データ入力信号Ｄおよびその
反転信号ＤＸが変化して、カットオフになるトランジス
タがＮＭＯＳトランジスタＮＴ２４からＮＭＯＳトラン
ジスタＮＴ２３に変化したとしても、この定常状態は壊
されることがない。なぜなら、ＮＭＯＳトランジスタＮ
Ｔ２３、ＮＴ２４のいずれか一つは常にオンになってい
て、ＮＭＯＳトランジスタＮＴ２６を介することによっ
て、節点Ｆ，Ｆ Ｘの双方が常に接地へ至る経路を持つ
が故に、インバータループは常に接地に接続されるから
である。
【００１８】このようにして、Φ＝１においてマスタ側
ラッチ２の出力節点Ｈ、Ｈ Ｘのどちらか一つが論理０
になる。これを受けて、スレイブ側Ｒラッチ３のＲＳラ
ッチは、セットあるいはリセットされ、入力データに応
じた値が出力Ｑ，ＱＸに現れる。
【００１９】図１９（ａ），（ｂ）は図１６のフリップ
フロップ１の回路シミュレーションによる動作波形を示
す図である。
【００２０】図１６のフリップフロップ１は、従来のＤ
ラッチを組み合わせたマスタスレイブ・フリップフロッ
プと比ベ、差動センスアンプによる高速なサンプリング
動作と、同期信号Φの入力端子ＴΦに接続されたトラン
ジスタが３個と少ないことから、クロック負荷が小さい
ことを特長としている。
【００２１】
【発明が解決しようとする課題】しかしながら、図１６
に示す従来の差動センスアンプ式Ｄ型フリップフロップ
は、以下のような課題１、２、３がある。
【００２２】課題１：速度的問題 前述の差勤センスアンプ式Ｄ型フリップフロップ１の動
作速度は、節点Ｈ、Ｈ Ｘ上の電荷の放電速度に決定され
る。そしてこの放電速度は、節点Ｆ、Ｆ Ｘが接地に対
して持つ導通抵抗に決定される。すなわち、このフリッ
プフロップ１が高速に動作するためには、節点Ｆ、Ｆ Ｘ
の導通抵抗が小さくある必要がある。図１８に示した等
価回路中の抵抗値ｒ２６，ｒ２３，ｒ２５はＮＭＯＳト
ランジスタＮＴ２６，ＮＴ２４、ＮＴ２５がオンになっ
たときの等価的な抵抗値を示している。ＭＯＳトランジ
スタがオンになったときの等価的な抵抗値Ｒは、そのト
ランジスタのゲート長Ｌに比例し、ゲート幅Ｗに反比例
する。一般的なＣＭＯＳ・ＶＬＳＩ論理回路の設計にお
いて、ゲート長Ｌは最小値に固定される。したがって、
設計上操作できる数量はゲート幅Ｗである。前述の導通
抵抗を小さくするには、それぞれのトランジスタのゲー
ト幅Ｗを大きくする必要がある。しかし、ＭＯＳトラン
ジスタのゲート容量ＣはＬとＷの積に比例して大きくな
る。このため、ゲート幅Ｗを大きくするとゲート容量が
増え、消費電力が増えるという問題を生じる。
【００２３】課題２：電力的課題１ 前述の差動センスアンプ式Ｄ型フリップフロップ１は、
同期信号Φの入力端子ＴΦに接続されるトランジスタが
３個と少なく、クロック負荷が小さい。しかし、このこ
とは必ずしもクロックに関わる消費電力を削減できるこ
とを意味していない。Φ＝１からΦ＝０になるとき、節
点Ｈ、Ｈ Ｘのうち論理０を出力している方の節点に対
して電荷が充当される。節点Ｈ、Ｈ Ｘはスレイブ側ラ
ッチ３のＲＳラッチにも接続されていることから、電荷
の充当はＲＳラッチが持つゲート容量に対しても行われ
る。また、Φ＝１からΦ＝０になるとき、節点Ｆ、Ｆ
Ｘの双方の電位は０〔Ｖ〕から（ＶDD−Ｖｔｎ）〔Ｖ〕
に上昇する。このときにも相当の電荷が電源から供給さ
れる。つまり、同期信号Φの入力端子ＴΦに接続される
トランジスタは３個であるものの、電源が行う電荷の充
当は、これら３つのトランジスタが持つゲート容量以外
に対しても行われる。したがって実際には、入力端子Ｔ
Φに入力されるクロック信号（同期信号）の変化に応じ
て充放電される電荷の量が多く、消費電力は小さくはな
らない。
【００２４】課題３：電力的課題２ 前述の差動センスアンプ式Ｄ型フリップフロップ１は、
その動作原理上、データ入力信号Ｄとその反転信号ＤＸ
を必要とする。一般的なＣＭＯＳ・ＶＬＳＩ論理回路の
設計においては、１ビットのデータ信号は１つの信号線
で伝送される。データの反転信号を常に用意し、１ビッ
トのデータ信号を２線で伝送する方法は技術的に可能
で、既に実用的に用いられているものの、それは特定な
領域に限定して用いられるものである。したがって、一
般的な場合においては図１６に示すようにインバータＩ
ＮＶ２１を用い、データ入力の反転信号を自前で用意す
る必要がある。ＣＭＯＳ・ＶＬＳｌ論理回路における消
費電力の最大の決定要因は、節点電位の変化に伴う電荷
の充放電である。つまり、入力信号が変化するとき、電
力は消費される。図１６の回路の場合、データ入力信号
Ｄが変化すると、ＮＭＯＳトランジスタＮＴ２３，ＮＴ
２４とインバータＩＮＶ２１において電力が消費され
る。前述したように、差動センスアンプ式Ｄ型フリップ
フロップ１は、その動作原理上、データ入力信号の反転
信号を生成するためにインバータを使用せざるを得ない
ことから、低消費電力化を考えるに当たって、このイン
バータ分の消費電力を原理的に削減できないことは間題
である。
【００２５】本発明は、かかる事情に鑑みてなされたも
のであり、その第１の目的は、高速動作を実現できるラ
ッチおよびＤ型フリップフロップを提供することにあ
る。
【００２６】また、本発明の第２の目的は、消費電力の
削減を図れるラッチおよびＤ型フリップフロップを提供
することにある。
【００２７】
【課題を解決するための手段】上記目的を達成するた
め、本発明のラッチは、第１の出力節点と、第２の出力
節点と、第１の中間節点と、第２の中間節点と、第３の
中間節点と、第１および第２の電源端子を備え、第１の
電源端子が上記第１の中間節点に接続された第１のイン
バータと、第１および第２の電源端子を備え、第１の電
源端子が上記第２の中間節点に接続された第２のインバ
ータとを有し、上記第１のインバータの出力端子および
上記第２のインバータの入力端子が上記第１の出力節点
に接続され、上記第２のインバータの出力端子および上
記第１のインバータの入力端子が上記第２の出力節点に
接続されたインバータループと、抵抗成分を含み、上記
第１の中間節点と上記第３の中間節点とを、データ入力
信号が第１の電位レベルのときに電気的に分離し、第２
の電位レベルのとき接続する第１の入力判別手段と、抵
抗成分を含み、上記第２の中間節点と上記第３の中間節
点とを、上記データ入力信号の反転信号が第１の電位レ
ベルのときに電気的に分離し、第２の電位レベルのとき
接続する第２の入力判別手段と、上記第１の中間節点と
上記第３の中間節点との間に上記第１の入力判別手段に
対して並列に接続された第１の並列抵抗手段と、上記第
２の中間節点と上記第３の中間節点との間に上記第２の
入力判別手段に対して並列に接続された第２の並列抵抗
手段と、上記第３の中間節点と基準電位とを、同期信号
が第１の電位レベルのときに電気的に分離し、第２の電
位レベルのときに接続する電源分離手段と、上記同期信
号が第１の電位レベルのときに、上記第１の出力節点お
よび第２の出力節点を所定電位に設定するプリ設定手段
とを有する。
【００２８】また、本発明のラッチは、第１の出力節点
と、第２の出力節点と、第１の中間節点と、第２の中間
節点と、第３の中間節点と、第１および第２の電源端子
を備え、第１の電源端子が上記第１の中間節点に接続さ
れた第１のインバータと、第１および第２の電源端子を
備え、第１の電源端子が上記第２の中間節点に接続され
た第２のインバータとを有し、上記第１のインバータの
出力端子および上記第２のインバータの入力端子が上記
第１の出力節点に接続され、上記第２のインバータの出
力端子および上記第１のインバータの入力端子が上記第
２の出力節点に接続されたインバータループと、抵抗成
分を含み、上記第１の中間節点と上記第３の中間節点と
を、データ入力信号が第１の電位レベルのときに電気的
に分離し、第２の電位レベルのとき接続する第１の判別
手段と、抵抗成分を含み、上記第２の中間節点と上記第
３の中間節点とを、上記第１の出力節点の電位が第１の
電位レベルのときに電気的に分離し、第２の電位レベル
のとき接続する第２の判別手段と、上記第１の中間節点
と上記第３の中間節点との間に第１の判別手段に対して
並列に接続された第１の並列抵抗手段と、上記第２の中
間節点と上記第３の中間節点との間に第２の判別手段に
対して並列に接続された第２の並列抵抗手段と、上記第
３の中間節点と基準電位とを、同期信号が第１の電位レ
ベルのときに電気的に分離し、第２の電位レベルのとき
に接続する電源分離手段と、上記同期信号が第１の電位
レベルのときに、上記第１の出力節点および第２の出力
節点を所定電位に設定するプリ設定手段とを有する。
【００２９】また、本発明のＤ型フリップフロップは、
第１の出力節点と、第２の出力節点と、第１の中間節点
と、第２の中間節点と、第３の中間節点と、第１および
第２の電源端子を備え、第１の電源端子が上記第１の中
間節点に接続された第１のインバータと、第１および第
２の電源端子を備え、第１の電源端子が上記第２の中間
節点に接続された第２のインバータとを有し、上記第１
のインバータの出力端子および上記第２のインバータの
入力端子が上記第１の出力節点に接続され、上記第２の
インバータの出力端子および上記第１のインバータの入
力端子が上記第２の出力節点に接続されたインバータル
ープと、抵抗成分を含み、上記第１の中間節点と上記第
３の中間節点とを、データ入力信号が第１の電位レベル
のときに電気的に分離し、第２の電位レベルのとき接続
する第１の入力判別手段と、抵抗成分を含み、上記第２
の中間節点と上記第３の中間節点とを、上記データ入力
信号の反転信号が第１の電位レベルのときに電気的に分
離し、第２の電位レベルのとき接続する第２の入力判別
手段と、上記第１の中間節点と上記第３の中間節点との
間に上記第１の入力判別手段に対して並列に接続された
第１の並列抵抗手段と、上記第２の中間節点と上記第３
の中間節点との間に上記第２の入力判別手段に対して接
続された第２の並列抵抗手段と、上記第３の中間節点と
基準電位とを、同期信号が第１の電位レベルのときに電
気的に分離し、第２の電位レベルのときに接続する電源
分離手段と、上記同期信号が第１の電位レベルのとき
に、上記第１の出力節点および第２の出力節点を所定電
位に設定するプリ設定手段とを含むマスタ側ラッチ、お
よび、上記マスタ側ラッチの第１の出力節点および第２
の出力節点のいずれかに、セット端子およびリセット端
子がそれぞれ接続され、上記同期信号の１周期間、上記
マスタ側ラッチの論理出力を保持するスレイブ側ラッチ
を有する。
【００３０】また、本発明のＤ型フリップフロップは、
第１の出力節点と、第２の出力節点と、第１の中間節点
と、第２の中間節点と、第３の中間節点と、第１および
第２の電源端子を備え、第１の電源端子が上記第１の中
間節点に接続された第１のインバータと、第１および第
２の電源端子を備え、第１の電源端子が上記第２の中間
節点に接続された第２のインバータとを有し、上記第１
のインバータの出力端子および上記第２のインバータの
入力端子が上記第１の出力節点に接続され、上記第２の
インバータの出力端子および上記第１のインバータの入
力端子が上記第２の出力節点に接続されたインバータル
ープと、抵抗成分を含み、上記第１の中間節点と上記第
３の中間節点とを、データ入力信号が第１の電位レベル
のときに電気的に分離し、第２の電位レベルのとき接続
する第１の判別手段と、抵抗成分を含み、上記第２の中
間節点と上記第３の中間節点とを、上記第１の出力節点
の電位が第１の電位レベルのときに電気的に分離し、第
２の電位レベルのとき接続する第２の判別手段と、上記
第１の中間節点と上記第３の中間節点との間に上記第１
の判別手段に対して並列に接続された第１の並列抵抗手
段と、上記第２の中間節点と上記第３の中間節点との間
に上記第２の判別手段に対して並列に接続された第２の
並列抵抗手段と、上記第３の中間節点と基準電位とを、
同期信号が第１の電位レベルのときに電気的に分離し、
第２の電位レベルのときに接続する電源分離手段と、上
記同期信号が第１の電位レベルのときに、上記第１の出
力節点および第２の出力節点を所定電位に設定するプリ
設定手段とを含むマスタ側ラッチ、および、上記マスタ
側ラッチの第１の出力節点および第２の出力節点のいず
れかに、セット端子およびリセット端子がそれぞれ接続
され、上記同期信号の１周期間、上記マスタ側ラッチの
論理出力を保持するスレイブ側ラッチを有する。
【００３１】また、本発明では、上記プリ設定手段は、
上記第１の出力節点および第２の出力節点を、上記同期
信号が第１の電位レベルのときに電気的に接続し、第２
の電位レベルのときに分離する平衡手段を含む。
【００３２】本発明によれば、第１の中間節点と第３の
中間節点と間において、データ入力信号を受ける第１の
入力判別手段に対して第１の並列抵抗手段が並列に接続
され、第２の中間節点と第３の中間節点と間において、
データ入力信号の反転信号を受ける第２の入力判別手段
に対して第２の並列抵抗手段が並列に接続される。これ
により、第１および第２の並列抵抗手段によって放電経
路の等価的な含成抵抗が小さくなる。その結果、高速な
動作が可能となる。
【００３３】また、本発明によれば、平衡手段により、
内部の第１および第２の中間節点のの初期化電位が引き
下げられる。その結果、消費電力が削減される。
【００３４】また、本発明によれば、第１の中間節点と
第３の中間節点と間において、データ入力信号を受ける
第１の判別手段に対して第１の並列抵抗手段が並列に接
続され、第２の中間節点と第３の中間節点と間におい
て、第１の出力節点の電位を受ける第２の判別手段に対
して第２の並列抵抗手段が並列に接続される。これによ
り、第１および第２の並列抵抗手段によって放電経路の
等価的な含成抵抗が小さくなる。その結果、高速な動作
が可能となる。
【００３５】
【発明の実施の形態】第１実施形態 図１は、本発明に係るラッチを採用した差動センスアン
プ式Ｄ型フリップフロップの第１の実施形態を示す回路
図である。
【００３６】この差動センスアンプ式Ｄ型フリップフロ
ップ１０、図１に示すように、マスタ側ラッチ１１とス
レイブ側ラッチ１２とが第１の出力節点Ｈ Ｘおよび第
２の出力節点Ｈを介して縦続接続されて構成されてい
る。なお、以下の説明では、第１の電位を接地電位（０
Ｖ）レベル、第２の電位を電源電圧ＶDDレベルとする。
【００３７】マスタ側ラッチ１１は、ＰＭＯＳトランジ
スタＰＴ１１１〜ＰＴ１１４、ＮＭＯＳトランジスタＮ
Ｔ１１１〜ＮＴ１１７、インバータＩＮＶ１１１、イン
バータループ１１１、同期信号入力端子ＴΦ、データ入
力端子ＴＤ、データ出力端子ＴＱ、Ｔ ＱＸ、第１の出
力節点Ｈ Ｘ、第２の出力節点Ｈ、第１の中間節点Ｆ
Ｘ、第２の中間節点Ｆ、および第３の中間節点Ｇを有し
ている。そして、ＰＭＯＳトランジスタＰＴ１１２とＮ
ＭＯＳトランジスタＮＴ１１１のドレイン同士およびゲ
ート同士を接続することによりインバータループ１１１
の第１のインバータＩＮＶ１１２が構成され、ＰＭＯＳ
トランジスタＰＴ１１３とＮＭＯＳトランジスタＮＴ１
１２のドレイン同士およびゲート同士を接続することに
よりインバータループ１１１の第２のインバータＩＮＶ
１１３が構成されている。また、ＰＭＯＳトランジスタ
ＰＴ１１１，ＰＴ１１４によりプリ設定手段が構成さ
れ、ＮＭＯＳトランジスタＮＴ１１３により第１の入力
判別手段が構成され、ＮＭＯＳトランジスタＮＴ１１４
により第２の入力判別手段が構成され、ＮＭＯＳトラン
ジスタＮＴ１１５により電源分離手段が構成され、ＮＭ
ＯＳトランジスタＮＴ１１６により第１の並列抵抗手段
が構成され、ＮＭＯＳトランジスタＮＴ１１７により第
２の並列抵抗手段が構成されている。
【００３８】ＰＭＯＳトランジスタＰＴ１１１〜ＰＴ１
１４のソースが電源電圧ＶDDの供給ラインに接続されて
いる。なお、ＰＭＯＳトランジスタＰＴ１１２のソース
が第１のインバータＩＮＶ１１２の第２の電源端子に相
当し、ＰＭＯＳトランジスタＰＴ１１３のソースが第２
のインバータＩＮＶ１１３の第２の電源端子に相当す
る。ＰＭＯＳトランジスタＰＴ１１１，ＰＴ１１２のド
レインがＮＭＯＳトランジスタＮＴ１１１のドレインに
接続され、その接続ノードＮＤ１１１がＰＭＯＳトラン
ジスタＰＴ１１３のゲートおよびＮＭＯＳトランジスタ
ＮＴ１１２のゲート、並びに第１の出力節点Ｈ Ｘに接
続されている。ＰＭＯＳトランジスタＰＴ１１３，ＰＴ
１１４のドレインがＮＭＯＳトランジスタＮＴ１１２の
ドレインに接続され、その接続ノードＮＤ１１２がＰＭ
ＯＳトランジスタＰＴ１１２のゲートおよびＮＭＯＳト
ランジスタＮＴ１１１のゲート、並びに第２の出力節点
Ｈに接続されている。そして、ＰＭＯＳトランジスタＰ
Ｔ１１１およびＰＴ１１４のゲートが同期信号入力端子
ＴΦに接続されている。
【００３９】ＮＭＯＳトランジスタＮＴ１１１のソース
（第１のインバータＩＮＶ１１２の第１の電源端子に相
当）は、ＮＭＯＳトランジスタＮＴ１１３のドレインに
接続され、その接続点により第１の中間節点Ｆ Ｘが構
成されている。ＮＭＯＳトランジスタＮＴ１１２のソー
ス（第２のインバータＩＮＶ１１３の第１の電源端子に
相当）は、ＮＭＯＳトランジスタＮＴ１１４のドレイン
に接続され、その接続点により第２の中間節点Ｆが構成
されている。ＮＭＯＳトランジスタＮＴ１１３およびＮ
ＭＯＳトランジスタＮＴ１１４のソース同士が接続さ
れ、その接続点により第３の中間節点Ｇが構成されてい
る。この第３の中間節点ＧがＮＭＯＳトランジスタＮＴ
１１５のドレインに接続され、ＮＭＯＳトランジスタＮ
Ｔ１１５のソースが接地電位（基準電位）ＧＮＤに接続
されている。第１の中間節点Ｆ Ｘと第２の中間節点Ｆ
との間にＮＭＯＳトランジスタＮＴ１１６およびＮＴ１
１７が直列に接続されている。そして、ＮＭＯＳトラン
ジスタＮＴ１１６とＮＭＯＳトランジスタＮＴ１１７の
ソース・ドレインの接続点が中間節点Ｇに接続されてい
る。すなわち、第１の並列抵抗手段としてのＮＭＯＳト
ランジスタＮＴ１１６が、第１の中間節点Ｆ Ｘと第３
の中間節点Ｇとの間に第１の入力判別手段としてのＮＭ
ＯＳトランジスタＮＴ１１３に対して並列に接続されて
いる。同様に、第２の並列抵抗手段としてのＮＭＯＳト
ランジスタＮＴ１１７が、第２の中間節点Ｆと第３の中
間節点Ｇとの間に第２の入力判別手段としてのＮＭＯＳ
トランジスタＮＴ１１４に対して並列に接続されてい
る。
【００４０】ＮＭＯＳトランジスタＮＴ１１３のゲート
はデータ入力端子ＴＤに接続され、ＮＭＯＳトランジス
タＮＴ１１４のゲートはインバータＩＮＶ１１１の出力
端子に接続され、インバータＩＮＶ１１１の入力端子は
データ入力端子ＴＤに接続されている。ＮＭＯＳトラン
ジスタＮＴ１１５のゲートは同期信号入力端子ＴΦに接
続され、ＮＭＯＳトランジスタＮＴ１１６のゲートおよ
びＮＭＯＳトランジスタＮＴ１１７のゲートはそれぞれ
電源電圧ＶDDの供給ラインに接続されている。
【００４１】なお、ＮＭＯＳトランジスタＮＴ１１６お
よびＮＭＯＳトランジスタＮＴ１１７は、等価的に同じ
抵抗を持つように、同じサイズのものが用いられる。
【００４２】また、スレイブ側ラッチ１２は、２入力Ｎ
ＡＮＤゲートＮＡ１２１，ＮＡ１２２により構成されて
いる。ＮＡＮＤゲートＮＡ１２１の第１入力端子が第２
の出力節点Ｈに接続され、第２入力端子がＮＡＮＤゲー
トＮＡ１２２の出力端子および出力データＱの出力端子
ＴＱに接続されている。ＮＡＮＤゲートＮＡ１２２の第
１入力端子が第１の出力節点Ｈ Ｘに接続され、第２入
力端子がＮＡＭＤゲートＮＡ１２１の出力端子および反
転出力データＱ Ｘの出力端子ＴＱ Ｘに接続されてい
る。
【００４３】次に、差動センスアンプ式Ｄ型フリップフ
ロップ１０の動作について詳しく説明する。
【００４４】このフリップフロップ１０は、同期信号Φ
の立ち上がりエッジに同期してデータ入力信号Ｄの値を
取り込み、データ出力端子ＴＱ、反転データ出力端子Ｔ
Ｑ Ｘに出力する。その値は同期信号Φの１周期間保持さ
れる。
【００４５】Φ＝０の期間において、ＰＭＯＳトランジ
スタＰＴ１１１，ＰＴ１１４がオンになり、ＮＭＯＳト
ランジスタＮＴ１１５はカットオフになる。
【００４６】図２は、このΦ＝０の期間であって、デー
タ入力信号Ｄ＝１の場合の、図１の回路の等価回路を示
す図である。
【００４７】Φ＝０の期間においては、ＰＭＯＳトラン
ジスタＰＴ１１１，ＰＴ１１４は等価的に抵抗として振
る舞い、これらを通して節点Ｈ、Ｈ Ｘは完全な論理１
の電位にプリチャージされる。そして、ＰＭＯＳトラン
ジスタＰＴ１１２，ＰＴ１１３は、カットオフになる。
ＮＭＯＳトランジスタＮＴ１１１，ＮＴ１１２はゲート
端子とドレイン端子が同電位になるため等価的にダイオ
ードとして振る舞う。したがって、電源電圧をＶ
DD〔Ｖ〕、ＮＭＯＳトランジスタのしきい値をＶｔｎと
すれば、このときの節点Ｆ，Ｆ Ｘの電位は（ＶDD−Ｖ
ｔｎ）〔Ｖ〕になると見積もることができる。Φ＝０の
とき、マスタ側ラッチ１１の出力節点Ｈ、Ｈ Ｘは共に
論理１であり、これはスレイブ側ラッチ１２のＮＡＮＤ
‐ＲＳラッチを保持モードとして動作させる。
【００４８】Φ＝１になると、ＰＭＯＳトランジスタＰ
Ｔ１１１，ＰＴ１１４がカットオフになり、ＮＭＯＳト
ランジスタＮＴ１１５がオンになり、センスアンプが作
動する。データ入力信号Ｄとその反転信号ＤＸの状態に
よって、ＮＭＯＳトランジスタＮＴ１１３およびＮＭＯ
ＳトランジスタＮＴ１１４のいずれか一つのがカットオ
フになっている。図２の例では、ＮＭＯＳトランジスタ
ＮＴ１１４がカットオフになっている。このとき、節点
Ｆ、Ｆ Ｘが接地に対して持つそれぞれの導通抵抗に差
が生じる。
【００４９】節点Ｆ、Ｆ Ｘの導通抵抗を簡単に考える
ための図を図３に示す。
【００５０】抵抗値がｒａ，ｒｂ〔Ω〕である２つの抵
抗を並列に接続したとき、その合成抵抗値は（ｒａ×ｒ
ｂ）／（ｒａ＋ｒｂ）Ωになる。この合成抵抗を（ｒａ
／／ｒｂ）と表現することにする。この（ｒａ／／ｒ
ｂ）に関して以下の関係が恒等的に成り立つ（ただし、
ｒａ＞０，ｒｂ＞０で有限な値とする。証明は略
す。）。
【００５１】
【数１】（ｒａ／／ｒｂ）＜ｒａ， （ｒａ／／ｒｂ）＜ｒｂ
【００５２】前述したように、図１８（従来の場合）に
おける節点Ｆ Ｘの接地に対する導通抵抗は、（ｒ２３
＋ｒ２５）Ωである。これに対し、図３（本発明の場
合）の節点Ｆ Ｘの接地に対する導通抵抗は（（ｒ１１
３／／ｒ１１６）＋ｒ１１５）Ωになる。だだし、ｒ２
３＝ｒ１１３、ｒ２５＝ｒ１１５である。この２つの数
値の間には、次の関係恒等的に成り立つことは自明であ
る。
【００５３】
【数２】（ｒ２３＋ｒ２５）＞（ｒ１１３／／ｒ１１
６）＋ｒ１１５）
【００５４】ここで重要なことはデータ入力信号Ｄに関
わるＮＭＯＳトランジスタＮＴ１１３の抵抗値を一定、
すなわちサイズを一定にしたまま、放電経路の抵抗値を
小さくしていることである。従来の方法では、抵抗ｒ１
１３（図１８ではｒ２３）を小さくするためＮＭＯＳト
ランジスタＮＴ１１３（図１６ではＮＴ２３）のサイズ
を大きくすると、データ入力信号Ｄの変化に伴うＮＭＯ
ＳトランジスタＮＴ１１３で消費される電力は不可避的
に増加してしまった。これに対して、本第１の実施形態
に係る図１の回路では、導通抵抗が従来回路に比べて小
さいことから、データ入力信号Ｄの変化に伴って消費さ
れる電力を増大させることなく、放電経路の導通抵抗値
を小さくし、動作の高速化を達成することができる。
【００５５】この図３に従えば、第１の中間節点Ｆ Ｘ
が接地に対して持つ導通抵抗は（（ｒ１１３／／ｒ１１
６）＋ｒ１１５）Ω、第２の中間節点Ｆの導通抵抗は
（ｒ１１７＋ｒ１１５）Ωになる。このような導通抵抗
の差は、節点Ｈ，Ｈ Ｘ上の電荷の放電速度に現れる。
今の例では、節点Ｆ Ｘが接地に対して持つ導通抵抗の
方が小さいため、第１の出力節点Ｈ Ｘの電荷がより素
速く放電される。このとき、第２の出力節点Ｈ上の電荷
も放電される。しかし、第１の出力節点Ｈ Ｘの電位が
下がることによってＰＭＯＳトランジスタＰＴ１１３が
オン、ＮＭＯＳトランジスタＮＴ１１２がカットオフに
なり、下がりかけた節点Ｈの電位は上昇し、再び完全な
論理１の電位を得る。
【００５６】このようにして、ＰＭＯＳトランジスタＰ
Ｔ１１２，ＰＴ１１３、およびＮＭＯＳトランジスタＮ
Ｔ１１１，ＮＴ１１２から構成されるインバータループ
１１１に定常状態が確立される。この後、データ入力信
号Ｄおよびその反転信号ＤＸが変化して、カットオフに
なるトランジスタがＮＭＯＳトランジスタＮＴ１１４か
らＮＭＯＳトランジスタＮＴ１１３に変化したとして
も、この定常状態は壊されることがない。なぜなら、Ｎ
ＭＯＳトランジスタＮＴ１１３、ＮＴ１１４にかかわら
ず、ＮＭＯＳトランジスタＮＴ１１６、ＮＴ１１７を介
することによって、節点Ｆ，Ｆ Ｘの双方が常に接地へ至
る経路を持つが故に、インバータループは常に接地に接
続されるからである。
【００５７】このようにして、Φ＝１においてマスタ側
ラッチ１１の出力節点Ｈ、Ｈ Ｘのどちらか一つが論理
０になる。これを受けて、スレイブ側Ｒラッチ１２のＲ
Ｓラッチは、セットあるいはリセットされ、入力データ
に応じた値が出力Ｑ，Ｑ Ｘに現れる。
【００５８】図４（ａ）、図４（ｂ）は図１のフリップ
フロップ１０の回路シミュレーションによる動作波形を
示す図である。
【００５９】図４に示すように、図１のフリップフロッ
プ１０は、差動センスアンプによる高速なサンプリング
動作と、同期信号Φの入力端子ＴΦに接続されたトラン
ジスタが３個と少ないことから、クロック負荷が小さ
く、論理的に正しく勤作していることが明らかである。
【００６０】また、図５は、第１の実施形態に係る図１
の回路および従来の図１６の回路において、データ入力
信号Ｄ＝１を与え、同期信号Φを０から１に変化させた
場合における節点Ｆ Ｘの電位波形を示す図である。図
５において、横軸は時間を、縦軸は電圧を表している。
また、図５において、Ａで示す曲線が第１の実施形態に
係る図１の回路の電位波形を示し、Ｂで示す曲線が従来
の図１６の回路の電位波形を示している。
【００６１】図５から、第１の実施形態に係る図１の回
路の方が従来の図１６の回路に比べて、第１の中間節点
Ｆ Ｘの電位を素早く引き下げていることが明らかであ
る。
【００６２】以上説明したように、本第１の実施形態に
よれば、マスタ側ラッチ１１において、データ入力信号
Ｄを受けるＮＭＯＳトランジスタＮＴ１１３に対して並
列接続される第１の並列抵抗手段として常時オン状態の
ＮＭＯＳトランジスタＮＴ１１６を設け、反転データ入
力信号ＤＸを受けるＮＭＯＳトランジスタＮＴ１１４に
対して並列接続される第２の並列抵抗手段として常時オ
ン状態のＮＭＯＳトランジスタＮＴ１１７を設けたの
で、ＮＭＯＳトランジスタＮＴ１１３，ＮＴ１１４トラ
ンジスタサイズを大きくすることなく、これら並列抵抗
手段によって放電経路の等価的な含成抵抗を小さくで
き、高速な動作を実現でき、また、低消費電力化を実現
できる利点がある。
【００６３】第２実施形態 図６は、本発明に係るラッチを採用した差動センスアン
プ式Ｄ型フリップフロップの第２の実施形態を示す回路
図である。
【００６４】本第２の実施形態が上述した第１の実施形
態と異なる点は、マスタ側ラッチにおいて、同期信号Φ
＝０のときに、出力節点Ｈ、Ｈ Ｘを電源電圧ＶDDレベ
ルに引き上げるためのプリチャージ用ＰＭＯＳトランジ
スタＰＴ１１１、ＰＴ１１４の代わり、センスアンプを
構成するインバータＩＮＶ１１２の入力ノードとインバ
ータＩＮＶ１１３の入力ノード、換言すれば、ＮＭＯＳ
トランジスタＮＴ１１１のゲートとＮＭＯＳトランジス
タＮＴ１１２のゲートとの間に平衡手段としてのＰＭＯ
ＳトランジスタＰＴ１１５を接続し、ＰＭＯＳトランジ
スタＰＴ１１５のゲートを同期信号入力端子ＴΦに接続
したことにある。
【００６５】このＰＭＯＳトランジスタＰＴ１１５は、
同期信号Φに同期して、第１の出力節点Ｈ Ｘと第２の
出力節点Ｈ間を接続および分離する機能を有する。
【００６６】図７は、このΦ＝０の期間であって、デー
タ入力信号Ｄ＝１の場合の、図６の回路の等価回路を示
す図である。
【００６７】図７が図１の等価回路である図２と異なる
点は、ＰＭＯＳトランジスタＰＴ１１５がオンして出力
節点Ｈ、Ｈ Ｘ間が抵抗接続されることによって、ＰＭ
ＯＳトランジスタＰＴ１１２，ＰＴ１１３のゲート・ド
レイン端子の電位が等しくなり、ＰＭＯＳトランジスタ
ＰＴ１１２，ＰＴ１１３が等価的にダイオードとして振
る舞う点にある。
【００６８】この場合、ＰＭＯＳトランジスタＰＴ１１
２，ＰＴ１１３を通して節点Ｈ、Ｈ Ｘには電荷が供給さ
れる。しかし、ダイオードの電位障壁があるため、出力
節点Ｈ、Ｈ Ｘの電位は完全な論理１の電位ＶDDにまで
は至らない。ここで、ＰＭＯＳのしきい値をＶｔｐ（＜
０）と仮定すれば、出力節点Ｈ、Ｈ Ｘは（ＶDD−｜Ｖｔ
ｐ｜）〔Ｖ〕の電位にプリチヤージされる。これに伴っ
て、中間節点Ｆ、Ｆ Ｘの電位は（ＶDD−｜Ｖｔｐ｜−
Ｖｔｎ）〔Ｖ〕に初期化される。
【００６９】Φ＝１になったときの動作は第１の実施形
態と同様である。節点Ｈ、Ｈ Ｘは不完全な論理１の電
位（ＶDD−｜Ｖｔｐ｜）〔Ｖ〕に初期化されるが、イン
バータループに定常状態が確立された場合には、完全な
論理１の電位ＶDDと完全な論理０の電位（０Ｖ）が出力
される。
【００７０】課題２で論じた従来技術の問題点とは、Φ
＝１からΦ＝０になるときに各節点電位を初期化するの
に要する電力が大きいということであった。図１６に示
す従来の回路、および図１の第１の実施形態に係る回路
においては、出力節点Ｈ、Ｈ ＸはＶDDに、中間節点
Ｆ、Ｆ Ｘは（ＶDD−Ｖｔｎ）〔Ｖ〕に初期化される。
これに対して、図６の本第２の実施形態係る回路の場合
には、上述したように、出力節点Ｈ、Ｈ Ｘは（ＶDD−
｜Ｖｔｐ｜）〔Ｖ〕に中間節点Ｆ、Ｆ Ｘは（ＶDD−｜
Ｖｔｐ｜−Ｖｔｎ）〔Ｖ〕に初期化される。すなわち、
本第２の実施形態によれば、節点Ｈ、Ｈ Ｘ、Ｆ、Ｆ
Ｘの初期化電位を｜Ｖｔｐ｜〔Ｖ〕だけ確実に引き下げ
ることができる。
【００７１】容量成分に対する電位振幅Ｖ〔Ｖ〕の充放
電に要するエネルギーは、電位振幅Ｖの２乗に比例す
る。よって、本第２の実施形態によれば、Φ＝１からΦ
＝０になるときに各節点電位を初期化するのに要する電
力を確実に引き下げることができる。
【００７２】図８（ａ）、図８（ｂ）は図６のフリップ
フロップ１０Ａの回路シミュレーションによる動作波形
を示す図である。
【００７３】図８に示すように、図６のフリップフロッ
プ１０Ａは、参考までに、従来の図１６の回路の動作波
形（図１８）と比ベ、Φ＝０のときの節点Ｈ、Ｈ Ｘ、
Ｆ、Ｆ Ｘの電位が明らかに小さくなっている。また、
論理的に正しく動作していることが明らかである。
【００７４】また、図９は、第１の実施形態に係る図１
の回路および本第２の実施形態に係る図６の回路におい
て、データ入力信号Ｄは一定で変化させず、同期信号Φ
を１から０に変化させた場合における、定電圧電源を流
れる電流波形を示す図である。図９において、横軸は時
間を、縦軸は電圧および電流を表している。また、図９
において、Ａで示す曲線が第１の実施形態に係る図１の
回路の電位波形を示し、Ｂで示す曲線が第２の実施形態
に係る図６の回路の電流波形を示している。
【００７５】換言すれば、図９は回路で消費される電流
値を示したものである。ただし、電流の向きが負になっ
ているため、図においては、下に振れるほど大きな電流
が流れていることを意味している。
【００７６】図９より明らかなように、第２の実施形態
に係る回路の方が、第１の実施形態に係る図１の回路に
比較して電流の消費量が少なくなっている。
【００７７】以上説明したように、本第２の実施形態に
よれば、第１の実施形態で用いたブリチャージ用ＰＭＯ
ＳトランジスタＰＴ１１１，ＰＴ１１４の代わりに、同
期信号Φによって節点Ｈ、Ｈ Ｘを接続／分離する平衡
手段としてのＰＭＯＳトランジスタＰＴ１１５を設けた
ので、上述した第１の実施形態の効果に加えて、内部節
点の初期化電位を引き下げてることができ、消費電力を
削減できる利点がある。
【００７８】第３実施形態 図１０は、本発明に係るラッチを採用した差動センスア
ンプ式Ｄ型フリップフロップの第３の実施形態を示す回
路図である。
【００７９】本第３の実施形態が上述した第２の実施形
態と異なる点は、マスタ側ラッチにおいて、ＮＭＯＳト
ランジスタＮＴ１１４のゲートをインバータを介してデ
ータ入力端子ＴＤに接続する代わりに、第１の出力節点
Ｈ Ｘに接続したことにある。なお、本第３の実施形態
においては、ＮＭＯＳトランジスタＮＴ１１３により第
１の判別手段が構成され、ＮＭＯＳトランジスタＮＴ１
１４により第２の判別手段が構成される。
【００８０】図１１は、このΦ＝０の期間であって、デ
ータ入力信号Ｄ＝１の場合の、図１０の回路の等価回路
を示す図である。
【００８１】図１１に示すように、本第３の実施形態に
係る図１０の等価回路が、図６の等価回路である図７と
異なる点は、ＮＭＯＳトランジスタＮＴ１１４のゲート
端子の電位が第１の出力節点Ｈ Ｘと等しくなるため、
Φ＝０のとき、およびΦ＝１になった瞬間において、デ
ータ入力信号Ｄが論理０であるか１であるかに関わら
ず、ＮＭＯＳトランジスタＮＴ１１４がカットオフしな
い点にある。
【００８２】図６の等価回路である図７においては、Ｄ
＝１のとき、インバータＩＮＶ１１１によって論理０の
電位０ＶがＮＭＯＳトランジスタＮＴ１１４のゲート端
子に加えられるため、ＮＭＯＳトランジスタＮＴ１１４
はカットオフしている。
【００８３】Φ＝０における出力節点Ｈ、Ｈ Ｘおよび
中間節点Ｆ、Ｆ Ｘが初期化される過程は第２の実施形
態と同様であり、出力節点Ｈ、Ｈ Ｘは（ＶDD−｜Ｖｔ
ｐ｜）〔Ｖ〕の電位に、中間節点Ｆ、Ｆ Ｘは（ＶDD−
｜Ｖｔｐ｜−Ｖｔｎ）〔Ｖ〕の電位にそれぞれ初期化さ
れる。すなわち、本第３の実施形態に係る回路は、第２
の実施形態に係る回路が持っている低消費電力性を引き
続き保持している。
【００８４】本第３の実施形態に係る図１０の回路が、
第２の実施形態に係る図６の回路と機能的に異なるの
は、Φ＝１になったときに起きる放電と定常状態確立の
過程である。ここで、ＮＭＯＳトランジスタＮＴ１１３
のトランジスタサイズは、ＮＭＯＳトランジスタＮＴ１
１４のトランジスタサイズと等しいか大きいものと仮定
する。また、ＮＭＯＳトランジスタＮＴ１１６とＮＭＯ
ＳトランジスタＮＴ１１７のトランジスタサイズは等し
いものとする。
【００８５】節点Ｆ、Ｆ Ｘの導通抵抗を簡単に考える
ための図を図１２に示す。
【００８６】Ｄ＝１の場合、ＮＭＯＳトランジスタＮＴ
１１３のゲート端子には完全な論理１の電位ＶDDが加え
られていて、完全にオンの状態にある。一方、ＮＭＯＳ
トランジスタＮＴ１１４のゲート端子には、第１の出力
節点Ｈ Ｘの電位が加えられている。この電位はΦ＝１に
なった瞬間では、（ＶDD−｜Ｖｔｐ｜）〔Ｖ〕である。
このため、ＮＭＯＳトランジスタＮＴ１１４は完全では
なく、弱いオンの状態にある。
【００８７】ＭＯＳトランジスタの導通抵抗は、ゲート
端子の電位に依存する。ＮＭＯＳトランジスタの場合、
ゲート端子の電位が高いほど、その導通抵抗は小さくな
る。すなわち、図１２に示す例では明らかに、ｒ１１３
＜ｒ１１４である。したがって、第１の中間節点Ｆ Ｘ
が持つ導通抵抗は（（ｒ１１３／／ｒ１１６）＋ｒ１１
５）Ωになる。一方、第２の中間節点Ｆが持つ導通抵抗
は（（ｒ１１４／／ｒ１１７）＋ｒ１１５）Ωである。
ｒ１１３＜ｒ１１４であり、また前述の仮定よりｒ１１
６＝ｒ１１７であることから、明らかに次の関係が成り
立つ。
【００８８】
【数３】（ｒ１１３／／ｒ１１６）＋ｒ１１５）＜
（（ｒ１１４／／ｒ１１７）＋ｒ１１５）
【００８９】つまり、ＮＭＯＳトランジスタＮＴ１１３
とＮＭＯＳトランジスタＮＴ１１４は共にオン状態にあ
るものの、ＮＭＯＳトランジスタＮＴ１１４がもつ等価
的な抵抗値の方が大きく、中間節点Ｆ、Ｆ Ｘのそれぞ
れが持つ導通抵抗に差が生じる。Ｄ＝１の場合には、第
２の中間節点Ｆ Ｘの導通抵抗の方が小さい。一方、Ｄ
＝０の場合、ＮＭＯＳトランジスタＮＴ１１３のゲート
端子には完全な論理０の電位０〔Ｖ〕が加えられてい
て、完全にカットオフの状態にある。これに対して、Ｎ
ＭＯＳトランジスタＮＴ１１４は先ほどと同様に、弱い
オンの状態にある。このとき、第１の中間節点Ｆ Ｘが
持つ導通抵抗は（ｒ１１６＋ｒ１１５）Ωになる。一
方、節点Ｆが持つ導通抵抗は（（ｒ１１４／／ｒ１１
７）＋ｒ１１５）Ωである。そして、ｒ１１６＝ｒ１１
７であるから、明らかに次の関係が成り立つ。
【００９０】
【数４】（ｒ１１６＋ｒ１１５）＞（ｒ１１４／／ｒ１
１７）＋ｒ１１５）
【００９１】つまり、Ｄ＝０の場合には第２の中間節点
Ｆの導通抵抗の方が小さい。
【００９２】これにより、Ｄ＝１、Ｄ＝０のどちらの場
合においても、中間節点Ｆ，Ｆ Ｘの導通抵抗に差があ
り、出力節点Ｈ、Ｈ Ｘ上の電荷の放電速度に差を生じ
させることができる。このようにして、インバータルー
プ１１１を、データ入力信号Ｄに応じた正しい論理の定
常状態に確立させることができる。
【００９３】なお、課題３で論じた従来技術の問題点と
は、その動作原理上、データ入力信号の反転信号を必要
とし、これを生成するためにインバータを使用すること
によって、データ信号の変動に伴う消費電力が増えてし
まうことであった。本第３の実施実施形態によれば、原
理的にデータ入力信号の反転信号を必要とせず、インバ
ータで消費される電力を削減することができる。さら
に、本第３の実施形態では、データ入力信号Ｄが変動し
ても、ＮＭＯＳトランジスタＮＴ１１４のゲート端子の
電位は変動しない。これに対し、従来の技術ではＮＭＯ
ＳトランジスタＮＴ１１４（図１６ではＮＴ２４）ゲー
ト端子の電位は変動し、その度に電力が消費されてい
た。すなわち、本第３の実施形態によれば、従来技術に
比ベ、インバータとＮＭＯＳトランジスタＮＴ１１４に
おける、データ信号の変動に伴って発生する電力を削減
することができる。
【００９４】図１３（ａ）、図１３（ｂ）は図１０のフ
リップフロップ１０Ｂの回路シミュレーションによる動
作波形を示す図である。
【００９５】図１３に示すように、図１０のフリップフ
ロップ１０Ｂは、参考までに、従来の図１６の回路の動
作波形（図１８）と比ベ、Φ＝０のときの節点Ｈ、Ｈ
Ｘ、Ｆ、Ｆ Ｘの電位が明らかに小さくなっている。ま
た、論理的に正しく動作していることが明らかである。
【００９６】また、図１４は、第２の実施形態に係る図
６の回路および本第３の実施形態に係る図１０の回路に
おいて、データ入力信号Ｄを０から１に、再び０に変化
させ、同期信号Φは一定で変化させなかった場合におけ
る、定電圧電源を流れる電流波形を示す図である。図１
４において、横軸は時間を、縦軸は電圧および電流を表
している。また、図１４において、Ａで示す曲線が第２
の実施形態に係る図６の回路の電流波形を示し、Ｂで示
す曲線が第３の実施形態に係る図１０の回路の電流波形
を示している。
【００９７】換言すれば、図１４は回路で消費される電
流値を示したものである。ただし、電流の向きが負にな
っているため、図においては、下に振れるほど大きな電
流が流れていることを意味している。
【００９８】図１４より明らかなように、第３の実施形
態に係る回路の方が、第２の実施形態に係る図６の回路
に比較して電流の消費量が少なくなっている。
【００９９】また、上述したように、本第３の実施形態
の特徴は、データ入力信号Ｄの電位が第１の出力節点Ｈ
Ｘの初期化電位（ＶDD−｜Ｖｔｐ｜）〔Ｖ〕と比較し
て大きいか小さいかによって、その論理状態を確定させ
ることである。したがって、データ入力信号Ｄの電位は
完全な論理電位（ＶDD、あるいは０Ｖ）である必要はな
い。つまり、完全な論理振幅よりも小さい振幅を持つ信
号に対しても、データの取り込みを行うことができる。
【０１００】図１５は、図１０の回路において完全な論
理振幅よりも小さい振幅を持つ信号に対しても、データ
の取り込みを行うことができることを実証するために、
小信号振幅データ入力について回路シミュレーションを
行ったときの動作波形を示す図である。図１５におい
て、横軸は時間を、縦軸は電圧を表している。
【０１０１】図１５から明らかなように、図１０の回路
においては、正しくデータ入力を取り込み、完全な論理
電位としてそれを出力できている。
【０１０２】データ伝送線路の受け手側に本第３の実施
形態に係る回路を用いて、小さな信号振幅でデータを伝
送できるバスを実現することができる。前述したよう
に、ＣＭＯＳ・ＶＬＳＩの消費電力は、電位振幅Ｖの２
乗に比例する。図１５ではデータの電位振幅を１．０
〔Ｖ〕から０．４〔Ｖ〕にしていることから、データが
伝送されるバスの消費電力は０．１６倍にまで低減され
る。
【０１０３】
【発明の効果】以上説明したように、本発明によれば、
動作速度の高速化を図ることができる。また、本発明に
よれば、消費電力を削減することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係るラッチを採用した差動センスアン
プ式Ｄ型フリップフロップの第１の実施形態を示す回路
図である。
【図２】Φ＝０の期間であって、データ入力信号Ｄ＝１
の場合の、図１の回路の等価回路を示す図である。
【図３】図１の節点Ｆ、Ｆ Ｘの導通抵抗についての説
明図である。
【図４】図１のフリップフロップの回路シミュレーショ
ンによる動作波形を示す図である。
【図５】第１の実施形態に係る図１の回路および従来の
図１６の回路において、データ入力信号Ｄ＝１を与え、
同期信号Φを０から１に変化させた場合における節点Ｆ
Ｘの電位波形を示す図である。
【図６】本発明に係るラッチを採用した差動センスアン
プ式Ｄ型フリップフロップの第２の実施形態を示す回路
図である。
【図７】Φ＝０の期間であって、データ入力信号Ｄ＝１
の場合の、図６の回路の等価回路を示す図である。
【図８】図６のフリップフロップの回路シミュレーショ
ンによる動作波形を示す図である。
【図９】第１の実施形態に係る図１の回路および本第２
の実施形態に係る図６の回路において、データ入力信号
Ｄは一定で変化させず、同期信号Φを１から０に変化さ
せた場合における、定電圧電源を流れる電流波形を示す
図である。
【図１０】本発明に係るラッチを採用した差動センスア
ンプ式Ｄ型フリップフロップの第３の実施形態を示す回
路図である。
【図１１】Φ＝０の期間であって、データ入力信号Ｄ＝
１の場合の、図１０の回路の等価回路を示す図である。
【図１２】図１０の節点Ｆ、Ｆ Ｘの導通抵抗について
の説明図である。
【図１３】図１０のフリップフロップ１０Ｂの回路シミ
ュレーションによる動作波形を示す図である。
【図１４】第２の実施形態に係る図６の回路および本第
３の実施形態に係る図１０の回路において、データ入力
信号Ｄを０から１に、再び０に変化させ、同期信号Φは
一定で変化させなかった場合における、定電圧電源を流
れる電流波形を示す図である。
【図１５】図１０の回路において完全な論理振幅よりも
小さい振幅を持つ信号に対しても、データの取り込みを
行うことができることを実証するために、小信号振幅デ
ータ入力について回路シミュレーションを行ったときの
動作波形を示す図である。
【図１６】従来の差動センスアンプ式Ｄ型フリップフロ
ップの構成例を示す回路図である。
【図１７】Φ＝０の期間であって、データ入力信号Ｄ＝
１の場合の、図１６の回路の等価回路を示す図である。
【図１８】図１６の節点Ｆ、Ｆ Ｘの導通抵抗について
の説明図である。
【図１９】図１６のフリップフロップの回路シミュレー
ションによる動作波形を示す図である。
【符号の説明】
１０，１０Ａ，１０Ｂ…差動センスアンプ式Ｄ型フリッ
プフロップ、１１，１１Ａ，１１Ｂ…マスタ側ラッチ、
１２…スレイブ側ラッチ、ＰＴ１１１〜ＰＴ１１５…Ｐ
ＭＯＳトランジスタ、ＮＴ１１１〜ＮＴ１１７…ＮＭＯ
Ｓトランジスタ、ＩＮＶ１１１…インバータ、ＩＮＶ１
１２…第１のインバータ、ＩＮＶ１１３…第２のインバ
ータ、１１１…インバータループ、Φ…同期信号入力端
子、ＴＤ…データ入力端子、ＴＱ、Ｔ ＱＸ…データ出
力端子、Ｈ Ｘ…第１の出力節点、Ｈ…第２の出力節
点、Ｆ Ｘ…第１の中間節点、Ｆ…第２の中間節点、Ｇ
…第３の中間節点。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１の出力節点と、 第２の出力節点と、 第１の中間節点と、 第２の中間節点と、 第３の中間節点と、 第１および第２の電源端子を備え、第１の電源端子が上
    記第１の中間節点に接続された第１のインバータと、第
    １および第２の電源端子を備え、第１の電源端子が上記
    第２の中間節点に接続された第２のインバータとを有
    し、上記第１のインバータの出力端子および上記第２の
    インバータの入力端子が上記第１の出力節点に接続さ
    れ、上記第２のインバータの出力端子および上記第１の
    インバータの入力端子が上記第２の出力節点に接続され
    たインバータループと、 抵抗成分を含み、上記第１の中間節点と上記第３の中間
    節点とを、データ入力信号が第１の電位レベルのときに
    電気的に分離し、第２の電位レベルのとき接続する第１
    の入力判別手段と、 抵抗成分を含み、上記第２の中間節点と上記第３の中間
    節点とを、上記データ入力信号の反転信号が第１の電位
    レベルのときに電気的に分離し、第２の電位レベルのと
    き接続する第２の入力判別手段と、 上記第１の中間節点と上記第３の中間節点との間に上記
    第１の入力判別手段に対して並列に接続された第１の並
    列抵抗手段と、 上記第２の中間節点と上記第３の中間節点との間に上記
    第２の入力判別手段に対して並列に接続された第２の並
    列抵抗手段と、 上記第３の中間節点と基準電位とを、同期信号が第１の
    電位レベルのときに電気的に分離し、第２の電位レベル
    のときに接続する電源分離手段と、 上記同期信号が第１の電位レベルのときに、上記第１の
    出力節点および第２の出力節点を所定電位に設定するプ
    リ設定手段とを有するラッチ。
  2. 【請求項２】 上記プリ設定手段は、上記第１の出力節
    点および第２の出力節点を、上記同期信号が第１の電位
    レベルのときに電気的に接続し、第２の電位レベルのと
    きに分離する平衡手段を含む請求項１記載のラッチ。
  3. 【請求項３】 第１の出力節点と、 第２の出力節点と、 第１の中間節点と、 第２の中間節点と、 第３の中間節点と、 第１および第２の電源端子を備え、第１の電源端子が上
    記第１の中間節点に接続された第１のインバータと、第
    １および第２の電源端子を備え、第１の電源端子が上記
    第２の中間節点に接続された第２のインバータとを有
    し、上記第１のインバータの出力端子および上記第２の
    インバータの入力端子が上記第１の出力節点に接続さ
    れ、上記第２のインバータの出力端子および上記第１の
    インバータの入力端子が上記第２の出力節点に接続され
    たインバータループと、 抵抗成分を含み、上記第１の中間節点と上記第３の中間
    節点とを、データ入力信号が第１の電位レベルのときに
    電気的に分離し、第２の電位レベルのとき接続する第１
    の判別手段と、 抵抗成分を含み、上記第２の中間節点と上記第３の中間
    節点とを、上記第１の出力節点の電位が第１の電位レベ
    ルのときに電気的に分離し、第２の電位レベルのとき接
    続する第２の判別手段と、 上記第１の中間節点と上記第３の中間節点との間に上記
    第１の判別手段に対して並列に接続された第１の並列抵
    抗手段と、 上記第２の中間節点と上記第３の中間節点との間に上記
    第２の判別手段に対して並列に接続された第２の並列抵
    抗手段と、 上記第３の中間節点と基準電位とを、同期信号が第１の
    電位レベルのときに電気的に分離し、第２の電位レベル
    のときに接続する電源分離手段と、 上記同期信号が第１の電位レベルのときに、上記第１の
    出力節点および第２の出力節点を所定電位に設定するプ
    リ設定手段とを有するラッチ。
  4. 【請求項４】 上記プリ設定手段は、上記第１の出力節
    点および第２の出力節点を、上記同期信号が第１の電位
    レベルのときに電気的に接続し、第２の電位レベルのと
    きに分離する平衡手段を含む請求項３記載のラッチ。
  5. 【請求項５】 第１の出力節点と、 第２の出力節点と、 第１の中間節点と、 第２の中間節点と、 第３の中間節点と、 第１および第２の電源端子を備え、第１の電源端子が上
    記第１の中間節点に接続された第１のインバータと、第
    １および第２の電源端子を備え、第１の電源端子が上記
    第２の中間節点に接続された第２のインバータとを有
    し、上記第１のインバータの出力端子および上記第２の
    インバータの入力端子が上記第１の出力節点に接続さ
    れ、上記第２のインバータの出力端子および上記第１の
    インバータの入力端子が上記第２の出力節点に接続され
    たインバータループと、 抵抗成分を含み、上記第１の中間節点と上記第３の中間
    節点とを、データ入力信号が第１の電位レベルのときに
    電気的に分離し、第２の電位レベルのとき接続する第１
    の入力判別手段と、 抵抗成分を含み、上記第２の中間節点と上記第３の中間
    節点とを、上記データ入力信号の反転信号が第１の電位
    レベルのときに電気的に分離し、第２の電位レベルのと
    き接続する第２の入力判別手段と、 上記第１の中間節点と上記第３の中間節点との間に上記
    第１の入力判別手段に対して並列に接続された第１の並
    列抵抗手段と、 上記第２の中間節点と上記第３の中間節点との間に上記
    第２の入力判別手段に対して並列に接続された第２の並
    列抵抗手段と、 上記第３の中間節点と基準電位とを、同期信号が第１の
    電位レベルのときに電気的に分離し、第２の電位レベル
    のときに接続する電源分離手段と、 上記同期信号が第１の電位レベルのときに、上記第１の
    出力節点および第２の出力節点を所定電位に設定するプ
    リ設定手段とを含むマスタ側ラッチ、および、 上記マスタ側ラッチの第１の出力節点および第２の出力
    節点のいずれかに、セット端子およびリセット端子がそ
    れぞれ接続され、上記同期信号の１周期間、上記マスタ
    側ラッチの論理出力を保持するスレイブ側ラッチを有す
    るＤ型フリップフロップ。
  6. 【請求項６】 上記プリ設定手段は、上記第１の出力節
    点および第２の出力節点を、上記同期信号が第１の電位
    レベルのときに電気的に接続し、第２の電位レベルのと
    きに分離する平衡手段を含む請求項５記載のＤ型フリッ
    プフロップ。
  7. 【請求項７】 第１の出力節点と、 第２の出力節点と、 第１の中間節点と、 第２の中間節点と、 第３の中間節点と、 第１および第２の電源端子を備え、第１の電源端子が上
    記第１の中間節点に接続された第１のインバータと、第
    １および第２の電源端子を備え、第１の電源端子が上記
    第２の中間節点に接続された第２のインバータとを有
    し、上記第１のインバータの出力端子および上記第２の
    インバータの入力端子が上記第１の出力節点に接続さ
    れ、上記第２のインバータの出力端子および上記第１の
    インバータの入力端子が上記第２の出力節点に接続され
    たインバータループと、 抵抗成分を含み、上記第１の中間節点と上記第３の中間
    節点とを、データ入力信号が第１の電位レベルのときに
    電気的に分離し、第２の電位レベルのとき接続する第１
    の判別手段と、 抵抗成分を含み、上記第２の中間節点と上記第３の中間
    節点とを、上記第１の出力節点の電位が第１の電位レベ
    ルのときに電気的に分離し、第２の電位レベルのとき接
    続する第２の判別手段と、 上記第１の中間節点と上記第３の中間節点との間に上記
    第１の判別手段に対して並列に接続された第１の並列抵
    抗手段と、 上記第２の中間節点と上記第３の中間節点との間に上記
    第２の判別手段に対して並列に接続された第２の並列抵
    抗手段と、 上記第３の中間節点と基準電位とを、同期信号が第１の
    電位レベルのときに電気的に分離し、第２の電位レベル
    のときに接続する電源分離手段と、 上記同期信号が第１の電位レベルのときに、上記第１の
    出力節点および第２の出力節点を所定電位に設定するプ
    リ設定手段とを含むマスタ側ラッチ、および、 上記マスタ側ラッチの第１の出力節点および第２の出力
    節点のいずれかに、セット端子およびリセット端子がそ
    れぞれ接続され、上記同期信号の１周期間、上記マスタ
    側ラッチの論理出力を保持するスレイブ側ラッチを有す
    るＤ型フリップフロップ。
  8. 【請求項８】 上記プリ設定手段は、上記第１の出力節
    点および第２の出力節点を、上記同期信号が第１の電位
    レベルのときに電気的に接続し、第２の電位レベルのと
    きに分離する平衡手段を含む請求項７記載のＤ型フリッ
    プフロップ。
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