JPH0795041A - 差動型mos伝送回路 - Google Patents

差動型mos伝送回路

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JPH0795041A
JPH0795041A JP5201092A JP20109293A JPH0795041A JP H0795041 A JPH0795041 A JP H0795041A JP 5201092 A JP5201092 A JP 5201092A JP 20109293 A JP20109293 A JP 20109293A JP H0795041 A JPH0795041 A JP H0795041A
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伸朗 金澤
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雅雄 水上
Kunihiro Ito
邦洋 伊藤
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    • H03K19/017Modifications for accelerating switching in field-effect transistor circuits

Abstract

(57)【要約】 【目的】 LSI間等の短距離伝送の高速伝送を実現す
る差動型MOS伝送回路を提供する. 【構成】 一対の伝送線路(L0)の状態は一対の駆動
回路(Q1,Q2とQ3,Q4)により双方のプリチャ
ージ状態と、何れか一方の伝送線路のディスチャージ状
態かの3状態の何れかとされ、そのディスチャージ状態
は入力信号(do0)の立上り及び立下りに応じてパル
ス状に変化される制御信号(n1,n2)の変化を信号
加工回路(PRO1,PRO2)で生成することによっ
て得る。信号受信回路は、出力論理値に対する入力しき
値電圧に上記プリチャージレベルとディスチャージレベ
ルとの電位差よりもレベルの小さなヒステリシス特性を
備えたシュミットトリガ型に構成される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、信号伝送のための差動
型MOS伝送回路に関し、例えば、CMOS又はバイポ
ーラ・CMOS回路を主体に構成されるディジタル処理
装置の回路基板上におけるLSI間の信号伝送に利用し
て特に有効な技術に関するものである。
【0002】
【従来の技術】ディジタル処理装置をCMOS又はバイ
ポーラ・CMOS回路を主体として構成することによっ
て、動作の高速性能と高集積化及び低消費電力化を得る
ことができる。このようなディジタル処理装置におい
て、回路基板上に実装されたLSI(半導体集積回路)
間で伝達される信号がMOSレベル、例えば5Vのよう
な比較的大きな信号振幅を持つものとされると、その比
較的大きな信号振幅故に、ディジタル処理装置の大規模
化に伴って回路基板間或はLSI間での伝送信号数若し
くは伝送線路長が増加すると、ディジタル処理装置全体
における高速動作が阻まれ、また、消費電力も増大して
しまう。すなわち、ディジタル処理装置における信号伝
送方式はシステム性能を左右する重要な因子となる。
【0003】そこで、本願発明者等は、この発明に先立
って伝送距離が10m以下の信号伝送方式を開発した。
その内容は、特開平2−143609号公報及び平成4
年度電子情報通信学会集積回路研究会熊本大会{講演番
号ICD92−27(1992)}の論文に開示されてい
る。すなわち、低消費電力と高速伝送を実現するために
差動信号による低振幅(例えば約300mVの振幅)伝
送を採用するものであり、例えば0V〜3VのようなT
TLレベルの出力信号振幅を有するLSIの当該TTL
レベルの差動信号出力端子に直列抵抗を挿入し終端抵抗
とのインピーダンス比で抵抗分圧を行って、当該TTL
レベルの差動出力信号を低振幅化する。この低振幅化さ
れた差動信号はペアケーブルを介して別のLSIの受信
回路に供給される。この受信回路は前段がレベルシフト
回路とプリアンプを兼ね、当該前段の出力をメインアン
プで増幅してそのLSIの内部論理回路へ供給される。
【0004】
【発明が解決しようとする課題】しかしながら、ディジ
タル処理装置の高集積化若しくは高密度実装化が進んで
上記伝送回路を多数用いて信号伝送を行う場合に、次の
ような問題点があることが本願発明者等によって明らか
にされた。第1には、信号伝送速度の高速化の要求に対
し、送信側の駆動回路の動作速度が劣っている。すなわ
ち、ペアケーブル上での信号振幅は抵抗分圧によって比
較的小さくされているが、LSIの出力信号振幅自体は
TTLレベルなどのように比較的大きいため、その駆動
回路は出力信号振幅のフルスイングで出力動作を行わな
ければならず、これによって出力動作の高速化即ち信号
伝送速度の高速化には限界があった。第2には、抵抗分
圧のための抵抗素子を回路基板上に実装しなければなら
ず、回路基板上に当該抵抗素子を実装するための面積が
回路基板に占める割合が増加し、回路基板の実装効率が
低下してしまう。
【0005】本発明の目的は、回路基板上におけるLS
I間等の短距離伝送の高速伝送を実現する差動型MOS
伝送回路を提供することにある。本発明の他の目的は、
CMOS又はバイポーラ・CMOS回路を主体に構成さ
れるディジタル処理装置の基板上への実装効率を向上さ
せることができる差動型MOS伝送回路を提供すること
にある。
【0006】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0008】例えば図1及び図2に示されるように、2
値の論理値を採り得る送信すべき信号である入力信号
(do0)の第1の論理値から第2の論理値への変化に
基づいてパルス状に変化される第1の制御信号(n1)
と上記入力信号の第2の論理値から第1の論理値への変
化に基づいてパルス状に変化される第2の制御信号(n
2)とを形成する信号加工回路と、出力が一方の伝送線
路に結合され、上記第1の制御信号のパルス状変化の期
間に当該一方の伝送線路をディスチャージし、そうでな
い期間には当該一方の伝送線路をプリチャージする第1
の駆動回路(N5)と、出力が他方の伝送線路に結合さ
れ、上記第2の制御信号のパルス状変化の期間に当該他
方の伝送線路をディスチャージし、そうでない期間には
当該他方の伝送線路をプリチャージする第2の駆動回路
(N8)とを備え、双方の伝送線路のプリチャージ状態
と何れか一方の伝送線路のディスチャージ状態を形成す
る信号出力回路(BD)と、入力が上記一対の伝送線路
に結合され、何れか一方の伝送線路のディスチャージに
よって形成される当該一対の伝送線路の電位差を差動増
幅して2値の論理値を採り得る出力信号(n10)を形
成すると共に、当該出力信号の正帰還により、上記2値
の出力論理値に対する入力しきい値電圧に上記プリチャ
ージレベルとディスチャージレベルとの差電圧よりも小
さなレベルのヒステリシス特性を備えたシュミットトリ
ガ型の信号受信回路(BR)と、を備えて差動型MOS
伝送回路を構成する。
【0009】上記第1及び第2の駆動回路(N5,N
8)は、相互に導電型の異なる直列接続されたプリチャ
ージMOSFET(Q1,Q3)とディスチャージMO
SFET(Q2,Q4)とによって構成することがで
き、これによって伝送線路のプリチャージレベルを電源
電圧にすることができる。斯くCMOS構成の駆動回路
にラッチアップを生じないようにするには、図10のよ
うにディスチャージ及びプリチャージ用の双方のMOS
FETをNチャンネル型で構成するとよい。これによ
り、第1及び第2の駆動回路を出力段に有するLSIが
搭載される回路基板の活栓挿抜が可能になる。上記第1
及び第2の駆動回路(N5,N8)の駆動能力を伝送線
路の負荷容量成分に容易に対応させるには、図9のよう
にその負荷容量に応じてプリチャージMOSFETとデ
ィスチャージMOSFETの直列回路を複数個並列に設
けるとよい。
【0010】上記において一対の伝送線路の状態は双方
の伝送線路のプリチャージ状態と何れか一方の伝送線路
のディスチャージ状態の併せて3状態とされる。一対の
伝送線路上の信号状態を完全差動化にするには、次のよ
うな手段を採用する。例えば図11に示されるように、
2値の論理値を採り得る送信すべき信号である入力信号
(do0)の第1の論理値から第2の論理値への変化に
基づいてパルス状に変化される第1の制御信号(n1)
と上記入力信号の第2の論理値から第1の論理値への変
化に基づいてパルス状に変化される第2の制御信号(n
2)とを形成する信号加工回路と、基準電位に強制され
た一方の伝送線路に出力が結合され、上記第1の制御信
号のパルス状変化の期間に当該一方の伝送線路をディス
チャージし、上記第2の制御信号のパルス状変化の期間
には当該一方の伝送線路をチャージする第1の駆動回路
(N5)と、上記基準電位に強制された他方の伝送線路
に出力が結合され、上記第2の制御信号のパルス状変化
の期間に当該他方の伝送線路をディスチャージし、上記
第1の制御信号のパルス状変化の期間には当該他方の伝
送線路をチャージする第2の駆動回路(N8)とを備
え、双方の伝送線路の基準電位状態と何れか一方の伝送
線路が上記プリチャージ状態で他方の伝送線路がディス
チャージ状態との併せて3状態を形成する信号出力回路
(BD)と、入力が上記一対の伝送線路に結合され、当
該一対の伝送線路の電位差を差動増幅して2値の論理値
を採り得る出力信号(n10)を形成すると共に、当該
出力信号の正帰還により、上記2値の出力論理値に対す
る入力しきい値電圧に、上記基準電位と上記チャージレ
ベルとの電位差よりも小さく且つ当該基準電位とディス
チャージレベルとの差電圧よりも小さなレベルのヒステ
リシス特性を備えたシュミットトリガ型の信号受信回路
(BR)と、を備えて差動型MOS伝送回路を構成す
る。
【0011】上記信号加工回路は、図1のようにゲート
遅延を用いてパルス状に変化される制御信号を形成する
ことができる。例えば、上記入力信号と当該入力信号を
論理反転させて遅延させた信号とを入力して双方の入力
が第1の論理値を採る期間にパルス状に変化する上記第
1の制御信号を形成する第1の論理回路(AND1)
と、上記入力信号の反転信号と当該入力信号を遅延させ
た信号とを入力して双方の入力が第1の論理値を採る期
間にパルス状に変化する上記第2の制御信号を形成する
第2の論理回路(AND2)とによって信号加工回路を
構成する。上記信号加工回路においてパルス状に変化さ
れる制御信号のパルス幅などを高精度に規定できてデー
タ伝送の安定化を増すには、図6のように信号加工回路
をクロック(ck)に同期動作させるとよい。例えば、
2値の論理値を採り得る上記入力信号が第1の論理値を
採るとき、当該入力信号の変化タイミングが同期される
クロック(ck)のパルス幅を以ってパルス状に変化さ
れる上記第1の制御信号を出力する第3の論理回路(A
ND3)と、上記入力信号が第2の論理値を採るとき当
該入力信号の変化が同期されるクロックのパルス幅を以
ってパルス状に変化される上記第2の制御信号を出力す
る第4の論理回路(AND4)と、入力信号の論理値が
その直前のクロックサイクルにおける入力信号の論理値
と一致するか否かを判定し、一致するときに第1及び第
2の制御信号のパルス状変化を阻止するための第3の制
御信号を上記第3及び第4の論理回路に出力する第5の
論理回路(F/F1,F/F2,AND10,AND1
1,NOR)とによって信号加工回路を構成する。ま
た、伝送線路のディスチャージレベルをクランプできる
ように信号加工回路を構成するには、図8のように伝送
線路のディスチャージレベルを検出してパルス状に変化
される制御信号を生成する。例えば、上記一対の伝送線
路のディスチャージレベルが所定レベルに低下したこと
を検出するレベル検出回路(LVD)と、2値の論理値
を採り得る上記入力信号と上記レベル検出回路からの検
出信号とを受け、当該入力信号が第1の論理値にされて
から上記検出信号によってディスチャージレベルの低下
が検出されるまでの期間にパルス状に変化される第1の
制御信号を形成する第6の論理回路(AND5)と、上
記入力信号と上記レベル検出回路からの検出信号とを受
け、当該入力信号が第2の論理値にされてから上記検出
信号によってディスチャージレベルの低下が検出される
までの期間にパルス状に変化される第2の制御信号を形
成する第7の論理回路(AND6)とによって信号加工
帰路を構成する。
【0012】上記信号受信回路は、差動増幅回路(S
A)と、入力に結合された上記一対の伝送線路の信号レ
ベルを上記差動増幅回路の動作点近傍のレベルにレベル
シフトして当該差動増幅回路に供給するレベルシフト回
路(LS)とによって構成することができる。このと
き、上記レベルシフト回路にヒステリシス特性を持たせ
るには、図2又は図13のように伝送線路のレベルをゲ
ートに受ける入力MOSFET(Q9,Q10)と負荷
素子(Q5,Q6)との直列接続点を出力端子として当
該出力端子の電圧を入力MOSFETの入力電圧に応じ
て変化させる一対の電流増幅回路と、上記差動増幅回路
の出力を帰還入力して上記一対の電流増幅回路の出力レ
ベルの差を拡大するために夫々の電流増幅回路に結合さ
れた帰還用MOSFET(Q7,Q8又はQ20,Q2
1)とによってレベルシフト回路を構成する。信号受信
回路のヒステリシス特性を差動増幅回路に担わせるに
は、上記レベルシフト回路は、伝送線路のレベルをゲー
トに受ける入力MOSFETと負荷素子との直列接続点
を出力端子として当該出力端子の電圧を入力MOSFE
Tの入力電圧に応じて変化させる一対の電流増幅回路を
備えてなり、上記差動増幅回路は、図14のように上記
電流増幅回路の出力端子端子に結合された一対の差動入
力MOSFET(Q30,Q31)と、当該一対の差動
入力MOSFETに結合された能動負荷(Q32,Q3
3)と、この能動負荷と一方の差動入力MOSFETと
の結合点から得られる出力を帰還入力して上記一対の差
動入力MOSFETの夫々に流れる電流の差を拡大する
ために夫々の差動入力MOSFETの電流経路に結合さ
れた帰還用MOSFET(Q35〜Q39)とによって
構成することができる。
【0013】
【作用】上記した手段によれば、一対の伝送線路(L
0)の状態は駆動回路(N5,N8)により双方のプリ
チャージ状態と、何れか一方の伝送線路のディスチャー
ジ状態かの3状態の何れかとされ、そのディスチャージ
状態は入力信号(do0)の立上り及び立下りに応じて
パルス状に変化される制御信号(n1,n2)の当該パ
ルス状変化を信号加工回路で生成することによって得
る。このことは、信号送信回路(BD)における駆動回
路の出力信号振幅は当該駆動回路の電源電圧間の電位差
よりも小さくされ、駆動回路は小振幅で出力動作を行え
ばよいように作用する。また、信号受信回路(BR)
は、出力論理値に対する入力しき値電圧に上記プリチャ
ージレベルとディスチャージレベルとの電位差よりも小
さなレベルのヒステリシス特性を備えたシュミットトリ
ガ型に構成され、このことは、信号受信回路においてそ
の出力論理値は、何れか一方の伝送線路のディスチャー
ジ状態が双方の伝送線路のプリチャージ状態に変化され
ても維持され、ディスチャージ状態が他方の伝送線路に
現れてはじめて当該出力論理値が反転される。したがっ
て、当該信号伝送形態は、小振幅による信号伝送速度の
高速化と低消費電力化を実現する。さらに伝送線路上で
の小さな信号振幅は回路基板上でLSIに外付けされる
外部抵抗を要することなく実現されるので、CMOS又
はバイポーラ・CMOS回路を主体とするディジタル処
理装置の回路基板上への実装効率を向上させる。
【0014】
【実施例】図3は本発明に係る差動型MOS伝送回路の
一実施例が適用されるディジタル処理装置の一例ブロッ
ク図が示される。この実施例のディジタル処理装置は、
特に制限されないが、総合ディジタル通信網つまりIS
DN(Integrated ServicesDigital Network System)の
ATM(Asynchronous Trasfer Mode)交換機に含まれ
る。ディジタル処理装置は、特に制限されないが、一つ
又は複数の架体に搭載される多数の電子回路パッケージ
(例えば複数の半導体集積回路を搭載した回路基板)を
含み、これらのパッケージは、信号線路を介して互いに
結合される。この実施例において、ディジタル処理装置
を構成する電子回路パッケージは、特に制限されない
が、CMOS又はバイポーラ・CMOS回路を基本とし
て構成される。これにより、所定の高速性能を実現しつ
つ、ディジタル処理装置の高集積化及び低消費電力化が
図られる。図3においてPKGはディジタル処理装置を
構成する電子回路パッケージの一つであり、そこに代表
的に示された2個の大規模集積回路装置VLSI及びV
LSI2は伝送線路L0〜Lnによって結合されてい
る。これらの大規模集積回路装置VLSI1、VLSI
2は、電子回路パッケージの異なる機能ブロックを構成
する。以下、これら大規模集積回路装置VLSI1とV
LSI2の間での信号伝送方式を中心に実施例を説明す
る。
【0015】図3において、特に制限されないが、大規
模集積回路装置VLSI1は、相互に同一の構成を有す
る複数の単位送信回路UBD0〜UBDn(以下単に単
位送信回路UBDとも総称する)からなる信号送信回路
BDを備える。この実施例において、信号送信回路BD
を構成する単位送信回路UBDは、特に制限されない
が、大規模集積回路装置VLSI1に設けられた入出力
回路部に実装される。信号送信回路BDを構成する各単
位送信回路UBDには、特に制限されないが、大規模集
積回路装置VLSI1の図示されない前段回路から、例
えば対応する内部出力信号do0〜donが供給され
る。内部出力信号do0〜donは、特に制限されない
が、そのハイレベルをほぼ回路の電源電圧VDD(例え
ば+5V)とし、そのローレベルを回路の接地電位(例
えば0V)とするMOSレベルの信号とされる。
【0016】図3において、大規模集積回路装置VLS
I2は、特に制限されないが、相互に同一の構成を有す
る複数の単位受信回路UBR0〜UBRn(以下単に単
位受信回路UBRとも総称する)からなる信号受信回路
BRを備える。この実施例において、信号受信回路BR
を構成する夫々の単位受信回路UBRは、大規模集積回
路装置VLSI2に設けられた入出力回路部に実装され
る。信号受信回路BRを構成する単位受信回路UBRの
夫々は、特に制限されないが、その入力が対応する伝送
線路L0〜Lnに結合され、夫々の出力である内部入力
信号di0〜dinは、ディジタル処理装置の図示され
ない後段回路に供給される。
【0017】図1には単位送信回路UBDの一例が示さ
れ、図2には単位受信回路UBRの一例回路図が示され
る。図4には図2及び図1に示される回路の動作信号波
形図が示されている。尚、以下に説明する図面におい
て、MOSFET(絶縁ゲート型電界効果トランジス
タ)のチャンネル(バックゲート)部に矢印が付される
ものはPチャンネル型であり、矢印の付されないNチャ
ンネル型MOSFETと区別して図示してある。
【0018】信号送信回路BDを構成する各単位送信回
路UBDのそれぞれは、特に制限されないが、図1に例
示されるように、Nチャンネル型の駆動MOSFET
(ディスチャージMOSFET)Q2及びQ4ならびに
Pチャンネル型のプリチャージ用MOSFETQ1及び
Q3からなる2組のインバータ形式の駆動回路(出力回
路とも記す)N5,N8、及び内部出力信号do0の立
上り時に出力端子n1にパルス信号を出力する信号加工
回路PRO1と、立ち下がり時に出力端子n2にパルス
信号を出力する信号加工回路PRO2含む。このうち、
MOSFETQ1及びQ2には、内部出力信号do0の
立上り時パルス信号n1が供給され、MOSFETQ3
及びQ4には、内部出力信号do0の立ち下がり時パル
ス信号n2が供給さる。MOSFETQ1及びQ2の共
通結合されたドレインは、各単位送信回路UBDの反転
出力端子n3とされ、MOSFETQ3及びQ4の共通
結合されたドレインは、各単位送信回路UBDの非反転
出力端子n4とされる。
【0019】内部出力信号do0がローレベルまたはハ
イレベルで一定のときは、信号加工回路PRO1に内蔵
する論理積回路AND1の入力信号の一つであるMOS
インバータ回路N1の出力はハイレベルまたはローレベ
ルとなり、もう一方の入力信号であるdo0がローレベ
ルまたはハイレベルであるため、信号加工回路PRO1
の論理積出力n1はローレベルとなる。上記論理積出力
n1のローレベルを受け、プリチャージ用MOSFET
Q1はオン状態となり、駆動MOSFETQ2はオフ状
態となるため、各単位送信回路UBDの出力端子n3は
回路の電源電圧VDDのようなハイレベルとなる。この
とき、信号加工回路PRO2に内蔵する論理積回路AN
D2の入力信号の一つであるMOSインバータ回路N2
の出力はハイレベルまたはローレベルとなり、もう一方
の入力信号であるdo0がローレベルまたはハイレベル
であるため、信号加工回路PRO2の論理積出力n2は
ローレベルとなる。上記論理積出力n2のローレベルを
受け、プリチャージ用MOSFETQ3はオン状態とな
り、駆動MOSFETQ4はオフ状態となるため、各単
位送信回路UBDの出力端子n4は回路の電源電圧VD
Dのようなハイレベルとなる。
【0020】内部出力信号do0がローレベルからハイ
レベルに変化すると、信号加工回路PRO1の出力信号
n1には、遅延回路の遅延時間分、ハイレベルのパルス
が出力され、これを受け、単位送信回路UBDの反転出
力信号n3は、特に特に制限されないが、電源電圧のハ
イレベルから約0.5V降下し、伝送信号のローレベル
となる。その後、信号加工回路PRO1の出力信号n1
にローレベルが出力され、これを受け、単位送信回路U
BDの反転出力信号n3は、回路の電源電圧VDDのよ
うなハイレベルとなる。伝送信号のローレベルは、伝送
線路の負荷容量値と駆動MOSFETの大きさ及び信号
加工回路の出力パルス幅によって決定する。内部出力信
号do0がハイレベルからローレベルに変化すると、信
号加工回路PRO2の出力信号n2には、遅延回路の遅
延時間分、ハイレベルのパルスが出力され、これを受
け、単位送信回路UBDの非反転出力信号n4は、特に
特に制限されないが、電源電圧のハイレベルから約0.
5V降下し、伝送信号のローレベルとなる。その後、信
号加工回路の出力信号n2にローレベルが出力され、こ
れを受け、単位送信回路UBDの非反転出力信号n4
は、回路の電源電圧VDDのようなハイレベルとなる。
すなわち、内部出力信号do0が変化したときその変化
方向に応じて単位送信回路UBDの反転出力信号n3又
は非反転出力信号n4の何れか一方が遅延回路の遅延時
間分だけ伝送信号のローレベルが出力される。
【0021】信号送信回路BDの各単位送信回路UBD
の出力端子n3及びn4は伝送線路L0の一方の信号線
に結合される。伝送線路L0は、その受信端において、
大規模集積回路装置VLSI2に含まれる信号受信回路
BRの対応する単位受信回路UBRの反転入力端子n5
及び非反転入力端子n6にそれぞれ結合される。
【0022】信号受信回路BRを構成する単位受信回路
UBRのそれぞれは、特に制限されないが、図2に例示
されるように、レベルシフト回路LS及びセンスアンプ
SAを含む。単位受信回路UBRの反転入力端子n5及
び非反転入力端子n6は、前述のように、対応する伝送
線路L0に結合され、その出力信号すなわち内部入力信
号di0は、ディジタル処理装置の図示されない後段回
路に供給される。単位受信回路UBRには、さらにディ
ジタル処理装置の図示されない制御回路から、タイミン
グ信号φprが供給される。このタイミング信号φpr
は、通常回路の接地電位のようなローレベルとされ、信
号受信回路BRが動作状態とされるべきとき、選択的に
回路の電源電圧VDDのようなハイレベルとされる。
【0023】各単位受信回路UBRを構成するレベルシ
フト回路LSは、特に制限されないが、Nチャンネル型
の差動MOSFETQ9及びQ10と、これらの差動M
OSFETQ9,Q10の夫々のソースに設けられた相
互に並列接続状態のPチャンネルMOSFETQ5及び
Q7と、Q6及びQ8を備える。MOSFETQ5及び
Q7と、MOSFETQ6及びQ8のソースは回路の電
源電圧VDDに結合され、MOSFETQ9及びQ10
の共通結合されたソースは、Nチャンネル型のパワース
イッチMOSFETQ11を介して回路の接地電位に結
合される。
【0024】上記MOSFETQ9,Q10のゲート
は、前述のように、各単位受信回路UBRの非反転入力
端子n6,反転入力端子n5のそれぞれに結合され、さ
らに対応する伝送線路L0に結合される。
【0025】MOSFETQ7のゲートには、センスア
ンプSAの反転出力信号n10が結合され、MOSFE
TQ8のゲートには上記反転出力信号n10をMOSイ
ンバータ回路N4で反転した非反転出力信号n11が入
力される。上記パワースイッチMOSFETQ11のゲ
ートには、上記タイミング信号φprが供給される。ま
た、MOSFETQ9及びQ10のドレイン電位は、そ
れぞれレベルシフト回路LSの反転出力信号n8及び非
反転出力信号n7として、対応するセンスアンプSAに
供給される。
【0026】このように構成された各単位受信回路UB
Rのレベルシフト回路LSは、上記タイミング信号φp
rがハイレベルにされてパワースイッチMOSFETQ
11がオン状態とされることで、選択的に動作状態とさ
れる。この状態において、各単位受信回路UBRの反転
入力端子n5及び非反転入力端子n6には対応する伝送
線路L0を介してその一方には電源電圧VDDが,他方
には回路の電源電圧VDD側で変化した小振幅の受信信
号が入力される。このため、レベルシフト回路LSのM
OSFETQ9及びQ10はともにオン状態とされ、M
OSFETQ9及びQ10のドレイン電位すなわちレベ
ルシフト回路LSの反転出力信号n8及び非反転出力信
号n7は、MOSFETQ5,Q7,Q9によって決定
されるコンダクタンス比若しくはMOSFETQ6,Q
8,Q10によって決定されるコンダクタンス比によっ
て決まる所定のバイアスレベルを中心として、上記反転
入力信号n5及び非反転入力信号n6と逆相で変化す
る。このとき、反転入力信号n5,非反転入力信号n6
と夫々同相のセンスアンプ出力信号n11,n10がM
OSFETQ7,Q8のゲート入力されることにより、
MOSFETQ5及びQ7による合成インピーダンス
と、MOSFETQ6及びQ8による合成インピーダン
スとの比が変化され、レベルシフト回路LSの反転出力
信号n8と非反転出力信号n7との間に更に大きなレベ
ル差が形成される。すなわち、レベルシフト回路LSは
その入力の変化によって得られる反転出力信号n8と非
反転出力信号n7とのレベル差がセンスアンプの出力の
正帰還によって増大される。したがって、レベルシフト
回路LSはその正帰還による作用によって入出力にヒス
テリシス特性を持つことになる。換言すれば、MOSF
ETQ9,Q10への差動入力の状態に応じて双方の負
荷MOSFETの合成インピーダンス比を変化させて入
力オフセットを持つようにされる。
【0027】上記ヒステリシス特性を更に詳述する。図
4においてクロック信号ckの時刻t0の変化に同期し
て入力信号n6がローレベルにされると、入力MOSF
ETQ9のオン抵抗が相対的に大きくなって出力信号n
8のレベルがVDD/2に対して例えば300mV程度
上昇する。これによる出力信号n8とn7の微小レベル
差はセンスアンプSAで増幅され、その出力n10とn
11がMOSFETQ7とQ8に帰還される。これによ
ってMOSFETQ5とQ7の合成インピーダンスが小
さくされると共にMOSFETQ6,Q8の合成インピ
ーダンスが大きくされ、出力n7のレベルを低下させる
と共に出力n8のレベルを上昇させようとする。その結
果、出力n7とn8とのレベル差は例えば当初の約2倍
の600mV程度にされる。図4の時間FTは正帰還が
かけられるまでの動作遅延時間である。
【0028】このような正帰還によって出力n7及びn
8に得られる拡大されたレベル差が、例えば図5に示さ
れるヒステリシス特性を実現する。すなわち、ハイレベ
ル出力とローレベル出力とのしきい値電圧に対してVn
6(入力信号n6の電圧レベル)に対するVn5(入力
信号n5の電圧レベル)のレベル差で例えば50mVの
ヒステリシス特性を持つ。
【0029】したがって、入力信号n5,n6の一方が
ローレベルに変化した後、双方共にハイレベルになって
も、単位受信回路UBRの出力信号すなわち内部入力信
号di0はそれ以前の出力信号レベルを保持する。この
ように、単位受信回路UBRは、ヒステリシスを持った
シュミットトリガ型の受信回路として機能される。
【0030】上記単位受信回路UBRにおける反転出力
信号n8及び非反転出力信号n7は、MOSFETQ5
とQ7とQ9あるいはMOSFETQ6とQ8とQ10
のコンダクタンス比によって決まる所定のバイアスレベ
ルを中心として変化されるが、そのバイアスレベルは、
特に制限されないが、回路の電源電圧VDDと接地電位
とのほぼ中間レベルすなわちVDD/2とされる。その
結果、伝送線路L0を介して伝達される信号は、レベル
シフト回路LSによってその直流レベルがシフトされ、
センスアンプSAの感度が最大となる効果的なバイアス
レベルを持つものとされる。
【0031】各単位受信回路UBRを構成するセンスア
ンプSAは、特に制限されないが、図2に示されるよう
に、Nチャンネル型の差動MOSFETQ15及びQ1
6と、これらの差動MOSFETのドレイン側に設けら
れる一対のPチャンネルMOSFETQ12及びQ13
とを含む。MOSFETQ12及びQ13のソースは回
路の電源電圧VDDに結合され、MOSFETQ15及
びQ16の共通結合されたソースと回路の接地電位との
間には、Nチャンネル型のパワースイッチMOSFET
Q17が設けられる。MOSFETQ12のゲートは、
そのドレインに結合され、さらにMOSFETQ13の
ゲートに結合される。これにより、MOSFETQ12
及びQ13は、電流ミラー形態とされ、差動MOSFE
TQ15及びQ16に対するアクティブ負荷として作用
する。MOSFETQ15及びQ16のゲートには、レ
ベルシフト回路LSの反転出力信号n8及び非反転出力
信号n7がそれぞれ供給され、パワースイッチOSFE
TQ17のゲートには、上記タイミング信号φprが供
給される。
【0032】MOSFETQ16のドレイン電位は、セ
ンスアンプSAの反転出力信号n10として、CMOS
インバータ回路N3の入力端子に供給される。このCM
OSインバータ回路N3の入力端子と回路の電源電圧V
DDとの間には、特に制限されないが、そのゲートに上
記タイミング信号φprを受けるPチャンネル型のプリ
セットMOSFETQ14が設けられる。CMOSイン
バータ回路N3の出力信号は、単位受信回路UBRの出
力信号例えば内部入力信号di0は、ディジタル処理装
置の図示されない後段回路に供給される。
【0033】上記タイミング信号φprがローレベルと
されるとき、センスアンプSAでは、パワースイッチM
OSFETQ17がオフ状態となる。このため、センス
アンプSAは非動作状態とされ、MOSFETQ16の
ドレイン電位すなわち反転出力信号n10は不確定レベ
ルになろうとする。ところが、上記タイミング信号φp
rがローレベルとされることでプリセットMOSFTQ
14がオン状態となることから、反転出力信号n10は
強制的に回路の電源電圧VDDのようなハイレベルとさ
れる。これにより、CMOSインバータ回路N3の出力
信号である内部入力信号di0のレベルは、図4に示さ
れるように、相補信号n7及びn8のレベルに関係なく
ローレベルに固定される。
【0034】一方、タイミング信号φprがハイレベル
とされると、センスアンプSAでは、パワースイッチM
OSFETQ17がオン状態となり、プリセットMOS
FETQ14がオフ状態となる。このため、センスアン
プSAは動作状態とされる。このとき、対応する伝送線
路L0を介して伝達される信号は、前述のように、レベ
ルシフト回路LSによってその中心レベルがシフトさ
れ、VDD/2のようなバイアスレベルを持つ相補信号
n7及びn8としてセンスアンプSAに伝達される。こ
の実施例において、センスアンプSAは、前述のよう
に、上記バイアスレベルVDD/2においてその増幅率
が最大となるように設計される。
【0035】相補信号n7及びn8は、センスアンプS
Aが動作状態とされることによって増幅され、そのレベ
ル差が拡大される。これにより、MOSFETQ16の
ドレイン電位すなわち反転出力信号n10は、反転入力
信号n8と同相でかつセンスアンプSAの増幅率分だけ
拡大されて変化される。その結果、図4のように、内部
出力信号do0と同相で変化するMOSレベルの内部入
力信号di0が得られる。
【0036】上記実施例によれば、一対の伝送線路L0
の状態は駆動回路により双方のプリチャージ状態と、何
れか一方の伝送線路のディスチャージ状態かの3状態の
何れかとされ、そのディスチャージ状態は入力信号do
0の立上り及び立下りに応じてパルス状に変化される制
御信号n1,n2の当該パルス状変化を信号加工回路P
RO1,PRO2で生成することによって得られる。し
たがって、信号送信回路BDにおける駆動回路の出力信
号振幅は当該駆動回路の電源電圧VDDと接地電位との
間の電位差よりも小さくされ、駆動回路は小振幅で出力
動作を行うことができる。また、信号受信回路BRは、
出力論理値に対する入力しき値電圧に上記プリチャージ
レベルとディスチャージレベルとの電位差よりも小さな
レベルのヒステリシス特性を備えたシュミットトリガ型
に構成される。これにより、信号受信回路BRにおいて
その出力論理値は、何れか一方の伝送線路のディスチャ
ージ状態が双方の伝送線路のプリチャージ状態に変化さ
れても維持され、ディスチャージ状態が他方の伝送線路
に現れてはじめて当該出力論理値が反転される。したが
って、本実施例の信号伝送形態は、信号伝送速度の高速
化と低消費電力化を実現する。さらに伝送線路上での小
さな信号振幅は回路基板上でLSIに外付けされる外部
抵抗を要することなく実現されるので、CMOS又はバ
イポーラ・CMOS回路を主体とするディジタル処理装
置の回路基板上への実装効率を向上させることができ
る。
【0037】図6には信号送信回路BDの第2の実施例
回路が示される。図1に示される信号送信回路の信号加
工回路はゲート遅延を利用しているが、本実施例におい
てはクロック信号ckに同期動作される信号加工回路を
採用する。同図に示される信号送信回路BDも伝送線路
L0を介して図2に示されるような信号受信回路BRに
結合される。図7には伝送線路L0を介して図6の信号
送信回路BDと図2の信号受信回路BRが結合されたと
きの動作波形図が示される。
【0038】図6に示される単位送信回路UBDには、
特に制限されないが、内部出力クロック信号ckと同期
して動作する信号加工回路PRO1を含む。この信号加
工回路PRO1は、クロック信号ckに同期して順次供
給される内部出力信号do0の論理値が前のクロックサ
イクルの論理値に一致する場合には出力回路(MOSF
ETQ1,Q2にて成るCMOSインバータ、MOSF
ETQ3,Q4にて成るCMOSインバータ、)の出力
動作(伝送線路のディスチャージ動作)を停止させて低
消費電力とデータの安定化とを図るようになっている。
すなわち、上記信号加工回路PRO1に含まれるフリッ
プフロップF/F1及びF/F2は、特に制限されない
が、エッジトリガー型のフリップフロップであり、デー
タ入力端子Dに入力されたデータを、クロック入力端子
Cから入力されたクロックckの立上り信号で保持し、
データ入力端子Dに入力されたデータの非反転出力デー
タを出力端子Qに、そして、反転出力データを出力端子
QBに出力する。
【0039】データ入力端子Dに内部出力信号do0が
入力される上記フリップフロップF/F1の出力端子
Q,QBとフリップフロップF/F2のデータ入力端子
Dとの間には論理積回路AND10,AND11,及び
負論理和回路(ノアゲート)NORが配置される。論理
積回路AND10,AND11の一方の入力には、内部
出力信号do0,インバータN2を介するその反転信号
が供給され、他方の入力にはフリップフロップF/F1
の出力端子QBの出力,出力端子Qno出力が供給され
る。論理積回路AND3,AND4は3入力とされ、イ
ンバータN1にてクロック信号ckの位相反転されたク
ロック信号と、フリップフロップF/F2の反転出力端
子QBの出力が双方に共通に供給される。更に、論理積
回路AND3にはフリップフロップF/F1の出力端子
Qの出力が、そして論理積回路AND4にはフリップフ
ロップF/F1の反転出力端子Qbの出力が供給され
る。本実施例に従えば、フリップフロップF/F1,F
/F2は入力に対する出力の確定はクロックckの半サ
イクル分遅延される。したがってフリップフロップF/
F2の出力は、クロックckに同期される現在の信号d
o0の論理値と一つ前のサイクルの信号do0につきフ
リップフロップF/F1がラッチしている論理値とによ
って決定される。この事によって、信号加工回路PRO
1は内部出力信号do0の論理値がその前クロックサイ
クルの論理値と一致するかを検出する。
【0040】信号加工回路PRO1では、フリップフロ
ップF/F1及びF/F2で内部出力信号do0を監視
し、その信号do0がハイレベル又はローレベルで一定
のときには、内部端子n12はローレベルにされ、これ
により、論理積回路AND3及びAND4の出力端子n
1及びn2はローレベルに固定される。これにより、プ
リチャージ用MOSFETQ1及びQ3は上記論理積出
力n1及びn2を受けることによってオン状態とされ、
駆動MOSFETQ2及びQ4がオフ状態となるため、
単位送信回路UBDの出力端子n3及びn4は回路の電
源電圧VDDのようなハイレベルとなる。
【0041】内部出力信号do0がローレベルからハイ
レベルに変化すると、信号加工回路PRO1に含まれる
フリップフロップF/F2の出力端子n12にハイレベ
ルが出力され、フリップフロップF/F1の出力端子Q
Bからは直前の信号do0の反転出力信号であるハイレ
ベルが出力され、同時に内部出力クロック信号ckがロ
ーレベルとなり、MOSインバータ回路N1にハイレベ
ルが出力されることで、論理積回路AND4の出力つま
り信号加工回路PRO1の出力端子n1はハイレベルと
なる。これを受け、単位送信回路UBDの反転出力信号
n3は、特に制限されないが、電源電圧のハイレベルか
ら約0.5V降下し、伝送信号のローレベルとなる。そ
の後、内部クロック信号ckがハイレベルとなり、MO
Sインバータ回路N1の出力n13にローレベルが出力
される。これを受け、単位送信回路UBDの反転出力信
号n3は、回路の電源電圧VDDのようなハイレベルと
なる。
【0042】内部出力信号do0がハイレベルからロー
レベルに変化すると、信号加工回路PRO1に含まれる
F/F2の出力端子n12にハイレベルが出力され、F
/F1の出力端子QBからは直前の信号do0の反転出
力信号であるハイレベルが出力され、同時に内部出力ク
ロック信号ckがローレベルとなり、MOSインバータ
回路N1にハイレベルが出力されることで、論理積回路
AND3の出力つまり信号加工回路PRO1の出力端子
n2はハイレベルとなる。これを受け、単位送信回路U
BDの非反転出力信号n4は、特に特に制限されない
が、電源電圧のハイレベルから約0.5V降下し、伝送
信号のローレベルとなる。その後、内部クロック信号c
kがハイレベルとなり、MOSインバータ回路N1の出
力n13にローレベルが出力される。これを受け、単位
送信回路UBDの非反転出力信号n4は、回路の電源電
圧VDDのようなハイレベルとなる。
【0043】したがって本実施例の単位送信回路UBD
は、クロック信号ckに同期して順次供給される内部出
力信号do0の論理値が前のクロックサイクルの論理値
に一致する場合には出力回路による出力動作を停止させ
る。このとき図2に示されるような単位受信回路は上述
のようにヒステリシス特性を持ったシュミットトリガ型
受信回路として機能され、伝送線路L0の差動信号が論
理反転されない限り受信データを保持することができ、
単位送信回路UBDによるに出力動作の停止は受信動作
に悪影響を与えない。本実施例の信号送信回路BDによ
れば、パルス状に変化される第1及び第2の制御信号n
1,n2のパルス幅などを高精度に規定でき、信号伝送
の安定化を増すことができる。
【0044】図8には信号送信回路BDの第3の実施例
回路が示される。同図に示される信号送信回路BDも伝
送線路L0を介して図2に示されるような信号受信回路
BRに結合される。
【0045】図8に示される単位送信回路UBDには、
特に制限されないが、単位送信回路UBDの反転出力信
号n3又は非反転出力信号n4の出力レベルが一定値を
越えたことを検出するレベル検出回路LVDと、論理積
回路AND5及びAND6を含む。単位送信回路UBD
の反転出力信号n3及び非反転出力信号n4をレベル検
出回路LVDの入力端子ni1及びni2で監視してお
り、反転出力信号n3又は非反転出力信号n4のレベル
の電源電圧VDDからのレベル低下が一定値を越える
と、これを検出し、レベル検出回路LVDの出力端子n
o1からローレベルを出力する。これを受け、論理積回
路AND5及びAND6の出力信号n1及びn2がロー
レベルとなり、駆動MOSFETQ2及びQ4はオフ状
態となり、プリチャージ用MOSFETQ1及びQ3は
オン状態となることで、反転出力信号n3及び非反転出
力信号n4は回路の電源電圧VDDのようなハイレベル
となる。すなわち、反転出力信号n3及び非反転出力信
号n4のレベルを制限する。したがって、図8の単位受
信回路UBDのように伝送線路L0が所定レベルよりも
低下しないようにすることにより、出力動作の高速化と
低消費電力化に寄与する。
【0046】図9には信号送信回路BDの第4の実施例
回路が示される。同図に示される信号送信回路BDも伝
送線路L0を介して図2に示されるような信号受信回路
BRに結合される。
【0047】図9に示される単位送信回路UBDは、伝
送線路L0の線路長やその負荷容量に対して出力回路若
しくは駆動回路の駆動能力を最適化するための実施例で
ある。例えば本実施例に従うと、単位送信回路UBD
は、上述のような信号加工回路PRO1と共に、伝送線
路L0の夫々の信号線に対応して複数個の駆動回路若し
くは出力回路N5〜N7,N8〜N10を備える。図9
においてN5は上記MOSFETQ1,Q2にて成るC
MOSインバータのような駆動回路であり、N6及びN
7はそれと同様の回路構成を以って当該駆動回路N5に
並列接続される。同様にN8は上記MOSFETQ3,
Q4にて成るCMOSインバータのような駆動回路であ
り、N9及びN10はそれと同様の回路構成を以って当
該駆動回路N8に並列接続される。追加すべき駆動回路
の数は負荷容量の大きさなどに応じて適宜選択される。
負荷容量が予め明らかである場合には設計段階でそれら
個数を決定することができる。そうでない場合にはアル
ミ配線によるマスタスライスによって個数を選択した
り、制御レジスタなどを用いてシステム上ソフトウェア
などを介して選択するようにしてもよい。
【0048】図10には信号送信回路BDの第5の実施
例回路が示される。同図に示される信号送信回路BDも
伝送線路L0を介して図2に示されるような信号受信回
路BRに結合される。本実施例に示される信号送信回路
BDは図1に対して駆動回路のプリチャージMOSFE
TをNチャンネル型のMOSFETQ18,Q19とし
た点が相違される。プリチャージMOSFETをQ1
8,Q19をNチャンネル型とすることにより伝送線路
L0のプリチャージレベルが当該MOSFETのしきい
値電圧分だけ低下されるが、当該駆動回路ではCMOS
回路特有のラッチアップの虞を解消することができる。
したがって、当該駆動回路の出力が信号送信回路の回路
基板の外部端子に結合さているような場合に、当該回路
基板を活栓挿抜(回路に電源が入ったままの状態で当該
回路基板を抜き差しすること)を行うことができる。
【0049】図11には一対の伝送線路上の信号を完全
差動化する場合の差動型MOS伝送回路の実施例回路が
示される。本実施例回路は、図1及び図2に示される実
施例に対し、一対の伝送線路L0の構成と駆動回路N
5,N8に対する制御態様が相違される。
【0050】すなわち、一対の伝送線路L0は例えばM
OS抵抗のような抵抗R1,R2の直列回路による分圧
電圧を受け、これが基準電位として与えられている。例
えば抵抗R2はR1の4倍の抵抗値を持ち、基準電圧は
電源電圧VDD寄りとされる。駆動回路N5は図1と同
様にPチャンネル型MOSFETQ1とNチャンネル型
MOSFETQ2との直列回路により構成され、駆動回
路N8はPチャンネル型MOSFETQ3とNチャンネ
ル型MOSFETQ4との直列回路によって構成される
が、信号加工回路の出力n1,n2によるその駆動態様
は図1、図6、及び図8のものとは相違され、一対の伝
送線路L0を上記基準電位を中心に差動的に駆動する。
本実施例に従えば、信号n1はインバータN15を介し
てMOSFETQ3のゲートに供給されると共にMOS
FETQ2のゲートに供給され、信号n2はインバータ
N14を介してMOSFETQ1のゲートに供給される
と共にMOSFETQ4のゲートに供給される。その余
の構成は図1及び図2のものと同様であるので同一のも
のには同一符号を付してその詳細な説明を省略する。
【0051】本実施例においては信号n1の立上がりパ
ルスに同期してMOSFETQ2及びQ3がオン状態に
される結果、一対の伝送線路L0の一方が基準電位に対
してチャージされ、他方が基準電位に対してディスチャ
ージされて、当該一対の伝送線路L0は差動的に駆動さ
れる。信号n2の立上がりパルス変化期間においてもチ
ャージ,ディスチャージされる信号線の対応が上記とは
逆にされて同様に差動的に駆動される。本実施例におい
ても上記実施例同様に信号伝送速度の高速化と低消費電
力化を実現できる。但し、直列抵抗R1,R2の回路に
は貫通電流を生ずるため上記実施例に比べてわずかに消
費電力は増えるものの、一対の伝送線路上の信号がとも
に変化される、換言すれば、一対の伝送線路は基準電位
を中心に差動的に駆動されるので、信号伝送速度の高速
化の点においては更に優れている。
【0052】図12には上記ディジタル処理装置の一例
としてATMスイッチシステムの一例ブロック図が示さ
れる。同図に示されるATMスイッチシステムはISD
NのATM交換機に含まれ、例えば入力32回線、出力
32回線の交換能力を持つ電子回路パッケージであり、
ATMスイッチボード1、コントロールモジュールボー
ド2、及びサポート回線数に応ずる数のライン端子ボー
ド3とセル同期ヘッダ付加ボード4を備える。図におい
て10は夫々所定の機能を有するLSIであり、夫々の
LSIに含まれる回路ブロックが上記信号送信回路BD
及び信号受信回路BRを備え、それらが伝送線路を介し
て結合されている。尚、ATMスイッチシステムそれ自
体については本発明とは直接関係ないのでその詳細につ
いては説明を省略する。
【0053】図13には本発明を適用したワークステー
ションの一例ブロック図が示される。図13においてワ
ークステーション20は例えば複数個の高性能プロセッ
サユニット21、複数個の高速メモリユニット22、及
びインタフェースLSI23を供える。インタフェース
LSI23はプリンタやキーボード等の外部周辺機器の
インタフェース用LSIなど(一般目的の各種機能LS
I)24に接続される。ワークステーション20に内蔵
される各種ユニットに含まれる回路ブロック30は、上
記信号送信回路BD及び信号受信回路BRを備え、それ
らが伝送線路31を介して結合されている。したがっ
て、ワークステーション内部での信号伝送に伴う電力消
費量の低減化と動作の高速化とを実現することができ
る。尚、ワークステーション20と外部とは例えばTT
Lレベルのバス32で接続されている。
【0054】図14にはレベルシフト回路の第2の実施
例が示される。同図に示されるレベルシフト回路LS
は、正帰還用のMOSFETとして図2のQ7及びQ8
に代えてNチャンネル型のMOSFETQ20,Q21
を差動入力MOSFETQ9,Q10に並列接続し、M
OSFETQ20のゲートには信号n10を供給し、M
OSFETQ21のゲートには信号n11を供給するよ
うにしたものである。その他の構成は図2と同一である
のでその詳細な説明は省略する。この実施例においても
図2と同様に、反転入力信号n5,非反転入力信号n6
と夫々同相のセンスアンプ出力信号n11,n10がM
OSFETQ21,Q20のゲート入力されることによ
り、MOSFETQ9及びQ20による合成インピーダ
ンスと、MOSFETQ10及びQ21による合成イン
ピーダンスとの比が変化され、レベルシフト回路LSの
反転出力信号n8と非反転出力信号n7との間に更に大
きなレベル差が形成される。すなわち、レベルシフト回
路LSはその入力の変化によって得られる反転出力信号
n8と非反転出力信号n7とのレベル差がセンスアンプ
の出力の正帰還によって増大される。したがって、レベ
ルシフト回路LSはその正帰還による作用によって入出
力にヒステリシス特性を持つシュミットトリガ型の回路
として機能される。
【0055】図15には信号受信回路の別の実施例とし
てのシュミットトリガ型差動受信回路が示される。同図
に示される差動受信回路の前段には、特に図示はしない
が、伝送線路のレベルをゲートに受ける入力MOSFE
Tと負荷素子との直列接続点を出力端子として当該出力
端子の電圧を入力MOSFETの入力電圧に応じて変化
させる一対の電流増幅回路を備えて成るレベルシフト回
路が配置される。当該図示しないレベルシフト回路は、
図2のレベルシフト回路においてMOSFETQ7及び
Q8を省略した回路構成を採る。本実施例の差動受信回
路は、そのようなレベルシフト回路から出力される信号
n8,n7をゲートに受けるNチャンネル型の差動入力
MOSFETQ30,Q31と、それらのドレインイと
電源電圧VDDとの間に結合されたPチャンネル型MO
SFETQ32,Q33にて成るカレントミラー負荷
と、上記MOSFETQ30及びQ31の共通ソースと
回路の接地電位との間に結合されてタイミング信号φp
rでスイッチ制御されるパワースイッチMOSFETQ
34と、上記MOSFETQ31のドレインに結合され
た直列4段のインバータN10〜N13とを備えた差動
増幅回路を主体とする。このシュミットトリガ型差動受
信回路において、入力n7,n8と出力di0との間に
上記のようなヒステリシス特性を得るために、上記MO
SFETQ30のドレインとMOSFETQ31のドレ
インとの間に一対のPチャンネル型MOSFETQ3
5,Q36が直列接続され、更に当該MOSFETQ3
5とQ36の結合ノードと電源電圧VDDとの間に直列
3段のPチャンネル型MOSFETQ37〜Q39が配
置され、それらのゲートはMOSFETQ33のゲート
電圧でバイアスされている。上記MOSFETQ35,
Q36は、インバータN11,N12の出力によって相
補的にスイッチ動作される。
【0056】本実施例のシュミットトリガ型差動受信回
路において上記MOSFETQ37〜Q39は択一的に
MOSFETQ35又はQ36に流れる電流量を規制す
る負荷として作用し、例えば入力信号n7のレベルがn
8よりも相対的に低くされることによって出力di0が
ハイレベルにされたとき、MOSFETQ36のゲート
にはインバータN12のローレベル出力が正帰還され、
これによって当該MOSFETQ36はMOSFETQ
31のドレインに電流を供給して当該ドレインの電圧レ
ベルを上げる。したがって、上記正帰還がかけられた状
態において入力信号n7の電圧レベルがn8のレベルに
近づいても若しくは一致しても出力信号di0のハイレ
ベルが維持され、その状態は入力信号n8とn7が相互
に論理反転されるまで維持される。入力信号n8のレベ
ルがn7よりも相対的に低くされることによって出力d
i0がローレベルにされたときは、MOSFETQ35
を介する電流供給作用によって上記同様にヒステリシス
特性を得る。尚、本実施例の差動受信回路における差動
増幅の動作点を電源電圧寄りに設定できるならばその前
段にはレベルシフト回路を設けなくてもよい。
【0057】上記実施例によれば以下の作用効果があ
る。 (1)一対の伝送線路L0の状態は駆動回路N5,N8
により双方のプリチャージ状態と、何れか一方の伝送線
路のディスチャージ状態かの3状態の何れかとされ、そ
のディスチャージ状態は入力信号do0の立上り及び立
下りに応じてパルス状に変化される制御信号n1,n2
の当該パルス状変化を信号加工回路PRO1,PRO
2,PROで生成することによって得る。これにより、
信号送信回路BDにおける駆動回路の出力信号振幅は当
該駆動回路の電源電圧VDDと接地電位との間の電位差
よりも小さくされ、駆動回路N5,N8は小振幅で出力
動作を行うことができる。また、信号受信回路BRは、
出力論理値に対する入力しき値電圧に上記プリチャージ
レベルとディスチャージレベルとの電位差よりも小さな
レベルのヒステリシス特性を備えたシュミットトリガ型
に構成される。これにより、信号受信回路BRにおいて
その出力論理値は、何れか一方の伝送線路のディスチャ
ージ状態が双方の伝送線路のプリチャージ状態に変化さ
れても維持され、ディスチャージ状態が他方の伝送線路
に現れてはじめて当該出力論理値が反転される。したが
って、当該信号伝送形態は、信号伝送速度の高速化と低
消費電力化を実現することができる。
【0058】(2)さらに伝送線路L0上での小さな信
号振幅は回路基板上でLSIに外付けされる外部抵抗を
要することなく実現されるので、CMOS又はバイポー
ラ・CMOS回路を主体とするディジタル処理装置の回
路基板上への実装効率を向上させることができる。
【0059】(3)上記第1及び第2の駆動回路N5,
N8は、相互に導電型の異なる直列接続されたプリチャ
ージMOSFET(Q1,Q3)とディスチャージMO
SFET(Q2,Q4)とによって構成することによっ
て、伝送線路のプリチャージレベルを電源電圧VDDに
することができる。これに対し、ディスチャージ及びプ
リチャージの双方のMOSFETをNチャンネル型で構
成することにより、CMOS構成の駆動回路に生ずるよ
うなラッチアップを防止でき、信号送信回路BDを出力
段に有するLSIが搭載される回路基板の活栓挿抜を可
能にできる。
【0060】(4)一対の伝送線路を信号n1,n2の
パルス状変化に応じて基準電位を中心に差動的に駆動す
ることにより、信号伝送速度の高速化を一層向上させる
ことができる。
【0061】(5)信号送信回路BDにおける駆動回路
のプリチャージMOSFETとディスチャージMOSF
ETの直列回路を複数個並列に設けることによって、駆
動回路の駆動能力を伝送線路の負荷容量に容易に対応さ
せることができる。
【0062】(6)パルス状に変化される制御信号の形
成にゲート遅延を用いることによってそのような制御信
号のパルス状変化を簡単な回路構成で得ることができ
る。
【0063】(7)パルス状に変化される制御信号をク
ロック信号ckに同期して生成することにより、パルス
状に変化される制御信号のパルス幅などを高精度に規定
できて信号伝送の安定化を増すことができる。
【0064】(8)伝送線路のディスチャージレベルを
検出して制御信号n1,n2のパルス状変化期間を制御
することによって、伝送線路のディスチャージレベルを
一定レベルにクランプでき、信号受信回路BRの動作を
安定化できる。
【0065】(9)差動増幅回路SAを備える信号受信
回路BRに、一対の伝送線路L0の信号レベルを上記差
動増幅回路SAの動作点近傍のレベルにレベルシフトし
て当該差動増幅回路に供給するレベルシフト回路LSを
採用することにより、信号受信回路BRの動作の高速化
を図ることができる。
【0066】(10)伝送線路L0のレベルをゲートに
受ける入力MOSFETQ9,Q10と負荷素子Q5,
Q6との直列接続点を出力端子として当該出力端子の電
圧を入力MOSFETの入力電圧に応じて変化させる一
対の電流増幅回路と、上記差動増幅回路SAの出力を帰
還入力して上記一対の電流増幅回路の出力レベルの差を
拡大するために夫々の電流増幅回路に結合された帰還用
MOSFETQ7,Q8又はQ20,Q21とによって
レベルシフト回路を構成することによって、信号受信回
路BRにおけるヒステリシス特性を容易に実現できる。
【0067】(11)上記電流増幅回路の出力端子端子
に結合された一対の差動入力MOSFETQ30,Q3
1と、当該一対の差動入力MOSFETに結合された能
動負荷Q32,Q33と、この能動負荷と一方の差動入
力MOSFETとの結合点から得られる出力を帰還入力
して上記一対の差動入力MOSFETの夫々に流れる電
流の差を拡大するために夫々の差動入力MOSFETの
電流経路に結合された帰還用MOSFETQ35〜Q3
9とによって差動増幅回路を構成することにより、信号
受信回路BRのヒステリシス特性を差動増幅回路に担わ
せることができる。
【0068】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
レベルシフト回路における電流増幅回路の基本的な回路
構成は上記実施例に限定されず、Nチャンネル型の入力
MOSFETのドレインにNチャンネル型の電流源MO
SFETのような付加MOSFETを結合し、その結合
点にレベルシフト電圧を出力させるようにしてもよい。
【0069】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0070】(1)入力信号の立上がり変化及び立下り
変化に応じてパルス状に変化される制御信号によって一
対の伝送線路をプリチャージ・ディスチャージ型の駆動
回路で双方共にプリチャージ状態又は何れか一方をディ
スチャージ状態とする制御を行って、信号を送信し、こ
れを受ける信号受信回路は、出力論理値に対する入力し
きい値電圧に上記プリチャージレベルとディスチャージ
レベルとの電位差よりもレベルの小さなヒステリシス特
性を備えるから、小振幅で低消費電力の高速な信号伝送
を実現することができる。 (2)さらに伝送線路上での小さな信号振幅は回路基板
上でLSIに外付けされる外部抵抗を要することなく実
現されるので、CMOS又はバイポーラ・CMOS回路
を主体とするディジタル処理装置の回路基板上への実装
効率を向上させることができる。 (3)駆動回路は、相互に導電型の異なる直列接続され
たプリチャージMOSFETとディスチャージMOSF
ETとによって構成することによって、伝送線路のプリ
チャージレベルを電源電圧にすることができる。これに
対し、ディスチャージ及びプリチャージの双方のMOS
FETをNチャンネル型で構成することにより、CMO
S構成の駆動回路に生ずるようなラッチアップを防止で
き、信号送信回路BDを出力段に有するLSIが搭載さ
れる回路基板の活栓挿抜を可能にできる。 (4)一対の伝送線路を第1及び第2の制御信号のパル
ス状変化に応じて基準電位を中心に差動的に駆動するこ
とにより、信号伝送速度の高速化を一層向上させること
ができる。 (5)信号送信回路における駆動回路のプリチャージM
OSFETとディスチャージMOSFETの直列回路を
複数個並列に設けることによって、駆動回路の駆動能力
を伝送線路の負荷容量に容易に対応させることができ
る。 (6)パルス状に変化される制御信号の形成にゲート遅
延を用いることによってそのような制御信号のパルス状
変化を簡単な回路構成で得ることができる。 (7)パルス状に変化される制御信号をクロック信号に
同期して生成することにより、パルス状に変化される制
御信号のパルス幅などを高精度に規定できて信号伝送の
安定化を増すことができる。 (8)伝送線路のディスチャージレベルを検出して制御
信号のパルス状変化期間を制御することによって、伝送
線路のディスチャージレベルを一定レベルにクランプで
き、信号受信回路の動作を安定化できる。 (9)差動増幅回路を備える信号受信回路に、一対の伝
送線路の信号レベルを上記差動増幅回路の動作点近傍の
レベルにレベルシフトして当該差動増幅回路に供給する
レベルシフト回路を採用することにより、信号受信回路
の動作の高速化を図ることができる。 (10)差動増幅回路を備える信号受信回路に、当該差
動増幅回路の出力を帰還入力して一対の電流増幅回路の
出力レベルの差を拡大する帰還用MOSFETを上記一
対の電流増幅回路に結合して成るレベルシフト回路を採
用することによって、信号受信回路におけるヒステリシ
ス特性を容易に実現できる。 (11)一対の差動入力MOSFETと能動負荷とを備
える差動増幅回路の当該能動負荷と一方の差動入力MO
SFETとの結合点から得られる出力を帰還入力して上
記一対の差動入力MOSFETの夫々に流れる電流の差
を拡大する帰還用MOSFETを夫々の差動入力MOS
FETの電流経路に結合して成る差動増幅回路を信号受
信回路に採用することにより、信号受信回路のヒステリ
シス特性を差動増幅回路に担わせることができる。
【図面の簡単な説明】
【図1】単位送信回路の第1の実施例回路図である。
【図2】単位受信回路の第1の実施例回路図である。
【図3】差動型MOS伝送回路の一実施例が適用される
ディジタル処理装置の一例ブロック図である。
【図4】図2及び図1に示される回路の動作信号波形図
である。
【図5】図2に示されるレベルシフト回路のヒステリシ
ス特性の一例説明図である。
【図6】信号送信回路の第2の実施例回路が示される。
【図7】伝送線路を介して図6の信号送信回路と図2の
信号受信回路が結合されたときの動作波形図である。
【図8】信号送信回路の第3の実施例回路である。
【図9】信号送信回路の第4の実施例回路である。
【図10】信号送信回路の第5の実施例回路である。
【図11】一対の伝送線路上の信号を完全差動化する場
合の差動型MOS伝送回路の実施例回路図である。
【図12】ディジタル処理装置の一例として示されるA
TMスイッチシステムの一例ブロック図である。
【図13】本発明を適用したワークステーションの一例
ブロック図である。
【図14】レベルシフト回路の第2の実施例回路図であ
る。
【図15】信号受信回路の別の実施例としてのシュミッ
トトリガ型差動受信回路の回路図である。
【符号の説明】
PKG 電子回路パッケージ VLSI1〜VLSI2 大規模集積回路装置 BD 信号送信回路 UBD 単位送信回路 L0 伝送線路 BR 信号受信回路 UBR 単位受信回路 LS レベルシフト回路 SA センスアンプ N5〜N10 駆動回路 Q1,Q3 プリチャージMOSFET Q2,Q4 ディスチャージMOSFET PRO1,PRO2 信号加工回路 AND1〜AND6 論理積回路 F/F1〜F/F2 エッジトリガー型フリップフロッ
プ LVD レベル検出回路 R1,R2 抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03K 17/687 19/017 8839−5J 19/0948 9473−5J H03K 17/687 H 8839−5J 19/094 B (72)発明者 伊藤 邦洋 神奈川県横浜市戸塚区戸塚町180番地 日 立通信システム株式会社内

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 2値の論理値を採り得る入力信号の第1
    の論理値から第2の論理値への変化に基づいてパルス状
    に変化される第1の制御信号と上記入力信号の第2の論
    理値から第1の論理値への変化に基づいてパルス状に変
    化される第2の制御信号とを形成する信号加工回路と、
    出力が一方の伝送線路に結合され、上記第1の制御信号
    のパルス状変化の期間に当該一方の伝送線路をディスチ
    ャージし、そうでない期間には当該一方の伝送線路をプ
    リチャージする第1の駆動回路と、出力が他方の伝送線
    路に結合され、上記第2の制御信号のパルス状変化の期
    間に当該他方の伝送線路をディスチャージし、そうでな
    い期間には当該他方の伝送線路をプリチャージする第2
    の駆動回路とを備え、双方の伝送線路のプリチャージ状
    態と何れか一方の伝送線路のディスチャージ状態を形成
    する信号出力回路と、 入力が上記一対の伝送線路に結合され、何れか一方の伝
    送線路のディスチャージによって形成される当該一対の
    伝送線路の電位差を差動増幅して2値の論理値を採り得
    る出力信号を形成すると共に、当該出力信号の正帰還に
    より、上記2値の出力論理値に対する入力しきい値電圧
    に上記プリチャージレベルとディスチャージレベルとの
    差電圧よりも小さなレベルのヒステリシス特性を備えた
    シュミットトリガ型の信号受信回路と、を備えて成るも
    のであることを特徴とする差動型MOS伝送回路。
  2. 【請求項2】 上記第1の駆動回路は、相互に導電型の
    異なる直列接続されたプリチャージMOSFETとディ
    スチャージMOSFETとの結合ノードに一方の伝送線
    路が結合されると共に上記第1の制御信号によってプッ
    シュプル動作され、当該第1の制御信号のパルス状変化
    の期間にディスチャージ動作を行うものであり、 上記第2の駆動回路は、相互に導電型の異なる直列接続
    されたプリチャージMOSFETとディスチャージMO
    SFETとの結合ノードに他方の伝送線路が結合される
    と共に上記第2の制御信号によってプッシュプル動作さ
    れ、当該第2の制御信号のパルス状変化の期間にディス
    チャージ動作を行うものであることを特徴とする請求項
    1記載の差動型MOS伝送回路。
  3. 【請求項3】 上記第1の駆動回路は、相互に同一導電
    型の直列接続されたプリチャージMOSFETとディス
    チャージMOSFETとの結合ノードに一方の伝送線路
    が結合されると共に上記第1の制御信号によってプッシ
    ュプル動作され、当該第1の制御信号のパルス状変化の
    期間にディスチャージ動作を行うものであり、 上記第2の駆動回路は、相互に同一導電型の直列接続さ
    れたプリチャージMOSFETとディスチャージMOS
    FETとの結合ノードに他方の伝送線路が結合されると
    共に上記第2の制御信号によってプッシュプル動作さ
    れ、当該第2の制御信号のパルス状変化の期間にディス
    チャージ動作を行うものであることを特徴とする請求項
    1記載の差動型MOS伝送回路。
  4. 【請求項4】 上記第1の駆動回路及び第2の駆動回路
    は、伝送線路の負荷容量成分に応じて、プリチャージM
    OSFETとディスチャージMOSFETの直列回路を
    複数個並列に備えて成るものであることを特徴とする請
    求項2又は3記載の差動型MOS伝送回路。
  5. 【請求項5】 2値の論理値を採り得る入力信号の第1
    の論理値から第2の論理値への変化に基づいてパルス状
    に変化される第1の制御信号と上記入力信号の第2の論
    理値から第1の論理値への変化に基づいてパルス状に変
    化される第2の制御信号とを形成する信号加工回路と、
    基準電位に強制される一方の伝送線路に出力が結合さ
    れ、上記第1の制御信号のパルス状変化の期間に当該一
    方の伝送線路をディスチャージし、上記第2の制御信号
    のパルス状変化の期間には当該一方の伝送線路をチャー
    ジする第1の駆動回路と、上記基準電位に強制される他
    方の伝送線路に出力が結合され、上記第2の制御信号の
    パルス状変化の期間に当該他方の伝送線路をディスチャ
    ージし、上記第1の制御信号のパルス状変化の期間には
    当該他方の伝送線路をチャージする第2の駆動回路とを
    備え、双方の伝送線路の基準電位状態と何れか一方の伝
    送線路が上記チャージ状態で他方の伝送線路がディスチ
    ャージ状態との併せて3状態を形成する信号出力回路
    と、 入力が上記一対の伝送線路に結合され、当該一対の伝送
    線路の電位差を差動増幅して2値の論理値を採り得る出
    力信号を形成すると共に、当該出力信号の正帰還によ
    り、上記2値の出力論理値に対する入力しきい値電圧
    に、上記基準電位と上記チャージレベルとの差電圧より
    も小さく且つ当該基準電位とディスチャージレベルとの
    差電圧よりも小さなレベルのヒステリシス特性を備えた
    シュミットトリガ型の信号受信回路と、を備えて成るも
    のであることを特徴とする差動型MOS伝送回路。
  6. 【請求項6】 上記信号加工回路は、上記入力信号と当
    該入力信号を論理反転させて遅延させた信号とを入力し
    て双方の入力が第1の論理値を採る期間にパルス状に変
    化する上記第1の制御信号を形成する第1の論理回路
    と、上記入力信号の反転信号と当該入力信号を遅延させ
    た信号とを入力して双方の入力が第1の論理値を採る期
    間にパルス状に変化する上記第2の制御信号を形成する
    第2の論理回路と、を備えて成るものであることを特徴
    とする請求項1乃至5の何れか1項記載の差動型MOS
    伝送回路。
  7. 【請求項7】 上記信号加工回路は、2値の論理値を採
    り得る上記入力信号が第1の論理値を採るとき、当該入
    力信号の変化タイミングが同期されるクロックのパルス
    幅を以ってパルス状に変化される上記第1の制御信号を
    出力する第3の論理回路と、上記入力信号が第2の論理
    値を採るとき当該入力信号の変化が同期されるクロック
    のパルス幅を以ってパルス状に変化される上記第2の制
    御信号を出力する第4の論理回路と、入力信号の論理値
    がその直前のクロックサイクルにおける入力信号の論理
    値と一致するか否かを判定し、一致するときに第1及び
    第2の制御信号のパルス状変化を阻止するための第3の
    制御信号を上記第3及び第4の論理回路に出力する第5
    の論理回路と、を備えて成るものであることを特徴とす
    る請求項1乃至5の何れか1項に記載の差動型MOS伝
    送回路。
  8. 【請求項8】 上記信号加工回路は、上記一対の伝送線
    路のディスチャージレベルが所定レベルに低下したこと
    を検出するレベル検出回路と、2値の論理値を採り得る
    上記入力信号と上記レベル検出回路からの検出信号とを
    受け、当該入力信号が第1の論理値にされてから上記検
    出信号によってディスチャージレベルの低下が検出され
    るまでの期間にパルス状に変化される第1の制御信号を
    形成する第6の論理回路と、上記入力信号と上記レベル
    検出回路からの検出信号とを受け、当該入力信号が第2
    の論理値にされてから上記検出信号によってディスチャ
    ージレベルの低下が検出されるまでの期間にパルス状に
    変化される第2の制御信号を形成する第7の論理回路
    と、を備えて成るものであることを特徴とする請求項1
    乃至5の何れか1項記載の差動型MOS伝送回路。
  9. 【請求項9】 上記信号受信回路は、差動増幅回路と、
    入力に結合された上記一対の伝送線路の信号レベルを上
    記差動増幅回路の動作点近傍のレベルにレベルシフトし
    て当該差動増幅回路に供給するレベルシフト回路とを供
    え、 上記レベルシフト回路は、伝送線路のレベルをゲートに
    受ける入力MOSFETと負荷素子との直列接続点を出
    力端子として当該出力端子の電圧を入力MOSFETの
    入力電圧に応じて変化させる一対の電流増幅回路と、上
    記差動増幅回路の出力を帰還入力して上記一対の電流増
    幅回路の出力レベルの差を拡大するために夫々の電流増
    幅回路に結合された帰還用MOSFETと、を備えて成
    るものであることを特徴とする請求項1乃至8の何れか
    1項記載の差動型MOS伝送回路。
  10. 【請求項10】 上記信号受信回路は、差動増幅回路
    と、入力に結合された上記一対の伝送線路の信号レベル
    を上記差動増幅回路の動作点近傍のレベルにレベルシフ
    トして当該差動増幅回路に供給するレベルシフト回路と
    を供え、 上記レベルシフト回路は、伝送線路のレベルをゲートに
    受ける入力MOSFETと負荷素子との直列接続点を出
    力端子として当該出力端子の電圧を入力MOSFETの
    入力電圧に応じて変化させる一対の電流増幅回路を備え
    てなり、 上記差動増幅回路は、上記電流増幅回路の出力端子端子
    に結合された一対の差動入力MOSFETと、当該一対
    の差動入力MOSFETに結合された能動負荷と、この
    能動負荷と一方の差動入力MOSFETとの結合点から
    得られる出力を帰還入力して上記一対の差動入力MOS
    FETの夫々に流れる電流の差を拡大するために夫々の
    差動入力MOSFETの電流経路に結合された帰還用M
    OSFETと、を備えて成るものであることを特徴とす
    る請求項1乃至8の何れか1項記載の差動型MOS伝送
    回路。
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