JPH02502688A

JPH02502688A - Ｂｉｃｍｏｓ論理回路

Info

Publication number: JPH02502688A
Application number: JP63502300A
Authority: JP
Inventors: ブドン、ジエラール; モリエール、ピエール; オン、イアン; アーパーズパツチ、アンソニイ、ガス; ダンスキイ、アレン、ハーヴエイ; ヴアン・フアン、ニギイア; プルチイーノ、ビイジヨー; ジイール、ステイブン、ジヨン; ザカーマン、アドリアン
Original assignee: インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date: 1987-12-01
Filing date: 1988-02-22
Publication date: 1990-08-23
Anticipated expiration: 2011-09-25
Also published as: WO1989005547A1; EP0318624B1; DE3788132D1; US5166552A; JP2538660B2; EP0318624A1; DE3788132T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】高性能マルチ・エミッタＢＩＣＭＯ５論理回路ファミリ［発明の背景］本発明は、一般的にはＢＩＣＭＯ５論理回路（同一チップにバイポーラ及び０ＭＯ５の回路が存在する）に関し、特に、ＣＭＯＳデバイスに関して低電力損、高入力インピーダンス及び高雑音余裕度を維持すると共にバイポーラ・デバイスに関して高駆動能力を維持しながら、電力遅延積が改良された論理回路の新しいファミリに関するものである。

幾つかの８１０Ｍ０５回路は、既に文献に記載されている。

これらの回路は全て、同じ原理に基づいて動作する。即ち、バイポーラ・トランジスタはブツシュ・プル電流ブースタとして動作し、電界効果トランジスタ（ＮＦＥＴ及びＰＦＥＴ　）は論理機能を構成してバイポーラ・トランジスタのベース電流を駆動するように用いられる。バイポーラ及びユニポーラの両方の技術の最適な仕様を得るように設計された回路では、ＦＥＴは論理の実行のために用いられ、バイポーラ・トランジスタは負荷の駆動のために用いられる。

そのような最適な回路の例は、次のような文献に示されている。即ち、参考文献１：　Ｈｏｗ　Ｍｏｔｏｒｏｌａ　Ｍｏｖｅｄ　ＢＩＭＯＳ　Ｕｐ　Ｔｏ　ＴｈｅＶＬＳＩ　Ｌｅｖｅｌｓ、”　Ｅｌｅｃｔｒｏｎｉｃｓ、　Ｊｕｌｙ　　１０ｐ　　１９８６＋　ｐｐ−６７−’Ｔｏ。

参考文献２：　ＣＭＯＳ／Ｂｉｐｏｌａｒ　Ｃ１ｒｅｕｉｔｓ　ｆｏｒ　５　Ｑ　ＭＨｚＤｉ８ｉｔａｌ　Ｐｒｏｃｅｓｓｉｎｇｏｂｙ　Ｔ、　　Ｈｏｔｔａ　ｅｔ　ａｌ、　　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆＳＳＣ，Ｖｏｌ、５ｃ−２１Ｎｏ、　　５９　０ｃｔｏｂｅｒ　　１９８６９　　ｐｐ、　　８０８−８１３゜参考文献３　：　　”Ａ　５ｕｂｎａｎｏｓｅｃｏｎｄ　ＢＩ−ＣＭＯＳ　Ｇａｔｅ　ＡｒｒａｙＦａｍｉｌｙ″　ｂｙ　Ｈ，Ｎａｋａｓｈｉｂａ　ｅｔ　ａｌ、　　ＩＥＥＥ　　ｌ　９８５．　　ＣｕｓｔｏｍＩｎｔｅ８ｒａｔｅｄ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ、ｐｐ−６３６６゜第１Ａ図及び第１Ｂ図は、前記文献１及び２に夫々掲載された２つの公知のＢＩＣＭＯＳナンド・ゲート回路を示している。

第１Ａ図は、前記文献１の第３図に例示されているような、ＦＥＴ及びバイポーラのデバイスから成る２人力Ｂ　Ｉ　ＣＭＯＳナンド・ゲート回路の標準的な実施例を示している。

第１Ａ図から理解されるように、論理ブロックＦｐはＰＦＥＴのＰｌｌ及びＰＩ３から成る。Ｆｐ及びＦｎは、ＮＰＮトランジスタＴ１１及びＴ１２がオンになったときに、それらのトランジスタへ夫々ベース電流を提供する。Ｔ１１及びＴ１２は、・ゲート回路の夫々プル・アップ及びプル・ダウンのトランジスタであり、次の段に対する駆動デバイスとして慟らく。Ｔ１１のエミッタと７１２のコレクタとの間の共通ノードは、出力ノードＯＵＴであり、ゲート回路により実行される論理機能Ｆが利用できる出力端子につながっている。

Ｔ１１をカット・オフするためには、ノードＵＰに蓄積された電荷が除かれなければならない、この放電は、Ｆｎと同様なＮ１３及びＮ１４から成る論理ブロックＦ１により制御される。しかしながら、その放電はまた抵抗（前記文献３においてＺで参照されているような）を介しても行なえることに注意されたい。

同様にして、Ｔ１２をカット・オフするために、フィードバックＮＦＢＴのような放電デバイスＺｌｌによりノードＤＮが放電される。このＮＦＥＴのゲートは、ノードＵＰにつながっている（それはまたノードＯＵＴにつながらていても良い）、ノードＤＮはまた抵抗（前記文献３においてＺで参照されているような）によって放電されても良い。

第１Ａ図に示されたナンド・ゲート回路の論理動作は以下のように説明することができる。即ち、入力Ａ若しくはＢ（又は両方とも）が”低い”（°０°論理）状態のときには、ノードＵＰがＰＦＥＴによってＶｄｄと同じ電圧に設定され、Ｔｌｌがオンになり、一方Ｔ１２は２つのＮＦＥＴの”オフ゛状態のためにカット・オフされる。

それで、出力０ＬＩＴは゛高い”（°１°論理）状態に設定される。

入力Ａ及びＢが両方とも”高い”状態のときには、ＰＦＥＴのいずれも導通せず、Ｔ１１はオフとなり、Ｔ１２はＮＦＥＴによりオンになる。出力０ＬＩＴは” 低い８！Ｉ！に設定される。

さて、入力Ａ（又はＢ）七”高い゛状態から”低い゛状態にすると、他方の入力は“高い”状態のままであるのだが、ＰＦＥＴのうちの１つＰｌｌ（又はＰＩ３）がＴ１１をオンにすることになる。一方Ｔ１２のベースは、Ｎ１１（又はＮ１２）がオフ状態に設定されているためにもはや導通状態にバイアスされない、それ故に、出力は”低い”状態から゛高い８態になる。従って、論理関数ｆ＝Ｘ４が出力ＯＵＴで利用できる。

第１Ｂ図は、２人力ＢＩＣＭＯＳナンド・ゲート回路の別の実施例を示している。このゲート回路は、前記文献２の第２Ａ図に示されたものに類似している。参照番号１１と印された第１Ｂ図の回路は、第１Ａ図の回路１０との類似点を幾つか有している。しかしながら、Ｎ１７及びＮ１８から成る論理ブロックＦ１はもはやノードＤＮのかわりに接地電位ＧＮＤに接続されており、放電デバイスＺ１２は抵抗体である。

出力ノードＯＵＴでの容量性負荷は、ＮＰＮトランジスタＴ１３又はＴ１４によって夫々充電又は放電される。要するに、これらのＮＰＮトランジスタは１組の電流ブースタとして動作する。この回路では、ベース・ノードＵＰ及びＤＮに蓄積された電荷は、夫々Ｎ１７とＮ１８から成るＦ１ブロック及び抵抗体２１２を通って流れ出る。この放電は、両方のＮＰＮトランジスタがアクティブである時間を最小にすることにより高速化及び低電力化に寄与する。論理動作は、先に説明したのと全く同じである。

第１Ｂ図の２人力ＢＩＣＭＯＳナンド回路がプル・アップ・ブロック１２及びプル・ダウン・ブロック１３の両方から成るように理解され得ることに注意されたい。

プル・ダウン・ブロック１３は、Ｎ１５、Ｎ１６及びＴ１４から成り、一方、プル・アップ・ブロック１２は、Ｎ１７、Ｎ１８、ＰＩ３、ＰＩ３及びＴ１３から成る。これらのブロックは１つの地点で結合されている。その地点は、論理関数Ｆが利用できる出力端子０ＬＩＴＰＵＴに接続された出力ノード０１ＪＴである。

第１Ａ図及び第１Ｂ図に示された両方の場合には、ＢＩＣＭＯＳナンド・ゲート回路が類似性のために選ばれた。この回路は、高性能、低電力消費であって構成が容易なものである。ＢＩＣＭＯ８技術の基本原理に従い、回路は、必要とされる駆動能力を提供するように１対のブツシュ・プル・バイポーラ・デバイスを用いている。一方、ＣＭＯ５の低電力要求は、回路が何ら直流電流を引くようなことはないので、保たれている。これらの特徴によって、ＣＭＯ５回路ｅＢＴｃＭＯＳ構造に変更することができる。バイポーラ・ブツシュ・プル・デバイスが０Ｍ０５回路を負荷から分離する。それで、装置負荷の劣化が全ての回路機能について同じになる。さらに、電力損はバイポーラ等価回路におけるよりも低くなり、そして、平均電力損はＣＭＯ５等個回路におけるよりもさらに少ない。

このタイプの回路の問題の１つは、エミッタ・フォロワ中のプル・アップ・トランジスタに接続された高負荷ＦＥＴ（論理入力当り１つのＰＦＥＴと１つのＮＦＥＴ）の使用のために、ノードＵＰでの立上り及び立下りの信号が比較的遅いことである＃幾＜つかの入力が用いられるときには、ノードＵＰを駆動する論理機能は幾くつかのＣＭＯＳデバイスによって実行される９例えば、４ウエイ・ナンドのＦｐ及びＦｎのブロックは４個の並列ＰＦＥＴ及び４個の直列Ｎ　ＦＥＴから成る。そのようなＣＭＯ５論理回路は低い立上り及び立下りの遷移を有すること、即ち、入力の数が多くなればなる程、遷移が増々遅くなることは周知である。伝搬遅延に影響を及ぼすことに加えて、ＮＰＮ）ランジスタが両方ともオンになる遷移時間の増大は、これらのＮＰＮ）ランジスタを通ってＶｄｄから接地電位まで流れるクロスオーバ電流を発生し、従って、電力消費が増大する。このような現象は、サブミクロンのデバイスでは重大な欠陥となる。

本発明の主目的は、論理入力の数が増加しても速度性能が低下しないようなり　Ｉ　ＣＭＯ５論理回路の新しいファミリを提供することである。

また、本発明の他の目的は、両方のＮＰＮトランジスタのアクティブの時間を最小にすることにより動作速度を向上させて電力消費を低減させるように、ＵＰノードでの充電又は放電が速いＢＩＣＭＯ５論理回路の新しいファミリを提供することである。

さらに、本発明の他の目的は、両方のＮＰＮトランジスタがアクティブのときにクロスオーバ電流が低減されるＢＩＣＭＯ５論理回路の新しいノアミリを提供することである。

［発明の概要］本発明の上記及びその他の目的を実現するために、間に出力ノードが結合されたプル・アップ・ブロック及びプル・ダウン・ブロックから成るｎ入力Ｂ　Ｉ　ＣＭＯ５！理回路の断回路ノアミリが提供される。本発明の好実施例では、プル・アップ・ブロックはｎ個の基本セルから成る。各セルは、エミッタ・フォロワとして設けられたＮＰＮプル・アップ・トランジスタを駆動する決定論理回路を用いて実現される。各決定論理回路は、正の電圧（Ｖｄｄ）と第１基準電圧（Ｖｒｅｆｌ）との間にバイアスされる。論理入力即ち信号Ａ１乃至Ａｎが、決定論理回路の入力に加えられる。ＮＰＮプル・アップ・トランジスタのエミッタは、オア・ドツト動作を提供するように一緒に結合されていて、論理関数Ｆが利用できる出力ノードに接続されている。この特定された実現は本発明の主特徴をなす。

好実施例では、決定論理回路はＣＭＯＳインバータから成る。この結果、プル・アップ・ブロックのＮＰＮプル・アップ・トランジスタを駆動する回路は、もはや、先行技術で行なわれているような遅いＣＭＯ５論理機能回路ではない。それは、速いＣＭＯＳインバータ及びそれに続く速いバイポーラ・トランジスタ即ち回路によって取って代わられた。軽負荷のＣＭＯＳインバータは複合ＣＭＯ５論理回路よりも速いし、バイポーラ・オア・ドツト動作のために付加される遅延はこのブツシュ・プル構成では無視できる。

別の好実施例では、決定論理回路はノア、ナンド等のような基本論理関数回路の中から選ばれる。

プル・ダウン・ブロックは、ｎ個のＮＦＥＴから構成され得る。各々は、論理入力を受取り、第１及び第２のノードの間に設けられるスタックを形成するように直列に接続される。

第１のノードは、第２基準電圧（Ｖｒｅｆ２）及びＮＰＮプル・ダウン・トランジスタのベースに接続された放電デバイス（ＮＦＥＴのような）に接続される。

ＮＰＮプル・ダウン・トランジスタのコレクタ及びＮＦＥＴスタックの他のノードは、−緒に結合されて、出力端子ＯＵＴに接続される。このような実現が標準的である。しかしながら、本発明のさらに別の実施例では、幾くつかのプル・ダウン・ブロックが並列にされ得る。

本発明は、さらに、フィードバック・インバータの実施、寄生ノード放電の実施及びＢ　Ｉ　ＦＥＴラッチの実施を含む。

［図面の簡単な説明］第１Ａ図及び第１Ｂ図は、Ｂ　Ｉ　ＣＭＯ５技術における先行技術の２人カナンド・ゲート回路の公知例を示す回路図、第２図は、本発明の基本原理を例示する好実施例に従ったｎ入カナンドＢＩＣＭＯＳ回路を示すブロック図、第３図は、速度性能を向上させて電力消費を低減させるため第２図の好実施例に従ったマルチ・エミッタ構造を特徴とする２人力Ｂ１ＣＭＯＳナンド回路の実際の実施例を示す回路図、第４図は、本発明の別の実施例に従った２Ｘ２人カマルチ・エミッタＢＩＣＭＯ５ＯＡ１回路の実施例を示す回路図、第５図及び第６図は、夫々、本発明の別の実施例に従ったマルチ・エミッタＸＯＲ及び高密度マルチ・エミッタ４人力ナンドＢＩＣＭＯ５回路の実施を示す回路図、第７図は、本発明のさらに別の実施例に従った２重プル・ダウン・ブロックを有する高速マルチ・エミッタ４人力ナンド回路の実施を示す回路図、第８図は、第１Ａ図及び第１Ｂ図に示されたような先行技術の回路と第３図の本発明の回路とのクロスオーバ電流を比較して示す波形図、第９図は、フィードバック・インバータ回＆８を含む本発明の１実施例を示す回路図、第１０図は、本発明の１実施例の回路図、及び第１１図は、第１０図に示された実施例についての電圧対時間のグラフである。

［好実施例の詳細な説明］以下の考察から本発明の基本原理を理解することができる。

この考察は、本発明の好実施例を例示するために過ぎないｎ入力ナンド・ゲート回路に関して与えられている。

ｎ入力（ＡＩ、・・・、Ａｎ）ナンド・ゲート回路及びその関係する論理間数Ｆを考察する。ここで、Ｆ＝Ａ１・Ａ２・・・・Ａ１・・・・Ａｎ　　　　（１）又は他に次のように表わされる。

Ｆ＝λ１＋Ａ２＋・・−Ｘ１＋・・・Ｘｎ　　　　　（２）Ｂ１０Ｍ０５回路においてそのような関数を実現するために、次のような構成に従ってｎ入力ナンド・ゲート回路のプル・アップ・ブロックを作るように式（２）を用いることができる。即ち、各セルはＮＰＮ）ランジスタを駆動するＣＭＯＳインバータを用いて実施される。これら３つのデバイスは、”反転エミッタ・フォロワ”又はＩＥＦと呼ばれる基本セルを形成し、そして、基本ＩＥＦセルがエミッタ・フォロワを駆動するインバータにより構成されていることを表わすために記号的にはＩＥＦ＝ＩＮＶＥＲＴ’ＥＦと表現され得るのである。セルＩＥＦ＋の回路に加えられる論理入力信号Ａｉは、従って反転され、そして、論理信号Ｘ丁がセルの出力で利用できる。

論理高力間で”オア”機能を実行するようにこれらのＩＥＦセルの全てヲ接続することによって、プル・アップ・ブロックを作ることができる。従って、その結果、次のような論理関数を実行することになる。即ち、Ｆ＝Ｘ丁十λ２＋・・・十Ａ五である。

単一のＮＰＮ）ランジスタを駆動するようにｎ個のＦＥＴを直列に接続することにより、式（１）に従いプル・ダウン・ブロックを作ることができる。より一般的には、プル・ダウン・ブロック中の回路は、当業者には周知のように、プル・アップ・ブロック中の論理回路の２重イメージになっている。

第２図は、先に説明したように本発明の好実施例によるｎ入力ナンド回路を示す。ｎ入力ナンド回路２０は、第１電力（を圧）源（例、ｔば、ｖｄｄ）と第２を力（電圧）源（例工ば、接地電位ＧＮＤ）との間で、夫々参照番号２１及び２２で示されたプル・アップ・ブロックとプル・ダウン・ブロックとを直列に接続することにより実現される。結合の地点での共通ノードは、回路の出力ノードＯＵＴである。従って、論理開数Ｆは参照番号２３で示された出力ノード端子で利用できる。論理入力信号Ａ１、・・・、Ａｎは、夫々、回路２０の入力端子Ｘ１、・・・、Ｘｎに加えられ、それから適切なＰ及びＮ型のデバイスの適切な入力端子に加えられる。

本発明の基本原理より、プル・アップ・ブロック２１は、Ｉ　ＥＦＩ乃至ＩＥＦｎで示されたｎ個の基本セルから成る。

各セルＩＥＦｉ（１＝１乃至ｎ）は、ＮＰＮプル・アップ・トランジスタＴ１を駆動するＣＭＯＳインバータＣ１（１対の相補型ＦＥＴで形成された）から成る。ＰＦＥＴのドレイン領域及びＴ１のコレクタはＶｄｄに接続される。インバータＣ１の８カとＮＰＮトランジスタのベースとの間に共通であるノードが、Ｃノードとして参照されている。論理信号Ａ１がインバータの入力端子ＩＮＩに加えられる。各論理信号Ａ１はトランジスタＴｉのベースを制御するために反転される。トランジスタＴＩがエミッタ・フォロワとして設けられている。Ｔｉのエミッタに対応していてＴｉが利用できる端子は、０ＵＴＩとして参照されている。

ＣＭＯＳインバータＣ１のＮＦＥＴのソース領域は、接地電位にされるが、又は基準電圧Ｖｒｅｆｌｌに接続され得る。大抵、どの適用例でもそっとはかざらないが、基準電圧Ｖｒｅｆｌｌ（ｉ＝１乃至ｎ）の全てが同じでＶｒｅｆｌに等しいであろう、Ｖｒｅｆｌは次の関係に従って選ばれなければならない、即ち、接地電位＜Ｖｒｅｆｌ＜接地電位＋２Ｖ　　　（ＴＩ）ＥＶ　　　（ＴＩ）は、トランジスタＴ１のベースとエミッタＥ間の電位差を表わす、第２図から明らかなように、インバータＣ１の全てがＶｄｄとＶｒｅｆｌとの間に接続され、トランジスタＴ１のエミッタの全てがオア・ドツト動作を実行するように一緒に結合され、そして、回路の出力ノード０ＬＩＴに接続されている。回路は、マルチ・エミッタ構造を含んでいる。

プル・ダウン・ブロック２２は、単一のＮＰＮプル・ダウン・トランジスタＴ２を駆動するように第１及び第２のノード間に直列に接続されたｎ個のＮＦＥＴ　　Ｆ２１乃至Ｆ２ｎから構成され得る。これらｎ個のＮＦＥＴは参照番号２４で示された論理スタックを形成している。その論理スタックは、プル・アップ・ブロック中の回路の２重イメージとなっている。さらに、論理スタックの導通は、第２基準電圧Ｖｒｅｆ２に接続された放電デバイスＺによって制御される。好実施例では、放電デバイスＺはＮＦＥＴであり、そのゲート電極は出力ノードＯＵＴに接続され、そのソース領域は接地電位又は第２基準電圧Ｖｒｅｆ２に接続される。第２基準電圧Ｖｒｅｆ２の値は、次のような関係に従って選ばれる。即ち、接地電位＜Ｖｒｅｆ２＜Ｍ地電位十ｖＢＥ（Ｔ）論理スタック゛の第１ノード（Ｆ２ｎのソース領域）は、ＮＰＮトランジスタＴ２のベースと放ｔＮＦＥＴ　　Ｚのドレイン領域に対して共通であり、ＤＯＷＮノード即ちＤＮで参照される。

スタックの第２ノード（Ｆ２１のドレイン領域）は、Ｔ２のコレクタに結合され、そして出力ノード０ＬＩＴに接続されている。

プル・ダウン回路２２は、好実施例では、プル・ダウンのスイッチング遅延を向上させて遅延を釣合いのとれたものにするために、変更され得る。特に、より多くのＦＥＴデバイスがＦＥＴスタック２４に付加されると、入力から０ＬＩＴノード２３までの伝搬遅延が特定の入力ラインに増々依存するようになることに注目した。その入力ラインによって、０ＬＩＴノード２３はその電圧レベルを変える。このことに関して、Ａ１が高い状態になるときの伝搬遅延は、入力ラインＡ１からＯＵＴノード２３までについて測定される方が（スタックへの他の入力端子の全てが既に高い状態にあると仮定すると）、入力端子ＡＮからＯＵＴノード２３までについて測定される遅延（ＡＮが高い状態になるとき）よりも遅い。遅延におけるこの差は、ＦＥＴ　　Ｆ２１のソースでのインピーダンスがＦＥＴ　　Ｆ２Ｎのソースでのインピーダンスよりもずっと高いので、起きる。同様に、ＦＥＴ　　２ｎのゲートでの電圧の変化は、ＦＥＴ　　２ｎによりそのソースへ直ちに容量的に結合される。そのソースは、バイポーラ・トランジスタＴ２のベースに接続されている。０ＬＩＴノード２３を実際にプル・ダウンするのは、トランジスタＴ２である。従って、入力ラインＡＮにおける電圧の変化はトランジスタＴ２のベースに迅速に結合され、一方、入力ラインＡ１における電圧の変化は、その影響がトランジスタＴ２のベースで感知される前に、幾くつかのＦＥＴデバイス１ｅ：通って伝搬しなければならない。この遅延の差は、４ウエイ・ナンド回路では５０％にも及ぶことがある。

この遅延スキューを除去するために、デバイスＦ２Ｍ’、Ｆ　　、及びＦ　　、の同じスタックがプル・ダウン回路２２に付加され得る。それらへの入力は、Ｆ　　　、Ｆ　　　及びＦ２Ｍのスタックに関するのとは逆の順番に提供されている。

この構成は、第２図に破線で示されたデバイスＦ　　５、Ｆｎ２１・及びＦ２１・によって例示されている。この付加ＦＥＴスタックについては、ＡＮ入力が最上部入力となっていて、一方、Ａ１人力が最下部入力となっている。

本質的には、ＯＵＴノード２３を降下電圧レベルまで引き下げるために、入力ＡＩ（それが高い状態になるとき）によって両方のデバイスＦ２１及びＦ２１．が用いられる−　Ｆ　２１はスタック中の最上部入力にあり、一方Ｆ２１・はスタック中の最下部入力にある。同じ状況が入力ＡＮについても起きる。従って、入力Ａ１からＯＵＴノード２３までについての遅延と入力ＡＮからＯＵＴノード２３までについての遅延とは等しく、プル・ダウン回路の動作における遅延スキューが除去される。

この結果、プル・アップ・ブロックを駆動する回路は、もはや、遅いＣＭＯ５論理関数回路ではない、それは、速いＣＭＯＳインバータ及びそれに続く速いバイポーラ・トランジスタ即ち回路に取って代わられた。軽負荷ＣＭＯＳインバータは複合ＣＭＯ５論理回路よりも速いし、バイポーラ・オア・ドツト動作のために付加される遅延はこのブツシュ・プル構成では無視できる。

第２図に示された好実施例の特定な例として、第３図は、参照番号３０で示され以後ＭＥＮＡＮＤとして参照される２人カマルチ・エミッタ・ナンドの実施例を示している。ＭＥＮＡＮＤのプル・アップ・ブロック３１は、２つのＮＰＮトランジスタＴ３１及びＴａ２を夫々駆動する２つのＣＭＯＳインバータＣ３１（Ｐ３１、Ｎ８１）及びＣ３２（Ｐ３２、Ｎ３２）で実現された２つのＩＥＦセルから成る。基準電圧Ｖｒｅｆｌ及びＶｒｅｆ２は、夫々、ダイオードＤ３０又はプル・アップ・ブロックについての抵抗体Ｒ３０とダイオードＤ３０の組合せたもの及びプル・ダウン・ブロックについての低しきい値ＮＦＥＴ　　Ｆ２Ｏによって実現されている。

ある論理構成では、Ｔａ２（若しくはＴａ２又は両方）がそのベース・エミッタ接合を逆方向にバイアスされることがあり、その結果信頼性の問題を生じることがあるので、ダイオードＤ３０の役目は逆方向電圧を制限することである。高い値の抵抗体Ｒ３０はＴａ２のベースについて１■８Ｆ、を維持し、一方、そのエミッタは、Ｔａ２のベースに間して１■ＢＥであり、また、電源Ｖｄｄ下１■ＢＥである。このために、この回路は、０Ｍ０５回路の新しい世代により定義されるような、低電源（例えば、３．３Ｖ）で動作する。

代わりに、プル・アップ・ブロック３１についての基準電圧Ｖｒｅｆｌは、ダイオードＤ１００を介してＶｒｅｆｌのノードを接地電位のような基準電位に接続することによって発生され得る。このＶｒｅｆｌのノードは、また、直列接続のＦＥＴダイオードを介して、ＯＵＴノードにも接続されている。例えば、これらの直列接続ＦＥＴダイオードは、複数の直列接続ＮＦＥＴダイオード若しくはＰＦＥＴダイオード又はそれらの組合せを含むこともできるであろう、第３図に示された実施例では、直列接続ＦＥＴダイオードはトランジスタＰ１０１及びＮ１０２から成る。ＮＦＥＴ　　Ｎ１０２及びＰＦＥＴ　　ＰＩＯＩについてのゲートは、直列接続されたトランジスタＰ１０１及びＮ１０２の間の中央ノード１０４に接続されている。このようなトランジスタのゲート接続によって、トランジスタＰ１０１及びＮ１０２が可変抵抗として働く、その抵抗は、ＯＵＴノードとＶｒｅｆｌノードとの間の電圧差によって決まる。この電圧差が大きくなればなる程、Ｐｌｏｌ及びＮ１０２のトランジスタ構成の実効抵抗値は増々低くなる。

このＶ　ｒ　ｅ　ｆ　１楕成は、それらによって電流ミラー現象の発生が防げるので、幾くつかの状況においては好ましい、このことに関しては、Ｖｒｅｆｌノードが抵抗体Ｒ３０とダイオードＤ３０との間に設けられて抵抗体Ｒ３０が電圧源Ｖｄｄに接続されるなら、入力の全てが高い状態のときには、エミッタ・フォロワ・プル・アップ・バイポーラ・トランジスタにおいて電流ミラー現象が発生し得る。特に、Ｖｄｄバイアスした接続のために、電流が常に抵抗体Ｒ３０及びダイオードＤ３０を通って接地電位まで漬れる。従って、Ｖｒｅｆｌは大体０．７乃至０．７５ボルトのダイオード電圧降下したところに維持されることになる。入力の全てが高い８態でＮＦＥＴ　　Ｎ３１及びＮ３２が導通するときには、バイポーラ・ベース・ノードＣ１及びＣ２での電圧は、０．７乃至０．７５ボルトになる。従って、プル・アップ・ブロックにおけるバイポーラ・エミッタ・フォロワ・トランジスタの全て（第３図のＴａ２及びＴａ２）が、ダイオード電圧降下を流れるＩＥ流を反映させた電流を導通させる。このように、抵抗体ＦＬ３０を通って接地電位へ流れる電流によるばかりでなく、プル・アップ・ブロック３１中のバイポーラ・エミッタ・フォロワ・トランジスタからプル・ダウン・ブロック３２中のＮＦＥＴスタックを通って流れる電流によっても生じる重大な電力損が存在する。

しかしながら、ＶｒｅｆｌがダイオードＤＩＯＣＩ介して基準電位に接続され、そして、ダイオードＤ１００が０ＬＩＴノードに接続されたＰｌｏｌ及びＮ１０２を介してバイアスされているときには、この電流ミラー現象の影響は起きない。

特に、入力の全てが高い状態のときには、ＯＵＴノードは低い状態であり、それで、バイアス・デバイスＰ１０１及びＮ１０２並びにダイオードＤ１００を通って流れる電流はほとんど存在しない。従って、Ｖｒｅｆｌの電圧は、０．１ボルトのオーダーである。ＮＦＥＴ　　Ｎ３１及びＮ３２が導通しているので、バイポーラ・エミッタ・フォロワのベース・ノードＣ１及びＣ２での電圧は大体０．１ボルトである。だから、プル・アップ・ブロック３１におけるバイポーラ・エミッタ・フォロワ・トランジスタＴ３１及びＴａ２は導通しない、従って、電流ミラーの影響が除去され、電力損は最小にされる。

それらの直列接続ＦＥＴダイオードＰ１０１及びＮ１０２は、また、０ＬＩＴノードをクランプするように働く。このことに関しては、ＯＵＴノードが高い状態のときには、小さな電流がＰｌｏｌ及びＮ１０２を通ってダイオードＤ１００に与えられることになる。このような電流の流れによって、次のことが保証される。即ち、ノードＶｒｅｆｌでの電圧がほぼ０．７ボルトであり、そして、０ＬＩＴノードからＶｒｅｆ３までの電圧降下がＱ、７Ｖ十ＦＥＴのしきい値Ｖｔの２倍を決して越えないということである。

第８図の動作では、入力信号Ａ３１及びＡ３２の両方が高い状態のときには、Ｆ３１、Ｆ３２及びＴ２が導通して出力は低い状態になる。Ｔａ２及びＴａ２は、それらのベースが接地電位近くにバイアスされていてオフになる。

入力Ａ３１又はＡ３２のいずれかが低い状態のときには、Ｔａ２又はＴａ２が導通して、出力は高い状態になる。一方、Ｔ２は、そのベースがＮＦＥＴ　　Ｚのしきい値（例えば、０゜５Ｖ）にバイアスされていてオフになる。入力の両方が低い状態のときには、Ｔａ２及びＴ３２が導通して出力は高い状態になる。一方、Ｔ２は、そのベースがＺのしきい値にバイアスされていてオフになる。

入力Ａ３１（又はＡ３２）が高い状態にあり、他方の入力Ａ３２（又はＡ３１）が高い状態から低い状態ヘスイツチして、Ｔａ２（又はＴ３２）がオフのままであるときには、Ｔ３２（又はＴａ２）は、そのベースがＶｄｄにバイアスされてオンになり、一方、Ｔ２はカット・オフされる。′４って、出力ノード０ＬＩＴは低い状態から高い状態へ移って、ナンド関数を実行する。

この回路についての速度の向上は、以下のとおりに理解され得る。即ち、プル・アップ回路についてのスイッチング速度を制御するノードは、ノードＣ１（プル・アップ・バイポーラ・エミッタ・フォロワ・トランジスタＴ３１についてのベース端子）及びノートＣ２（プル・アップ・バイポーラ・エミッタ・フォロワ・トランジスタＴ３２についてのベース端子）である、Ａ３１が低い状態にスイッチし、それでＰ３１が導通するようになり、ノードＣ１に電荷を付加し始めて、バイポーラ・トランジスタＴ３１についてのベース電圧を上昇するときには、マルチ・エミッタ・プル・アップ回路への入力の数にかかわらず、ノードＣ１の電圧が上昇し始める前に２つのデバイス（Ｐ３１及びＮ３１）の容量のみが充電されなければならない、これに対して、第１Ａ図に示された先行技術の２人カブル・アップ回路については、ノードＬＩＰの電圧が上昇してＯＵＴノードを上昇させるようにスイッチすることができる前に、８つのデバイス（Ｐｌｌ、ＰＩ３、Ｎ１５）の容量が充電されなければならない。従って、そのプル・アップ回路は、第３図のマルチ・エミッタ・プル・アップ回路よりも、ＯＵＴノードを上昇させるようスイッチするのにより長い時間がかかる。そのノードに接続されたデバイスの容量のために、バイポーラ・プル・アップ・トランジスタのベース・ノードにおける電圧を上昇させる際の遅延は、第１Ａ図のプル・アップ回路に付加された各付加入力ＰＦＥＴデバイスについては累進的に増加している。

入力が高い値にスイッチして第１Ａ図中のＰＦＥＴ　　Ｐｉｌをオフにし、そしてＮＦＥＴ　　Ｎ１３及びＮ１４ｔオンにするような状況では、ノードＵＰの電圧を上に維持しているバイポーラ・エミッタ・フォロワ・トランジスタＴｌｌについてのベース端子ＵＰノードでの電荷は、８つのデバイスＮ１３、Ｎ１４及びＺｌｌを通って接地電位へ除去されなければならない（第１Ｂ図では、２つのデバイスＮ１７及びＮ１８を通る除去を必要とする）。これらのデバイスの各々は、電荷の流れの速度それ故にＬＩＰノードからの電荷除去の速度を妨げるような、電流の流れに対して所与の抵抗値を有する。

接地電位へのその除去の間に電荷が受ける全抵抗は、回路への各付加入力について、即ち、ＮＦＥＴスタックへ付加される各付加ＮＦＥＴについて、増加している。

これに対して、第３図のプル・アップ回路は、バイポーラ・エミッタ・フォロワ・トランジスタの各々についてのベース・ノードと電荷を消失する基準電位との間にただ１つのＦＥＴとの間のこの単一のデバイスは、より多くの入力が回路に加えられても、変わらない、むしろ、回路は、単に並列接続されたＩＥＦセルを付加するのみである。従って、第３図の回路と第１Ａ図及び第１Ｂ図に示されたようなタイプの先行技術の回路との間には、プル・ダウン動作中のスイッチング速度に重大な差が存在する。

本質的に、ＣＩ（又はＣ２）で信号が低い状態から高い状態に移るときに、各ＰＦＥＴ（例えば、Ｐ３１、・・・）は大変率さい容量を駆動すれば良いから、出力の立上り遅延は低減される。

同様に、信号が高い状態から低い状態に移るときに、ノードＣ１（又はＣ２）が小さな容量のために低減された量の電荷がただ１つのＦＥＴ　　Ｎ３１（又はＮ３２）のみを通って迅速に流れるので、出力の立上り遅延は低減される。従って、その遷移時間がクロスオーバ電流同様低減され、それで、出力は高い状態から低い状態に迅速に移る。

クロスオーバ電流の低減によって、電力消費が大幅に低減される。電圧基準Ｖｒｅｆｌ及びＶｒｅｆ２によって、ノードＣ（ＣＩ、Ｃ２）及びＤＯＷＮ　（ＤＮ　）での信号振幅の低減が可能となり、それ故に、それらのノードでのスイッチング速度の重大な向上がなされ、その結果、回路性能がより良くなる。

回路の入力容量もまた低減される。なぜなら、プル・アップＮＰＮ）ランジスタ（Ｔａ２．　　・・・）を駆動するのにより小さなＮＦＥＴ及びＰＦＥＴが用いられ得るからである。

これはまた、回路の全体的な性能の向上にも寄与している。

マルチ・エミッタ構造を特徴とするこの新しい回路は、幾くつかの利点を提供する。

入力が３．４．５等のＭＥＮＡＮＤを実現するために、本発明による回路の論理入力の数を拡張することは非常に容易である。さらに、その入力の総数に起因する遅延の増加は、通常の構成と比べて、プル・アップ・ブロック中での並列接続された２つのエミッタ・フォロワの使用のために、かなり押えられている。

例えば、シミュレーションによると、所与のプロセスに対して、本発明による４人カナンド回路は、従来のものよりも２倍も速く、電力消費は４分の１まで低減される。

ナンド関数はマルチ・エミッタ構成と良く適合するのであるが、その他のより複雑な間数もまた同じ構成でもって実現することができる。第２図及び第３図に関して先に述べたようなマルチ・エミッタ構造を実現するための基本原理は、マルチ・エミッタ構成に基づいて種々の論理回路の拡張したファミリを作成するように容易に一般化され得る０例えば、基本釣なＩＥＦセルは、他の論理関数を提供するように様々に変更され得る。これは、ＣＭＯＳインバータをナンド、ノア等のような論理ゲートに換えることによって簡単に達成され得る。第２図及び第３図に関して説明されたような基本原理を一般化することは、次のことを含む、即ち、各ＮＰＮプル・アップ・トランジスタＴ１を駆動する論理回路が反転機能以外の機能を有し得ることである。Ｔ１を駆動するＣＭＯ５論理回路は、以後、” 決定論理回路”と呼ばれる。これらの実施例では、ｎセルの数は入力の数と異なることがあり得る。

さらに、論理スタックもまた、より複雑な配置で提供され得る。それで、それは、独立して又は変更プル・アップ・ブロックと組合せて、種々のより複雑な論理関数を提供する。

再び、式（１）及び（２）を考察する。各入力ＡＩがｍ入力オア関数を表わすなら、ＦはｎＸｍ入力オア・アンド・反転（ＯＡ＋　）関数となる。このように、第２図及び第３図に関して与えられた基本原理の一般化が可能である。

ＦＥＴスタック（第３図中のＦ３１及びＦ３２）中の寄生容量がバイポーラ・プル・ダウン・トランジスタＴ２のペースを介して放電してそのトランジスタをオンにすることを防ぐために、さらに回路がプル・ダウン回路に付加され得る。

特に、幾くつかの入力論理レベル・シーケンスが入力端子Ａ３１、Ａ３２に加えられるなら、寄生容量はＦＥＴ　　Ｆ３１及びＦ３２間のノードＢｅ充電できる。第３図の例では、そのような入力論理レベル・シーケンスは、Ａ３１＝１及びＡ３２＝０であって０ＬＩＴノードが高い電圧となるようなものであろう、ノードＢは充電される８次に、Ａ３１は０へ移り、一方、Ａ３２はＯのままである。

従って、ノードＢは高インピーダンス状態になり、このノードに接続された寄生容量は充電されたままである。論理入力レベルの次の組がＡ３２＝１及びＡ３１　＝Ｏであるなら、ノードＢに接続されたこの電圧上昇した容量は、ＮＦＥＴ　　Ｆ３２を介してバイポーラ・プル・ダウン・トランジスタＴ２のベースへ放電される。バイポーラ・トランジスタの高利得のために、この不必要な電荷の流れが増幅されて、そのような流れによりバイポーラ・トランジスタＴ２はしばらく導通することになる。Ａ３１＝１でＰ３１が導通状態のエミッタ・フォロワ・プル・アップ回路（Ｐ３１、Ｎ３１、Ｔ３１）により、ノードＣ１は高い状態に維持され、それで、ＯＵＴノードが高いレベルに維持されることに注目されたい、しかしながら、非常に大きな値の電流がバイポーラ・エミッタ・フォロワＴ３１からバイポーラ・プル・ダウン・トランジスタＴ２を通って流れる。従って、その結果の電圧摂動は、エミッタ・フォロワ・プル・アップ回路（Ｐ３１、Ｎ３１、Ｔ３１）の動作のために非常に小さいが、８ｍＡにまで及ぶ大きな電流が数ナノ秒にまで及ぶ間流れる。この現象によって、チップでは重大な不要電力消費が生じる。

その問題を避けるために、上部ＦＥＴ　　Ｆ３１が低電位に降下するやいなや、そして下部ＦＥＴ　　Ｆ３２が導通状態になり得る前に、ノードＢに接続された電位上昇した寄生容量を放電するために、回路がノードＢに接続されている。この機能は、ある実施例では、ノードＢと接地電位のような低基準電位との間にトランジスタ３００を接続することにより達成される。このトランジスタの制御端子は、回路に接続される。トランジスタ３００にＮＦＥＴＩ用いている第３図に示された実施例では、この接続は、ＮＦＥＴ３００のゲート七ノードＣ１に接続することにより達成される。

動作においては、Ａ３１＝１及びＡ３２＝Ｏのとき、ノードＢが充電される。Ａ３１がＯにスイッチするとき、そして、Ａ３２が１にスイッチする前に、ＮＦＥＴ３００が導通状態になり、一方、ノードＢが高いインピーダンス状態になる。

こうして、Ｆ３２がオンになる前にＮＦＥＴ３００がノードＢを効果的に放電し、回路における電流の揺れ（ｇｌ　１ｔｃｈ）七大幅に低減する。

この寄生容量放電回路は、種々様々な論理プル・ダウン回路において、３以上の入力を有する論理回路を含んで用いられ得る。プル・ダウン論理回路における３以上のＦＥＴの直列スタック間のノードについての放電は、ＮＦＥＴ３００ｔ！：これらのノードのうちの１つ又は複数個に接続し、そして、放電されるべきプル・ダウン・スタック中の最後のノードの上にあるＦＥＴに加えられる入力のうちの１つ又は複数個の反転にＮＦＥＴ３００のゲートを接続することにより、簡単に達成され得る。

第４図は、本発明の別の実施例による２×２人カマルチ・エミッタＯＡ１回路を示している。第４図では、ＯＡ１回路４０が示され、この回路のプル・アップ・ブロック４１では、基本ＩＥＦセルは、単なる反転機能ではなくてノア機能を実行することにより、より複雑になっている。先に用いられたのと同じ記号表現を用いて、この機能はＩＥＦ＝ＮＯＲ１ＥＦ、と表現され得る。人ＴＴ、　ＡＴ２のような論理入力の全てが、出力端子４３においてＦ＝（’Ｘη’Ｚ”ＡＴ”Ｚ）＋（Ａ（区、ＡＴＴ）の論理関数を提供するように、出力ノード０ＬＩＴでオア・ドツトされる。プル・ダウン・ブロック中の論理スタックは、適切な直列／並列接続を有するように変更される。この回路の機能は、直列接続された２人カノア回路及び２人カナンド回路に等価である。

第５図は、マルチ・エミッタＸＯＲ回路を示している。この回路では、相補的論理入力（例えば、入５７）が付加ＣＭＯＳインバータ（表示されず）によって提供される。第４図の実施例に関して先に説明されたのと同じ原理が、論理スタック５２中を除いて、第５図の回路５０中において再び用いられる。並列接続が所望の機能を実行するように完成されている。この場合には、１ＥＦ＝ＮＡＮＤ、ＥＦ（Ｇ５１、Ｇ５２に並列なＦ５１、Ｆ５２）である。これにより、ＸＯＲ関数の実行が可能となって、Ｆ＝Ａ５１．Ａ５２＋Ａ５１゜Ａ５２となる。この回路の機能は、直列接続された２人力オアーアンド回路及び２人カナンド回路の機能と等価である。

第２図に言及されたプル・ダウン・スイッチング遅延スキューを除去するために、羞列接続プル・ダウン・ＦＥＴスタックがプル・ダウン回路において用いられていることに注目されたい。

マルチ・エミッタ複合機能に関して先に述べたのと同じ考えを用いて、マルチ・エミッタ・ナンド回路の高密度バージョンも導出され得る。非常な高速度が必要とされないなら、ｎ入力ナンド回路は、式（１）及び（２）の各入力Ａ＋を１つの２人カナンドとみなすことにより、ｎ　／　２エミツタ・フォロワで作ることができる。第６図は、そのような高密度マルチ・エミッタ４人カナンド回路の構成を示している。また、並列接続プル・ダウンＦＥＴスタックが、プル・ダウン・スイッチング遅延スキューを除去するように用いられている。

プル・ダウン・ブロック中で幾くつかのＮＦＥＴスタックが並列接続されるときには（４個以上）、立下り遅延に影響が生じることがある。本発明によるさらに別の実施例に従って立下り遅延を低減するために、第７図に示されているように、２個の（又はもつと多い）プル・ダウン・ブロックが並列接続され得る。

第７図は、論理開数Ｆ＝λ７Ｔ−７’；７’Ｚ−Ｘ７？Ｊ−λ７４を実行する４人カナンド・ゲート回路７０を示している。プル・アップ・ブロック７１は、第３図中に示された回路３０のプル・アップ・ブロックの単に拡張したものである。この実施例におけるプル・ダウン・ブロック７２では、参照番号７２°及び７２”で示された２つの正確なレプリカ（ｒｅｐｌ　１ｃａ）が用いられている。

これらのレプリカは、プル・ダウン・スイッチング遅延スキューを除去するように並列に設けられている。プル・ダウン・ブロック７２内で２回以上重複きせる着想は、広範囲にわたる適用を有している。この考えは、第５図に示された回路に適用されて、チップ表面積の使用においてわずかな増加を伴なうわずかなコストで、回路の性能を実質的に向上させるものである。

第３図に示された寄生容量放電回路（トランジスタ３００）は、プル・ダウン・スタック中のトランジスタ間の１つ以上のノードな放電するように、プル・ダウン・ブロック７２゛及び７２”中で有利に用いられ得る０例えば、ＮＦＥＴ３０２が、そのドレインをＮＦＥＴ　　Ｆ７３及びＦ７４間のノード３０４に接続して設置されている。ＮＦＥＴ３０２のソースは、接地電位のような基準電位に接続されている。ＮＦＥＴ３０２のゲートはノードＣ１（トランジスタＴ７１のベース）に接続されている。同様に、ＮＦＥＴ３０６は、そのドレイン七ＮＦＥＴ　　Ｆ’７３及びＦ°７４の間のノード８０８に接続し、そのソースを接地電位に接続し、そしてそのゲート七ノードＣ２（トランジスタＴ７４のベース）に接続して設置されている。これら２つの放電ＮＦＥＴはノード３０４及び３０８での容量を効果的に放電して、夫々のバイポーラ・プル・ダウン・トランジスタＴ２及びＴ’２における電流の揺れを防ぐ、この動作についての詳細は、第３図の放電ＮＦＥＴ８００についての説明を参照されたい。必要なら、夫々のプル・ダウン・スタック中のトランジスタ間の他の選択ノードを放電するために、付加ＦＥＴが提供されることもあり得ることに注意されたい。

種々様々の異なる決定論理回路が本発明のゲート回路を実現するために用いられ得ることを理解されたい０例えば、第３図の２人カナンド回路において、論理スタック中の適切な追加変更を伴なって、インバータＣ３２がノア回路によって交換され得る。この結果、論理機能はＮ０Ｒ−ＮＯＴに対応している。

第８図は、通常の回路とマルチ・エミッタＢＩＣＭＯ５２人力ナンド回路とのクロスオーバ電流を比較して示している。

曲１１ｉｔ８０及び８１は、夫々入力信号及び出力信号を示している。

曲！８２は、プル・ダウン電流が流れる動作の間に電流パルス８２＆を有するマルチ・エミッタ・プル・ダウン・バイポーラ・トランジスタＴ２（第８図）についての電流を示している。曲′４ｇ８４は、プル・アップ動作の間に電流パルス８４ｂ及び８４ｃを有するマルチ・エミッタ・プル・アップ・バイポーラ・トランジスタＴ３１（第３図）についての電流を示している。曲線８４では、プル・ダウン・バイポーラ・トランジスタについてのプル・ダウン・パルス８２ａと同時に非常に小さな電流の流れのパルス８４ａが生じている。従って、無視できるクロスオーバ電流のみが存在しくプル・ダウン及びプル・アップの両方のバイポーラ・トランジスタが同時に導通して電流が流れるとき）、それ故に、プル・ダウン動作の間には無視できる電力損しか存在しない。

それに対して、曲線８３は、プル・ダウン電流が流れる動作の間に電流パルス８３ａｅ有する先行技術のプル・ダウン・バイポーラ・トランジスタについての電流を示している。曲線８５は、プル・アップ動作の間に電流パルス８５ｂ及び８５ｃを有する先行技術のプル・アップ・バイポーラ・トランジスタについての電流を示している。この曲線８５では、先行技術のプル・ダウン・バイポーラ・トランジスタについてのプル・ダウン・パルス８３ａと同時に、重大な電流パルス８５ａが生じている。従って、先行技術のプル・アップ及びプル・ダウンの両方のバイポーラ・トランジスタが同時に導通するときに重大なりロスオーバ電流が存在し、それ故に、先行技術のプル・ダウン動作の間には重大な電力損が存在する。このクロスオーバ電流による電力消失はまた、プル・ダウン・スイッチング速度に不利な影響を及ぼす。なぜなら、ＯＵＴノードの電圧を効果的に引き下げることができる前に、プル・アップ・バイポーラ・トランジスタのクロスオーバ導通から０ＬＩＴノードへ加えられる付加電荷が除去されなければならないからである。

プル・ダウン回路に好ましいノードな提供するために、付加回路が加えられ得る。

論理回路の０ＬＩＴノードがＣＭＯＳトランジスタを駆動するように使用されるときには、ＯＵＴノードをできるだけ低く、好ましくは接地電位まで引き下げることができるプル・ダウン回路を有することは有利である。しかじながら、ゲートがＯＵＴノードに接続されたＮＦＥＴｅ介してプル・ダウン・バイポーラ・トランジスタのベースが接地電位に接続される場合には、プル・ダウン・バイポーラ・トランジスタのベースはＶｔ（ＮＦＥＴについてのしきい値電圧）にクランプされる。

代わりに、プル・ダウン・バイポーラ・トランジスタのベースが抵抗体を介して接地電位に接続されるなら、この抵抗体は回路性能に不利な影響を与える。

このプル・ダウンの問題を除去するために、第９図の回路が使用され得る。この回路は、入力信号ＡＯ及びＡ１が所定の論理値を有するときには、出力ノード０ＬＩＴの電圧をほぼ基準電圧Ｖｄｄまで引き上げるための標準的なプル・アップ・ブロック１１０を含む、コレクタが０ＬＩＴノードに接続されエミッタが接地電位のような基準電位に接続されたプル・ダウン・バイポーラ・トランジスタ１１４を含むプル・ダウン回路１１２が設けられている。プル・ダウン回路はさらに、論理信号入力ＡＯ及びＡ１が加えられる０ＭＯ５論理ブロック１１６を含んでいる。論理ブロック１１６は、０ＬＩＴノードとプル・ダウン・トランジスタ１１４のベース端子１１３との間に接続されている。プル・ダウン回路はさらに、プル・アップ回路１１０が０ＬＩＴ電圧をＶｄｄまで立上げるときにプル・ダウン・バイポーラ・トランジスタ１１４を非導通状態に保持する手段を含む、この保持手段は、第９図ではＮＦＥＴ１１８によって実現されている。ＮＦＥＴ１１８は、そのドレインがバイポーラ・トランジスタ１１４のベース端子１１３に接続され、そのソースが基準電位に接続され、そしてそのゲートはプル・アップ回路１１０がＯＵＴノードヲ■ｄｄに保持しているときにバイポーラ・トランジスタ１】４のベース七基準電位（接地電位）に保持するためにＮ　ＦＥＴ１１８を導通状態にするように適切に接続されているものである。第９図では、ＮＦＥＴ１１８のゲートが０ＬＩＴノードに接続されている０代わりに、それは、プル・アップ回路のバイポーラ・トランジスタのベースに接続されるであろう（もし使用されるとするなら）。

先の回路とフィードバック・インバータ回路１２０とを組合せると改良がはかられる。このフィードバック・インバータ回路１２０は、ＯＵＴノードに接続された配線網における電荷の主要部分がバイポーラ・トランジスタ１１４を介して接地電位よりもほぼｌ　Ｖ　ｂ　ｅだけ上の電位まで放電されてしまってから、ＯＵＴノードを接地電位まで十分に放電するものである。フィードバック・インバータ１２０は、第９図に示されるように、Ｖｄｄと接地電位との間に直列に接続されたＰＦＥＴ１２２及びＮＦＥＴ１２４七含むようなインバータ回路から成る。それらのＦＥＴのゲートは０ＬＩＴノードに接続されている。ｐＨＴ１２２及びＮＦＥＴ１２４の間における直列接続に位置する中央ノード１２６は、トランジスタ１２８の制御ゲートに接続されている。ＮＦＥＴとして第９図に示されたトランジスタ１２８は、そのドレインをプル・ダウン・バイポーラ・トランジスタ１１４のベースに接続して、そしてそのソースを接地電位に接続して設置されている。

ＯＵＴノードが接地電位よりもほぼ７Ｖｂｅだけ上の電位まで降下するときには、ＮＦＥＴ１２４は非導通状態になり、ＰＦＥＴ１２２は導通状態になって、ノード１２６の電圧をＶｄｄまで持ち上げる。ノード１２６でのこの立上り電圧によって、ＮＦＥＴ１２８は導通状態になり、従って、ノード１１３は接地電位に放電される。０ＭＯ５論理１１６が０ＬＩＴノードとノード１１３との間に短路を提供するように機能しているなら（例えば、第３図中のＦ３１及びＦ３２１参照のこと）、ＯＵＴノードはノード１１３及びＮＦＥＴ１２８を介して接地電位まで十分に放電される。

第９図の動作では、入力ＡＯ及びＡ１が次のようなとき、即ち、プル・アップ・ブロック１１０が０ＬＪＴノードｆ！：Ｖｄｄから切離しく例えば、第３図中のＡ３１及びＡ３２が両方とも高い状態なら）、そしてＣＭＯ３論理ブロック１１６がＯＵＴノードをノード１１３（バイポーラ・トランジスタ１１４のベース）に接続するようなときには、バイポーラ・トランジスタ１１４は導通状態になり、ＯＵＴノード七接地電位よりも１Ｖｂｅだけ上の電位まで放電する。この時点で、フィードバック・インバータ１２０は中央ノード１２６をＶｄｄまで立上げ手ＮＦＥＴ１２８七オンにする。ＮＦＥＴＩ２８は、０ＭＯ５論理１１６及びノード１１３ｔ−介してＯＵＴノードを接地電位まで効果的に放電する。入力ＡＯ及びＡ１が次のようなとき、即ち、プル・アップ・ブロック１１０が再びＯＵＴノードをＶｄｄ近くまで接続し、そしてＣＭＯ８論理ブロック１１６がＯＵＴノードをノード１１３から切離すようなときには、ＮＦＥＴ１１８が導通状態となり、プル・ダウン・バイポーラ・トランジスタ１１４のベースを放電して、それを接地電位に保持する。ＮＦＥＴ１１８は、トランジスタ１１４が論理ノイズのために誤ってスイッチすることを防ぐように効果的に動作する。

ＢＩＣＭＯ５論理ゲート回路がラッチのようなメモリ回路をセットするように用いられるときには、ラッチについてのデータ端子から出力端子までのスイッチング速度がバイポーラ・プル・ダウン回路の代わりに１つ以上のＦＥＴデバイスを代用することにより少なくとも１５％程向上することがわかった。ラッチ回路と組合せてこの代用を実現している本発明の１実施例が第１０図に示されている。

さて、第１０図を参照するに、少なくとも２つの入力端子Ｄｏ及びＤｌ、ＯＵＴノード及びプル・アップ回路手段３１が示されている。このプル・アップ回路手段３１は、その少なくとも２つの入力端子に接続されていて、その少なくとも２つの入力端子が第１組の値を有するときにはＯＵＴノードの電位を第１電位まで立上らせる。プル・ダウン回路手段３２も含まれる。このプル・ダウン回路手段３２は、その少なくとも２つの入力端子に接続され、その少なくとも２つの入力端子が異なる第２組の値を有するときには第１電位よりも低い第２電位までＯＵＴノードの電位を降下させる。ノードＤ、ＯＵＴノード及びＤノード間に接続されたバス・ゲート１５０も含まれる。

バス・ゲート１５０は、制御端子１５２の制御信号によって制御される。ノードＥ及びメモリ回路１６０も含まれる。メモリ回路１６０は、その中に電圧レベルを記憶してノードＥに出力信号を提供する。メモリ回路１６０は、ノードＤに接続され、ノードＤの電圧レベルに従ってその中に電圧レベルを保持するように動作する。バス・ゲート１５０がノードＯＵＴをノードＤに接続する端子１５２の制御信号により付勢されるときには、電圧がノードＤで得られる。ノードＦ及びバイポーラ・ドライバ回路１８０も含まれる。バイポーラ・ドライバ回Ｍ１８０は、ノードＥに接続され、ノードＥの電圧レベルに従ってノードＦを通る電流を駆動する。

本質的に、プル・アップ回路手段３１及びプル・ダウン回路手段３２を含む論理ゲート回路は、ラッチ回路１６０の状態を変えて、ラッチ１６０中に保持される電圧レベルを表わす出力信号をノードＦに提供するように使用される。大抵の論理回路−ラッチの構成における最も臨界的な遅延は、ＯＵＴノードの電圧レベル値をバス・ゲート１５Ｃ１介して出力ノードＦに転送する際の遅延である。この電圧レベル転送における遅延は、バス・ゲート１５０に加えられるライン１５２上の制御信号（クロック）がイナクティブとなり得るように、データがどれ程速くラッチされ得るかという基準である。

第１０図の回路から次のことがわかる。即ち、バス・ゲートの制御ライン１５２とＯＵＴノード又はＤノードとの間の電圧差がしきい値に達してそれを越えるときには、バス・ゲート・トランジスタ１５０がオンになって０ＬＩＴノードの電圧レベルをバスするということである。そのしきい値の電圧差にバス・ゲートで達するときには、バス・ゲート・トランジスタ１５０は導通状態となり、Ｏ［ＪＴノードがノードＤに本質的に接続される。

ＯＵＴノードでの電圧レベルが低いときのこのバス・ゲート・スイッチング動作はＯＵＴノードがプル・ダウンされる度合によって直接影響されることを理解されたい、０ＬＩＴノードが基準電圧Ｖｒｅｆ３例えば接地電位まで引き下げられるなら、バス・ゲート・トランジスタ１５０に対する制御ライン１５２は、はぼ０．６ボルトであるＦＥＴ１５０についてのしきい値電圧まで立上るのみで良い。それに対して、プル・ダウン回路３２がＦＥＴ１５６及び１５７の代わりに次のようなバイポーラ・トランジスタを代用するなら、即ち、コレクタが０ＬＩＴノードに接続され、エミッタが第３基準電位（接地電位）に接続され、そしてベース端子が入力端子り。

及びＤｌに第２組の値が存在するときに導通するようにバイアスされて接続されたもので代用するなら、ＯＵＴノードは、バイポーラ・プル・ダウン・トランジスタのベースについての遅い放電時間定数のために、初めはＯボルトよりもむしろ０．６■までしか降下しないであろう。この場合には、制御ライン１５２上の制御信号がＦＥＴのしきい値電圧＋０．６ボルトに等しい電圧まで立上るときに、バス・ゲート・トランジスタ１５０がただ導通状態になるだけである。付加要因は、そのようなバイポーラ・プル・ダウン・トランジスタが初めは非導通状態であることである。それで、プル・ダウン動作には次のことが必要である。即ち、バイポーラ・プル・ダウン・トランジスタが導通状態になって０ＬＩＴノードの電圧を引き下げる前に、このバイポーラ・プル・ダウン・トランジスタのベース・ノードはまずＶｂｅまで立上らなければならないということである。これら２つの要因は、この論理ゲート・ラッチ構成において遅延という不利を生ずる。

本発明のある実施例では、プル・ダウン・バイポーラ・トランジスタの代わりに、ＯＵＴノードと基準電圧Ｖｒｅｆ３（接地電位）との間に接続されたプル・ダウン回路手段３２中に少なくとも１つのＦＥＴが使用されている。その少なくとも１つのＦＥＴは少なくとも２つの端子のうちの１つＤＯ又はＤｌに接続されている。第１０図に示された実施例では、プル・ダウン回路は、０ＬＩＴノードと第３基準電位ノード１５４との間に直列接続された少なくとも２つのＦＥＴ１５６及び１５８を含む、入力ＤＯはＮＦＥＴ１５６のゲート端子に加えられ、一方、入力Ｄ１はＮＦＥＴ１５８のゲート端子に加えられる。プル・ダウン回路手段３２におけるこのＦＥＴ構成によって、ＯＵＴノードの電圧が引き下げられることになっているときには、ＯＵＴノードは第３基準電圧１５４、即ち、接地電位まで本質的に引き下げられる。従って、ゲート・トランジスタ１５０に対する制御ライン１５２の制御信号は、そのトランジスタな導通状態にするためにそのしきい値電圧まで立上るのみで良い。この動作によって、ノードＤの信号は迅速に押え（ｏｖｅｒｐｏｗｅｒ）られ、ＯＵＴノードでの電圧レベルに従ってメモリ・ラッチ回路１６０がセットされる。

第１０図におけるプル・アップ回路手段３１を実現するために、種々の異なる回路を使用することができる。好実施例では、マルチ・エミッタ・プル・アップ回路が使用されている。この回路は第３図に関して詳細に説明されたので、ここでは詳細には説明されない。しかしながら、次のことに注意されたい。即ち、好実施例では、ノードＶｒｅｆｌで電圧を発生する第１基準電圧発生回路が、Ｖｒｅｆｌノード及び■ｒｅ　ｆ３ノードの間に接続されたダイオードＤ１００ｅ含み、また、ＯＵＴノード及びＶ　ｒ　ｅ　ｆ　１ノードの間に接続された可変抵抗手段を含んでいることである。この可変抵抗手段は、ＯＵＴノードでの電位における電荷に比例して変化する抵抗を提供する。第１０図に示された実施例では、この可変抵抗手段は、０ＬＩＴノード及びＶｒｅｆｌノードの間に直列接続されたＰＦＥＴ　　ＰＩＯＩ及びＮＦＥＴ　　Ｎ１０２を含む。

このＰＦＥＴ及びＮＦＥＴのデバイスは共通ノードで一緒に接続されているのであるが、ＰＦＥＴ及びＮＦＥＴの夫々のゲートがその共通ノードに接続されている。

メモリ回路１６０は、もちろん、種々の異なる構成において実現され得る。このメモリ構成の好実施例では、少なくとも１つの第１インバータ１６２及び少なくとも１つの第２インバータ１６８が使用されている。第１インバータ１６２は、その入力がノードＤに接続され、ノードＥに反転信号を提供するように動作する。また、第２インバータ１６８は、その入力がノードＥに接続され、ノードＥでの信号を反転して、その反転したノードＥの信号上ノードＤに提供する。第１０図に示された実施例では、第１インバータ１６２は、電源電圧ＶＢＢと基準電位との間に直列接続されたＰＦＥＴ１６４及びＮＦＥＴ１６６により形成されるＣＭＯＳインバータを含む、ＰＦＥＴ１６４及びＮＦＥＴ１６６のゲートは、ノードＤに接続されている。直列接続されたＰ　ＦＥＴ　１６４及びＮＦＥＴ１６６の間の共通ノードは、ノードＥに接続される。

同様に、第２インバータ回路１６８は、電源電圧ＶＢＢと基準電位との間に直列接続されたＰＦＥＴ１７０及びＮ　ＦＥＴ１７２を含むＣＭＯＳインバータにより実現される。ＰＦＥＴ１７０及びＮＦＥＴ１７２の夫々のゲートは、ノードＥに接続され、一方、ＰＦＥＴ１７０及びＮＦＥＴ１７２間の共通ノードはノードＤに接続されている。

第１０図のバイポーラ・ドライバ回路１８０は、また、種々の異なる回路によっても実現され得る。第１０図に示された好実施例では、入力がノードＥに接続され出力がノードＦに接続されたプル・アップ回路ブロックが、ノードＥが第１範囲の値を有するときにノードＦの電位を第１電位に立上げるために使用されている。バイポーラ・ドライバ回路は、さらに、コレクタがノードＦに接続されたバイポーラ・トランジスタ１８２を含むプル・ダウン回路手段及びノードＤに接続されたＦＥＴ回路１８４を含んでいる。このＦＥＴ回路１８４は、ノードＤが第２範囲の値を有するときに、ノードＦの電位を第２電位に引き下げるようにバイポーラ・トランジスタ１８２のベースな導通状態にバイアスする電圧を発生する。

第１０図に示された実施例では、プル・アップ回路ブロックは、コレクタが電源ＶＢＢに接続され、エミッタがノードＦに接続されそしてベースがノードＥに接続されたバイポーラ・トランジスタ１８３ｆｅ：含んでいる。このプル・アップ・トランジスタ１８３は、１’ＶＢＥ電圧降下分だけ下がったノードＥでの電圧上ノードＦに伝えるように動作して、ノードＦを介して電流を駆動する。

プル・ダウン回路手段中のＦＥＴ回路１８４は、Ｎ　ＦＥＴトランジスタ１９０と組合せたＮＦＥＴ１８６によって通常は実現され得る。ＮＦＥＴ１８６は、ノードＦとバイポーラ・トランジスタ１８２のベース端子ノード１８８との間に接続されている。ＮＦＥＴ１９０は、そのベース端子ノード１８８と基準電位との間に接続されている。ＮＦＥＴ１８６のゲート端子はノードＤに接続され、一方ＮＦＥＴ１９０のゲート端子はノードＦに接続されている。

プル・ダウン回路手段の動作は以下のとおりである。ＯＵＴノードが低いときには、そして、その値がパス・ゲート１５０を介してノードＤに加えられたときには、第１インバータ回路１６２はその低い値をノードＥで高い値に変換する。

ノードＥでのこの高い値は、ノードＦへＩＶＢＥ降下分だけ下って伝えられる。

ノードＤが低い電圧レベルのとき、ＮＦＥＴ１８６は非導通である。しかしながら、ノードＦは高い値にあるので、ＮＦＥＴ１９０は導通状態にバイアスされ、プル・ダウン・バイポーラ・トランジスタ１８２のベース・ノード１８８を非導通状態に保持することになる。

ＯＵＴノードが高い電圧レベルヘスイツチするときには、そして、この電圧レベルがバス・ゲート１５０によりノードＤヘバスされるときには、第１インバータ回路１６２はこの電圧レベル七ノードＥで低い電圧レベルに変換する。ノードＤでの高い電圧により、ＮＦＥＴ１８６は導通状態になり、それで、電荷がノードＦからＮＦＥＴ１８６を介してバイポーラ・トランジスタ１８２のベースまで流れる。ＮＦＥＴ１８６のゲートでの高い電位は、バイポーラ・プル・ダウン・トランジスタ１８２のベース・ノード１８８へ下って伝えられて、そのトランジスタな導通状態にする。従って、バイポーラ・プル・ダウン・トランジスタ１８２はノードＦから電荷の大部分を除去する。この動作によって、ノードＦは高い電位（第１電位）からこの第１電位よりも低い第２電位へ降下される。ノードＦが低い電圧レベルにあるなら、ＮＦＥＴｌ９０は非導通状態である。バイポーラ・トランジスタ１８２のベース・エミッタ接合についての遅い放電時間定数のために、ノードＦは初めはほぼ０．７ボルトまでしか降下しないであろう。先に注目したように、動作制御信号に応答して、第２電位よりも低い第３電位にノードＦの電位を降下させる手段ヲ付加すると有利である。この回路は、ノードＦに接続されたフィードバック手段を含む、このフィードバック手段は、ノードＦが第２電位に降下したときにその動作制御信号を発生する。第１０図に示された実施例では、フィードバック手段はインバータ回路２００によって実現されている。インバータ回路２００は、電源ラインＶＢＢ及び基準電位の間で直列接続されたＰＦＥＴ）ランジスタ２０２及びＮＦＥＴトランジスタ２０４を含む。ＰＦＥＴ２０２及びＮＦＥＴ２０４のゲートはノードＦに接続されている。直列接続されたＰＦＥＴ２０２及びＮＦＥＴ２０４の間の共通端子は、反転された信号を回路中の電位降下手段に提供する。第１０図に示された実施例では、電位降下手段はトランジスタ２０６を含む。トランジスタ２０６は、その制御端子がフィードバック手９３２００から反転された制御信号を受取るように接続されている。このトランジスタ２０６は、バイポーラ・トランジスタ１８２のベース・ノード１８８と基準電位との間に接続されたＮＦＥＴにより都合良く実現され得る。

ノードＦがバイポーラ・トランジスタ１８２により引き下げられるような状況については、ノードＤが高電位レベルにあり、一方ノードＦが低電位レベルに移っていることがわかる。従って、ＮＦＥＴ）ランジスタ１８６は導通している。

同様に、ノードＦの低い電位がフィードバック手段２００により反転されているので、ＮＦＥＴ２０６もまた導通している。従って、このプル・ダウン動作の間のノードＦに残っている電荷は、ＮＦＥＴ１８６及びＮＦＥＴ２０６を介して基準電位まで放電される。

第１１図は、第１０図のラッチ回路の種々のノードについての時間対電圧のグラフである。ノード０ＬＩＴと印された曲線はノードＯＵＴの応答に一致する。同様に、ノードＤ、クロック及びノードＦと印された曲線は、夫々、ノードＤ、クロック及びノードＦについての回路応答に一致している。ノードＤの曲線は急速に立下りそして１．００ボルトのレベルからほぼ０．００ボルトのレベルまで連続的に下り続けていることがわかる。この応答は、０．００ボルトのレベルまで大変遅く立下る（５ナノ秒以上）先行技術における応答とは正に対照的である。

０．００ボルトまでのこのより速い電圧レベルの立下りによってノードＦでの出力信号の遅延が低減される。先行技術の遅延により著しく長い時間の間口路中の種々のデバイスにおいて電流が引かれて、これによりラッチの電力損が増大していることに注目されたい。また、クロック曲線が高い方へ移りセしてノードＤが初めに高くなっているときには、ノードＯＵＴの曲線には小さな電圧パルスが存在することに注目されたい。この小さな電圧パルスは、ノードＤからの電荷の流入に起因している。この電荷の流入は、電荷がＮＦＥＴにより接地電位に流畠されるまで、ノードＯＵＴの電圧をしばらくの間上昇させる。

第１０図の回路は、さらに、ノードＦと基準電位との間に接続された可変抵抗２１０を含んでいる。その例として示した回路では、可変抵抗２１０はノードＦと接地電位との間に直列接続されたＰＦＥＴ２１２及びＮＦＥＴ２１４により実現されている。これら２つのデバイスのゲートはＰＦＥＴ２１２とＮＦＥＴ２１４との間の共通地点に接続されている。

この可変抵抗２１０の目的は、上昇レベルが漏れ電流により決められないことを確実にするようにノードＦでの特定量の電流を引くことである。

第１０図の回路は、電源ＶＢＢとラッチ１６０中のノードＧとの間に接続されたリセットＦＥ７２１６と、ノードＧと接地電位との間に接続されたセットＦＥ７２１８とを含む。

最後に、第１０図の回路は、テスト信号上ノードＤに加えるためのスキャン・イン・テスト回路２２０を含み得る。テスト信号はインバータを介して加えることができる。インバータは、ＰＦＥＴ２２２及びＮＦＥＴ２２４並びにテスト・クロック信号により制御されるバス・ゲート２２６を含む。

第１０図の回路は、ノードＯＵＴからノードＦまでデータをラッチすることにおける臨界的な遅延を著しく改良している。本質的には、この遅延はライン１５２のクロックがと位の長さ高い状態にとどまっていなければならないのかという規準である。

本発明はその好実施例を参照して特定的に示されそして説明されたが、本発明の範囲から逸脱することなく前記及びその他の変更を行ない得ることは当業者の理解するところである。

１２．５０　　　１３．５０　　　１４．５０　　　１５．５０　　　１６．５０国際調査報告

Claims

【特許請求の範囲】

（１）少なくとも２つの入力端子と、出力ノードと、前記少なくとも２つの入力端子に接続され、前記少なくとも２つの入力端子が第１組の値を有するときに前記出力ノードの電位を第１電位まで上昇させるブル・アップ回路手段と、前記少なくとも２つの入力端子に接続され、前記少なくとも２つの入力端子が異なる第２組の値を有するときに前記第１電位よりも低い第２電位に前記出力ノードの電位を降下させるブル・ダウン回路手段と、を備え、前記ブル・アップ回路手段がｎ個の基本セルを含み、各セルはノードを有し、各セルは、前記少なくとも２つの入力端子のうちの少なくとも１つに接続されて当該少なくとも１つの入力端子における信号の値に従い前記ノードに論理電圧を発生するＣＭＯＳ決定論理回路を含み、また、各セルは、前記論理電圧を受取るように前記ノードにベースが接続されるとともにエミッタ・フオロワ信号でオア機能を実行するように前記出力ノードにエミッタが一緒に結合されたエミッタ・フオロワ・バイポーラ・トランジスタを含むＢＩＣＭＯＳ論理回路。
（２）前記ＣＭＯＳ決定論理回路の各々が、少なくとも１つのＣＭＯＳインバータ回路を含み、当該ＣＭＯＳインバータ回路が、第１電源と前記ノードとの間に接続された第１導電型の第１ＦＥＴと、前記ノードと第１基準電圧ノードとの間に接続された第２導電型の第１ＦＥＴとを含み、前記第１導電型の第１ＦＥＴ及び前記第２導電型の第１ＦＥＴの両方が同じ入力端子に接続された、請求項第（１）項に記載のＢＩＣＭＯＳ論理回路。
（３）前記ＣＭＯＳ決定論理回路のうちの少なくとも２つが異なっている、請求項第（２）項に記載のＢＩＣＭＯＳ論理回路。
（４）前記ＣＭＯＳ決定論理回路が、インバータ・ゲート、ノア・ゲート及びナンド・ゲートを含む論理ゲートのグループから選択される、請求項第（２）項に記載のＢＩＣＭＯＳ論理回路。
（５）並列接続された同じブル・ダウン回路手段が少なくとも２つ存在する、請求項第（２）項に記載のＢＩＣＭＯＳ論理回路。
（６）前記ブル・ダウン回路手段が、前記出力ノードと接地電位との間に接続されたバイポーラ・ブル・ダウン・トランジスタを含み、接地電位＜第１基準電圧であり、第１基準電圧＜接地電位＋２Ｖｂｅ（エミッタ・フオロワについての）である、請求項第（２）項に記載のＢＩＣＭＯＳ論理回路。
（７）前記ブル・ダウン回路手段が、前記バイポーラ・ブル・ダウン・トランジスタのベース端子と第２基準電圧どの間に接続されるとともに制御端子が前記出力ノードに接続されていて、前記出力ノードが前記第１電位まで上昇されたときに前記バイポーラ・ブル・ダウン・トランジスタの前記ベース端子を放電するような放電手段を含み、接地電位＜第２基準電圧であり、第２基準電圧＜接地電位十前記バイポーラ・ブル・ダウン・トランジスタについてのＶｂｅである、請求項第（６）項に記載のＢＩＣＭＯＳ論理回路。
（８）前記第１基準電圧ノードに電圧を発生する第１基準電圧発生回路をさらに含み、当該第１基準電圧発生回路が、第３基準電圧ノードと、前記第１基準電圧ノードと前記第３基準電圧ノードとの間に接続されたダイオードと、前記出力ノードと前記第１基準電圧ノードとの間に接続されていて前記出力ノードでの電位における電荷に比例して変化する抵抗を提供する可変抵抗手段とを含む、請求項第（２）項に記載のＢＩＣＭＯＳ論理回路。
（９）前記可変抵抗手段が、前記出力ノードと前記第１基準電圧ノードとの間に直列接続されるとともに共通ノードで一緒に接続されたＰチャネルＦＥＴ及びＮチャネルＦＥＴを含み、当該ＰチャネルＦＥＴ及びＮチャネルＦＥＴの夫々のゲートが前記共通ノードに接続されている、請求項第（８）項に記載のＢＩＣＭＯＳ論理回路。
（１０）前記第１電源と前記ノードとの間で前記第１導電型の第１ＦＥＴに並列に接続された第１導電型の第２ＦＥＴをさらに含み、前記第１導電型の第２ＦＥＴが、前記第１導電型の第１ＦＥＴのゲートが接続されたのとは異なる入力端子に接続されたゲートを有している、請求項第（２）項に記載のＢＩＣＭＯＳ論理回路。
（１１）前記第２導電型の第１ＦＥＴと前記第１基準電圧ノードとの間で直列に接続された第２導電型の第２ＦＥＴをさらに含み、前記第２導電型の第２ＦＥＴが、前記第１導電型の第２ＦＥＴのゲートが接続されたのと同じ入力端子に接続されたゲートを有している、請求項第（１０）項に記載のＢＩＣＭＯＳ論理回路。
（１２）前記第１電源と前記第１導電型の第１ＦＥＴとの間に直列に接続された第１導電型の第２ＦＥＴをさらに含み、前記第１導電型の第２ＦＥＴが、前記第１導電型の第１ＦＥＴのゲートが接続されたのとは異なる入力端子に接続されたゲートを有してし、る、請求項第（２）項に記載のＢＩＣＭＯＳ論理回路。
（１３）前記第２導電型の第１ＦＥＴに対して並列に接続された第２導電型の第２ＦＥＴをさらに含み、前記第２導電型の第２ＦＥＴが、前記第１導電型の第２ＦＥＴのゲートが接続されたのと同じ入力端子に接続されたゲートを有している、請求項第（１２）項に記載のＢＩＣＭＯＳ論理回路。
（１４）動作制御信号に応答して前記第２電位よりも低い第３電位まで前記出力ノードの電位を降下させる手段と、前記出力ノードが前記第２電位まで降下したときに前記動作制御信号を発生するために前記出力ノードに接続されたフィードバック手段とをさらに含む、請求項第（１）項に記載のＢＩＣＭＯＳ論理回路。
（１５）前記フィードバック手段がインバータ回路を含む、請求項第（１０）項に記載のＢＩＣＭＯＳ論理回路。
（１６）前記ブル・ダウン回路手段が、導通しているときに前記出力ノードから電荷を除去するように接続されたバイポーラ・トランジスタと、前記少なくとも２つの入力端子が前記第２組の値を有するときに前記バイポーラ・トランジスタを導通状態へとバイアスするように前記出力ノードから前記バイポーラ・トランジスタのベースヘの電流通路を提供するために前記少なくとも２つの入力端子に接続された論理ブロックとを含み、前記第３電位降下手段が、前記フイードバツク手段から前記制御信号を受取るように接続された制御端子を有するとともに前記少なくとも２つの入力端子が前記第２組の値を有するときに前記出力ノードから電荷を除去するため前記バイポーラ・トランジスタのベースに接続されているトランジスタを含む、請求項第（１５）項に記載のＢＩＣＭＯＳ論理回路。
（１７）前記ブル・ダウン回路手段が、第３基準電圧ノードと、コレクタが前記出力ノードに接続されエミッタが前記第３基準電圧ノードに接続されたバイポーラ・ブル・ダウン・トランジスタと、前記出力ノードと前記バイポーラ・ブル・ダウン・トランジスタのベースとの間に直列接続された少なくとも１つの上部ＦＥＴと少なくとも１つの下部ＦＥＴとであって、前記上部ＦＥＴが前記下部ＦＥＴよりも直列接続において前記出力ノードにより近く、前記上部ＦＥＴ及び下部ＦＥＴが共通ノードで一緒に接続され、前記上部ＦＥＴのゲートが前記少なくとも２つの入力端子のうちの１つに接続され、一方、前記下部ＦＥＴのゲートが前記少なくとも２つの入力端子のうちの別のものに接続されている前記の上部ＦＥＴ及び下部ＦＥＴと、前記少なくとも２つの入力端子のうちの１つへの入力のレベルが所定の値をとるとき前記共通ノードを前記第３基準電圧ノードに放電するために前記少なくとも２つの入力端子のうちの１つへの入力の反転により制御される放電手段と、を含む請求項第（２）項に記載のＢＩＣＭＯＳ論理回路。
（１８）前記放電手段が、前記少なくとも２つの入力端子のうちの１つへの入力が反転される前記ブル・アップ回路の基本セルについての前記ノードに接続されて前記ノードの電圧により制御される、請求項第（１７）項に記載のＢＩＣＭＯＳ論理回路。
（１９）前記共通ノードに接続された放電手段が、制御端子を前記基本セルについての前記ノードに接続したトランジスタを含む、請求項第（１８）項に記載のＢＩＣＭＯＳ論理回路。
（２０）前記ブル・ダウン回路手段が、前記出力ノードと第３基準電圧ノードとの間に接続されるとともに前記少なくとも２つの入力端子のうちの１つに接続された少なくとも１つのＦＥＴを含み、さらに、第１ノードと、前記出力ノードと前記第１ノードとの間に接続されていて制御信号により制御されるパス・ゲートと、第２ノードと、前記第１ノードに接続されていて、電圧レベルを記憶し、出力信号を前記第２ノードに提供し、前記パス・ゲートが前記制御信号により付勢されるときに前記出力ノードの電圧レベルに従って電圧レベルを設定するように動作するメモリ回路と、第３ノードと、前記第２ノードに接続されていて、前記第２ノードの電圧レベルに従って前記第３ノードを介して電流を駆動するバイポーラ・ドライバ回路手段と、を含む、請求項第（１）項に記載のＢＩＣＭＯＳ論理回路。
（２１）前記ブル・ダウン回路手段が、前記出力ノードと前記第３基準電圧ノードとの間で直列接続された少なくとも２つのＦＥＴを含み、当該少なくとも２つのＦＥＴが前記少なくとも２つの入力端子のうちの異なるものに接続されている、請求項第（２０）項に記載のＢＩＣＭＯＳ論理回路。
（２２）前記決定論理回路の各々が少なくとも１つのＣＭＯＳインバータ回路を含み、当該ＣＭＯＳインバータ回路が、第１電源と前記基本セルについての前記ノードとの間に接続された第１導電型の第１ＦＥＴと、第１基準電圧ノードと前記基本セルについての前記ノードとの間に接続された第２導電型のの第１ＦＥＴとを含み、前記第１導電型の第１ＦＥＴ及び前記第２導電型の第１ＦＥＴの両方が同じ入力端子に接続された、請求項第（２０）項に記載のＢＩＣＭＯＳ論理回路。
（２３）前記第１基準電圧ノードに電圧を発生する第１基準電圧発生回路をさらに含み、当該第１基準電圧発生回路が、第３基準電圧ノードと、前記第１基準電圧ノードと前記第３基準電圧ノードとの間に接続されたダイオードと、前記出力ノードと前記第１基準電圧ノードとの間に接続されていて前記出力ノードでの電位における電荷に比例して変化する抵抗を提供する可変抵抗手段とを含む、請求項第（２２）項に記載のＢＩＣＭＯＳ論理回路。
（２４）前記可変抵抗手段が、前記出力ノードと前記第１基準電圧ノードとの間に直列接続されるとともに共通ノードで一緒に接続されたＰチャネルＦＥＴ及びＮチャネルＦＥＴを含み、当該ＰチャネルＦＥＴ及びＮチャネルＦＥＴの夫々のゲートが前記共通ノードに接続されている、請求項第（２３）項に記載のＢＩＣＭＯＳ論理回路。
（２５）前記バイポーラ・ドライバ回路が、入力が前記第２ノードに接続され、前記第２ノードが第１範囲の値を有するときに前記第３ノードの電位を第４電位に上昇させるために出力が前記第３ノードに接続されたブル・アップ回路ブロックと、コレクタが前記第３ノードに接続されたバイポーラ・トランジスタと、前記第１ノードが第２範囲の値を有するときに前記第３ノードの電位を第５電位まで引き下げるように前記バイポーラ・トランジスタのベースを導通状態へバイアスする電圧を発生するために前記第１ノードに接続されたＦＥＴ回路とを含むブル・ダウン回路手段と、を含む、請求項第（２０）項に記載のＢＩＣＭＯＳ論理回路。
（２６）前記バイポーラ・ドライバ回路手段がさらに、動作制御信号に応答して前記第５電位よりも低い第６電位まで前記第３ノードの電位を降下させる手段と、前記第３ノードが前記第５電位まで降下したどきに前記動作制御信号を発生するために前記第３ノードに接続されたフィードパック手段と、を含む、請求項第（２５）項に記載のＢＩＣＭＯＳ論理回路。
（２７）前記フイードパツク手段がインバータ回路を含む、請求項第（２６）項に記載のＢＩＣＭＯＳ論理回路。
（２８）前記バイポーラ・ドライバ回路手段についての前記ブル・ダウン手段中の前記ＦＥＴ回路が、前記第１ノードが前記第２範囲の値を有するときに前記バイポーラ・トランジスタのベースを前記第３ノードに接続するように動作し、前記電位降下手段が、制御端子か前記フイードバツク手段から前記制御信号を受取るように接続されたトランジスタを含み、当該トランジスタが、前記第３ノードが前記第５電位まで降下するときに前記第３ノードから電荷を除去するために前記バイポーラ・トランジスタの前記ベースに接続されている、請求項第（２７）項に記載のＢＩＣＭＯＳ論理回路。
（２９）前記メモリ回路が、前記第１ノードに接続されていて前記第２ノードに反転信号を提供する少なくとも１つの第１インバータ回路手段と、前記第２ノードに接続されていて前記第２ノードでの信号を反転するとともに前記第１ノードに前記反転された第２ノードの信号を提供する少なくとも１つの第２インバータ回路手段とを含む、請求項第（２７）項に記載のＢＩＣＭＯＳ論理回路。
（３０）前記メモリ回路が、前記第１ノードに接続されて前記第２ノードに反転信号を提供する少なくとも１つの第１インバータ回路手段と、前記第２ノードに接続されて前記第２ノードでの信号を反転するとともに前記第１ノードに前記反転された第２ノードの信号を提供する少なくとも１つの第２インバータ回路手段とを含む、請求項第（２０）項に記載のＢＩＣＭＯＳ論理回路。
（３１）少なくとも２つの入力端子と、出力ノードと、前記少なくとも２つの入力端子に接続され、前記少なくとも２つの入力端子が第１組の値を有するときに前記出力ノードの電位を第１電位まで上昇させるブル・アップ回路手段と、前記少なくとも２つの入力端子に接続され、前記少なくとも２つの入力端子が異なる第２組の値を有するときに前記第１電位よりも低い第２電位に前記出力ノードの電位を降下させるブル・ダウン回路手段と、動作制御信号に応答して前記第２電位よりも低い、第３電位まで前記出力ノードの電位を降下させる手段と、前記出力ノードが前記第２電位まで降下したときに前記動作制御信号を発生する前記出力ノードに接続されたフィードバック手段と、を含むＢＩＣＭＯＳ論理回路。
（３２）前記フィードバック手段がインバータ回路を含む、請求項第（３１）項に記載のＢＩＣＭＯＳ論理回路。
（３３）前記ブル・ダウン回路手段が、導通しているときに前記出力ノードから電荷を除去するように接続されたバイポーラ・トランジスタと、前記少なくとも２つの入力端子が前記第２組の値を有するときに前記バイポーラ・トランジスタを導通状態へとバイアスするように前記出力ノードから前記バイポーラ・トランジスタのベースヘの電流通路を提供するために前記少なくとも２つの入力端子に接続された論理ブロックとを含み、前記第３電位降下手段が、前記フィードバック手段から前記制御信号を受取るように接続された制御端子を有するとともに前記少なくとも２つの入力端子が前記第２組の値を有するときに前記出力ノードから電荷を除去するため前記バイポーラ・トランジスタのベースに接続されているトランジスタを含む、請求項第（３２）項に記載のＢＩＣＭＯＳ論理回路。
（３４）少なくとも２つの入力端子と、出力ノードと、前記少なくとも２つの入力端子に接続され、前記少なくとも２つの入力端子が第１組の値を有するときに前記出力ノードの電位を第１電位まで上昇させるブル・アップ回路手段と、前記少なくとも２つの入力端子に接続され、前記少なくとも２つの入力端子が異なる第２組の値を有するときに前記第１電位よりも低い第２電位に前記出力ノードの電位を降下させるブル・ダウン回路手段と、を含み、前記ブル・ダウン回路手段が、第３基準電圧ノードと、コレクタが前記出力ノードに接続されエミッタが前記第３基準電圧ノードに接続されたバイポーラ・ブル・ダウン・トランジスタと、前記出力ノードと前記バイポーラ・ブル・ダウン・トランジスタのベースとの間に直列接続された少なくとも１つの上部ＦＥＴと少なくとも１つの下部ＦＥＴとであって、前記上部ＦＥＴが前記下部ＦＥＴよりも直列接続において前記出力ノードにより近く、前記上部ＦＥＴ及び下部ＦＥＴが共通ノードで一緒に接続され、前記上部ＦＥＴのゲートが前記少なくとも２つの入力端子のうちの１つに接続され、一方、前記下部ＦＥＴのゲートが前記少なくとも２つの入力端子のうちの別のものに接続されている前記の上部ＦＥＴ及び下部ＦＥＴと、前記少なくとも２つの入力端子のうちの１つへの入力のレベルが所定の値をとるとき前記共通ノードを前記第３基準電圧ノードに放電するために前記少なくとも２つの入力端子のうちの１つへの入力の反転により制御される放電手段と、を含むＢＩＣＭＯＳ論理回路。
（３５）前記放電手段が、前記少なくとも２つの入力端子のうちの１つへの入力を反転する手段と、制御端子が前記反転手段の反転出力に接続され他の２端子が前記ブル・ダウン回路手段の前記上部ＦＥＴ及び下部ＦＥＴの共通ノード及び第３基準電圧ノードに夫々接続されたトランジスタと、を含む、請求項第（３４）項に記載のＢＩＣＭＯＳ論理回路。
（３６）少なくとも２つの入力端子と、出力ノードと、前記少なくとも２つの入力端子から入力を受取り、前記少なくとも２つの入力端子が第１組の値を有するときに前記出力ノードでアップ電圧を発生するＢＩＣＭＯＳブル・アップ回路手段と、前記少なくとも２つの入力端子から入力を受取り、前記少なくとも２つの入力端子が異なる第２組の値を有するときに前記アップ電圧よりも小さいダウン電圧を前記出力ノードに発生する直列接続されたＦＥＴブル・ダウン回路手段と、第１ノードと、前記出力ノードと前記第１ノードとの間に接続されていて制御信号により制御されるバス・ゲートと、第２ノードと、前記第１ノードに接続されていて前記第２ノードに反転信号を提供する少なくとも１つの第１インバータ回路手段と、前記第２ノードに接続されていて前記第２ノードでの信号を反転するとともに前記第１ノードに前記反転された第２ノードの信号を提供する少なくとも１つの第２インバータ回路手段とを含むラッチ回路手段と、第３ノードと、前記第１及び第２ノードに接続されていて、前記第１及び第２ノードの信号に従って前記第３ノードにおける電流を駆動するバイポーラ・ドライバ回路手段と、を含むＢＩＣＭＯＳ論理回路。
（３７）前記ブル・ダウン回路手段が、前記出力ノードと第３基準電圧ノードとの間で直列接続された少なくとも２つのＦＥＴを含み、当該少なくとも２つのＦＥＴが前記少なくとも２つの入力端子のうちの異なるものに接続されている、請求項第（３６）項に記載のＢＩＣＭＯＳ論理回路。
（３８）前記バイポーラ．ドライバ回路が、入力が前記第２ノードに接続され、前記第２ノードが第１範囲の値を有するときに前記第３ノードの電位を第１電位に上昇させるために出力が前記第３ノードに接続されたブル・アップ回路ブロックと、コレクタが前記第３ノードに接続されたバイポーラ・トランジスタと、前記第１ノードか第２範囲の値を有するときに前記第３ノードの電位を第２電位まで引き下げるように前記バイポーラ・トランジスタのベースを導通状態へバイアスする電圧を発生するために前記第１ノードに接続されたＦＥＴ回路とを含むブル・ダウン回路手段と、を含む、請求項第（３６）項に記載のＢＩＣＭＯＳ論理回路。
（３９）前記バイポーラ・ドライバ回路手段がさらに、動作制御信号に応答して前記第２電位よりも低い第３電位まで前記第３ノードの電位を降下させる手段と、前記第３ノードが前記第２電位まで降下したときに前記動作制御信号を発生する前記第３ノードに接続されたフィードバック手段とを含む、請求項第（３８）項に記載のＢＩＣＭＯＳ論理回路。
（４０）前記フィードバック手段がインバータ回路を含む、請求項第（３９）項に記載のＢＩＣＭＯＳ論理回路。
（４１）前記バイポーラ・ドライバ回路手段についての前記ブル・ダウン手段中の前記ＦＥＴ回路が、前記第１ノードが前記第２範囲の値を有するときに前記バイポーラ・トランジスタのベースを前記第３ノードに接続するように動作し、前記電位降下手段が、制御端子が前記フィードバック手段から前記制御信号を受取るように接続されたトランジスタを含み、当該トランジスタが、前記第３ノードが前記第２電位まで降下するときに前記第３ノードから電荷を除去するために前記バイポーラ・トランジスタの前記ベースに接続されている、請求項第（４０）項に記載のＢＩＣＭＯＳ論理回路。
（４２）前記ＢＩＣＭＯＳブル・アップ回路手段かｎ個の基本セルを含み、各セルはノードを有し、各セルは、前記少なくとも２つの入力端子のうちの少なくとも１つに接続されて当該少なくとも１つの入力端子における信号の値に従い前記ノードに論理電圧を発生するＣＭＯＳ決定論理回路を含み、また、各セルは、前記論理電圧を受取るように前記ノードにベースが接続されるとともにオア機能を実行するように前記出力ノードにエミッタが一緒に結合されたエミッタ・フオロワ・バイポーラ・トランジスタを含む、請求項第（３６）項に記載のＢＩＣＭＯＳ論理回路。
（４３）前記第１基準電圧ノードで電圧を発生する第１基準電圧発生回路をさらに含み、当該第１基準電圧発生回路が、第３基準電圧ノードと、前記第１基準電圧ノードと前記第３基準電圧ノードとの間に接続されたダイオードと、前記出力ノードの電圧をクランプするために前記出力ノードと前記第１基準電圧ノードとの間に直列接続された複数のダイオードとを含む、請求項第（２）項に記載のＢＩＣＭＯＳ論理回路。