JP6140573B2 - 出力バッファ回路 - Google Patents

Description

本発明は、コモンモード電圧および振幅によって規定される差動信号を出力する出力バッファ回路に関するものである。

図１０に示すように、定電流型の出力バッファ回路から出力される差動信号間に内蔵の終端抵抗を加えた構成の差動バッファが知られている。差動バッファのなかで、差動信号のコモンモード電圧および振幅が規定されているＬＶＤＳ（Low Voltage Differential Signaling）やｍｉｎｉ−ＬＶＤＳなどのインタフェイス規格に対応した出力バッファ回路の構成に代表される定電流型の出力バッファ回路のアーキテクチャでは、電源およびグランドと差動スイッチとの間にそれぞれ電流源を配置した構成のものが使用される。

ここで、差動信号の高電位（Ｈ）の電圧をＶＴＰ、低電位（Ｌ）の電圧をＶ_ＴＭとすると、図９に示すように、差動信号のコモンモード電圧Ｖ_ＯＣは、差動信号のＨの電圧Ｖ_ＴＰとＬの電圧Ｖ_ＴＭの中央の電圧（Ｖ_ＯＣ＝（Ｖ_ＴＰ＋Ｖ_ＴＭ）／２）で表される。また、差動信号の振幅の電圧Ｖ_ＯＤは、差動信号のＨの電圧Ｖ_ＴＰとＬの電圧Ｖ_ＴＭとの差電圧（｜Ｖ_ＯＤ｜＝｜Ｖ_ＴＰ−Ｖ_ＴＭ｜）で表される。

しかし、定電流型の出力バッファ回路では、電流源による高いインピーダンスのために差動信号のスルーレートが制限され、定電圧型の出力バッファ回路に比べて同一消費電力条件下では動作速度が劣るという問題がある。

これに対し、図１０の構成において、内蔵の終端抵抗と外付けの終端抵抗との合成抵抗の抵抗値が、外付けの終端抵抗の抵抗値の１／２に低減されるとすると、定電圧型の出力バッファ回路の差動信号と同等の動作帯域を得ることができるが、消費電流が２倍になる。

一方、従来の定電圧型の出力バッファ回路として、一般的に、図１１に示すように、電源およびグランドと差動スイッチとの間にソースフォロアで構成された電圧源を配置したものがある。しかし、この構成では、差動信号の振幅およびコモンモード電圧を制御することができず、両方の電圧源ともにソースフォロアであることから、差動信号の振幅も、電圧源を構成するＭＯＳの閾値電圧によって制限を受ける。

これに対し、差動信号の振幅を制御可能な既存の定電圧型の出力バッファ回路として、図１２に示すように、図１１に示す定電圧型の出力バッファ回路の一方の電圧源、図１２の例の場合にはグランド側の電圧源をなくして、差動スイッチを直接グランドに接続し、オペアンプにより、基準電圧と、電源側の電圧源から供給される電圧とが等しくなるように制御する構成のものがある。

しかし、この構成では、対地に対して差動信号の振幅を得るので、コモンモード電圧に振幅依存性がある。このため、振幅を大きくするとコモンモード電圧も上昇し、差動信号を受信する受信側の受信可能なコモンモード電圧範囲から外れることがあり、出力可能な振幅範囲が制限されるという問題がある。また、受信側の終端抵抗や伝送線路上の抵抗の値によっても、そのコモンモード電圧が変化するという問題がある。

また、図１３に示すように、差動信号の振幅ではなく、コモンモード電圧を制御可能に構成することも可能であるが、この場合には、差動信号の振幅を制御することができなくなる。さらに、振幅調整用のオペアンプとは別のオペアンプを用いて、振幅に依存せずにコモンモード電圧を調整することが考えられるが、同時に２つのフィードバック制御を行うと互いに影響し合い安定動作させることができない。

ここで、本発明に関連性のある先行技術文献として、特許文献１，２などがある。

特許文献１には、電源およびグランドと差動スイッチとの間にそれぞれ電圧源および電流源が配置されたドライバ回路と、ドライバ回路のレプリカ回路とを備え、オペアンプにより、リファレンス電圧とレプリカ回路の所定のノードの電圧とが等しくなるように制御する制御信号を生成し、制御信号をドライバ回路の電源側の電圧源と、レプリカ回路の電源側の電圧源のゲートに入力した構成の出力ドライバ回路が記載されている。

特許文献２には、差動信号の出力ＺとＺＢとの間に、等しい値の内部抵抗Ｒ１およびＲ２が直列に配置され、ＯＰＡＭＰを基本とするフィードバック・ループを用いて、内部抵抗Ｒ１，Ｒ２の中間のノードＭＩＤにおける共通モード電圧ＶＭＩＤと、所望の出力電圧ＶＣＭとを比較し、ＯＰＡＭＰの出力に応じて、グランド側の電流源が引き出す電流を制御するＬＶＤＳ出力バッファが記載されている。

しかし、特許文献１の構成では、電流源側はスルーレートを制限され、電圧源側は制限されないため、出力スイッチング時のコモンモード電圧変動が生じる。
また、特許文献２の構成は、コモンモード電圧をＶＣＭによって設定が可能な回路となっているが、定電流型の出力バッファ回路であるため、特許文献１の場合と同様に、コモンモード電圧変動の問題がある。

特開２００９−１５２９４４号公報 特開平１１−３３０９４７号公報

本発明の目的は、前記従来技術の問題点を解消し、高速動作が可能で、かつ、差動信号の振幅およびコモンモード電圧を独立して調整することができる定電圧型の出力バッファ回路を提供することにある。

上記目的を達成するために、本発明は、差動出力バッファと、レプリカ回路と、電流制御回路と、電圧制御回路とを備え、
前記差動出力バッファは、第１電圧源と、電流源と、前記第１電圧源の出力端子と前記電流源との間にそれぞれ直列に接続された第１、第３スイッチおよび第２、第４スイッチとを備え、前記第１、第３スイッチの間の第１ノードと前記第２、第４スイッチの間の第２ノードとの間に終端抵抗が接続され、該終端抵抗に差動出力信号が出力され、
前記第１、第４スイッチの組および前記第２、第３スイッチの組は、前段回路からそれぞれ入力される差動入力信号に応じて、一方の組がオン、他方の組がオフするように制御されるものであり、
前記電流制御回路は、前記第１ノードと第２ノードの間に直列に接続された同じ抵抗値の２つの抵抗素子の間のノード、もしくは前記第３および第４スイッチと前記電流源との間のノードである、第３ノードの電圧が第１基準電圧と等しくなるように、前記電流源に流れる電流を制御するものであり、
前記レプリカ回路は、少なくとも、前記第１電圧源と共通の制御信号によって制御され、該第１電圧源が生成する電圧と同一の電圧を出力端子に出力する第２電圧源と、該第２電圧源の出力端子に接続され、オン状態の前記第１または第２スイッチに相当する第５スイッチと、一定の電流を前記第２電圧源および前記第５スイッチを含む電流経路に流す定電流源とを備え、
前記電圧制御回路は、前記レプリカ回路の前記一定の電流が流れる電流経路の、前記第２電圧源の出力端子を除くいずれかのノードである第４ノードの電圧が第２基準電圧と等しくなるように、前記制御信号を生成するものであって、
前記定電流源との間でカレントミラー回路を構成し、前記差動出力信号の振幅に応じて、前記定電流源が流す一定の電流を調整する振幅調整回路を備えることを特徴とする出力バッファ回路を提供するものである。

ここで、前記レプリカ回路の電流経路が、さらに、前記終端抵抗の抵抗値の１／２に相当する抵抗値を有し、前記第５スイッチを介して前記第２電圧源の出力端子に接続された第１抵抗素子を含み、前記第４ノードが、該第１抵抗素子の前記第５スイッチと反対側のノードであることが好ましい。

また、前記第３ノードが前記２つの抵抗素子の間のノードであり、前記第１基準電圧と前記第２基準電圧とが共通の基準電圧であることが好ましい。

また、前記レプリカ回路の電流経路が、さらに、前記オン状態の前記第３または第４スイッチに相当する第６スイッチと、前記第５スイッチと前記第６スイッチとの間に接続された前記終端抵抗の抵抗値に相当する抵抗値を有する第６抵抗素子とを備え、
前記第３ノードが前記第３および第４スイッチと前記電流源との間のノードであり、前記定電流源が、ゲートに電流設定電圧が供給され、ドレインが前記電流経路に接続された定電流源トランジスタを含み、
前記電流源が、前記第３および第４スイッチにドレインが接続され、前記電流制御回路が前記第３ノードの電圧と前記第１基準電圧とを比較して生成した電流制御信号がゲートに供給され、ソースが前記定電流源トランジスタと共通に接続された電流源トランジスタを含み、前記第１基準電圧が前記定電流源トランジスタのドレインから供給されることが好ましい。

さらに、前記第１ノードに挿入された、第２および第３抵抗素子を備え、前記第２ノードに挿入された、第７および第８抵抗素子を備えることが好ましい。

本発明によれば、定電圧型の出力バッファ回路であるため、定電流型の出力バッファ回路と比べて同一消費電力条件下で高速動作することができる。また、レプリカ回路の第２電流源に流れる電流を適宜調整することにより、差動出力バッファから出力される差動信号の振幅の大きさを調整し、かつ、振幅の調整とは独立してコモンモード電圧を調整することができる。

本発明の出力バッファ回路の構成を表す第１実施形態の回路図である。 図１に示す出力バッファ回路の各部位における電圧、電流、抵抗値を示す概念図である。 本発明の出力バッファ回路の構成を表す第２実施形態の回路図である。 本発明の出力バッファ回路の構成を表す第３実施形態の回路図である。 本発明の出力バッファ回路の構成を表す第４実施形態の回路図である。 本発明の出力バッファ回路の構成を表す第５実施形態の回路図である。 本発明の出力バッファ回路の構成を表す第６実施形態の回路図である。 本発明の出力バッファ回路の構成を表す第７実施形態の回路図である。 出力の差動信号の高電位の電圧ＶＴＰ、低電位の電圧ＶＴＭ、振幅の電圧ＶＯＤ、コモンモード電圧ＶＯＣの関係を表す概念図である。 従来の定電流型の出力バッファ回路の構成を表す一例の回路図である。 従来の定電圧型の出力バッファ回路の構成を表す一例の回路図である。 従来の定電圧型の出力バッファ回路の構成を表す一例の回路図である。 従来の定電圧型の出力バッファ回路の構成を表す一例の回路図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の出力バッファ回路を詳細に説明する。

図１は、本発明の出力バッファ回路の構成を表す第１実施形態の回路図である。同図に示す出力バッファ回路１０は、定電圧型のものであり、差動出力バッファ１２と、レプリカ回路１４と、オペアンプ１６，１８と、定電流発生回路１９とを備えている。

差動出力バッファ１２は、この差動出力バッファ１２に所定の電圧を供給する電圧源のＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）２０（第１電圧源）と、所定の電流をグランドに流す電流源のＮＭＯＳ２２（電流源）と、差動スイッチのＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）２４，２６（第１、第２スイッチ）およびＮＭＯＳ２８，３０（第３、第４スイッチ）と、同じ抵抗値を持つ２つの抵抗素子３２，３４（第４、第５抵抗素子）とを備えている。

ソースフォロア回路であるＮＭＯＳ２０は、電源（第１電源）に接続され、ＮＭＯＳ２２はグランド（第２電源）に接続されている。ＰＭＯＳ２４およびＮＭＯＳ２８（第１、第３スイッチ）と、ＰＭＯＳ２６およびＮＭＯＳ３０（第２、第４スイッチ）とは、それぞれ、ＮＭＯＳ２０とＮＭＯＳ２２との間に直列に接続されている。抵抗素子３２，３４は、ＰＭＯＳ２４とＮＭＯＳ２８との間のノード（第１ノード）と、ＰＭＯＳ２６とＮＭＯＳ３０との間のノード（第２ノード）との間に直列に接続されている。

図示省略しているが、ＰＭＯＳ２４およびＮＭＯＳ３０の組と、ＰＭＯＳ２６およびＮＭＯＳ２８の組とは、前段回路から入力される差動信号に応じて、一方の組がオン、他方の組がオフするように制御される。また、第１および第２ノードから、外部出力端子３８Ａ、３８Ｂを介して差動出力バッファ１２の差動信号が出力バッファ回路１０の外部へ出力され、この差動信号の間（外部出力端子３８Ａ、３８Ｂの間）に外付けの終端抵抗３６が接続される。

続いて、オペアンプ１６（電流制御回路）の＋端子には、抵抗素子３２，３４の間のノード（第３ノード）の電圧（コモンモード電圧相当）が入力（コモンモードフィードバック）され、−端子には、出力バッファ回路１０の外部から供給される基準電圧Ｖ_{ＯＣＲＥＦ}（第１基準電圧）が入力されている。オペアンプ１６は、基準電圧Ｖ_{ＯＣＲＥＦ}と第３ノードの電圧とが等しくなるように、ＮＭＯＳ２２に流れる電流を制御する電流制御信号を出力する。オペアンプ１６から出力される制御信号はＮＭＯＳ２２のゲートに入力される。

続いて、レプリカ回路１４は、差動出力バッファ１２を模擬して構成された回路であり、差動出力バッファ１２のＮＭＯＳ２０に相当する、ソースフォロア回路のＮＭＯＳ４０（第２電圧源）と、ＮＭＯＳ２２に相当するＮＭＯＳ４２（定電流源）と、オン状態のＰＭＯＳ２４またはＰＭＯＳ２６に相当するＰＭＯＳ４４（第５スイッチ）と、外付けの終端抵抗３６の１／２の抵抗値をもつ抵抗素子４６Ａ（第１抵抗素子）とを備えている。

レプリカ回路１４のＮＭＯＳ４０、ＰＭＯＳ４４、抵抗素子４６ＡおよびＮＭＯＳ４２は、この順序で電源（第１電源）とグランド（第３電源）との間に直列に接続されている。また、ＰＭＯＳ４４のゲートはグランド（第３電源）に接続されている。

レプリカ回路１４を構成するＰＭＯＳ４４、ＮＭＯＳ４０，４２のサイズは、差動出力バッファ１２を構成するＰＭＯＳ２４，２６、ＮＭＯＳ２０，２２，２８，３０の１／ｍ倍（ｍは正の数）のサイズであり、抵抗素子４６Ａは、終端抵抗３６の抵抗値のｍ／２倍の抵抗値を持つ。本実施形態は、ｍ＝１の場合の例である。また、１つのレプリカ回路１４を、複数の差動出力バッファ１２で共用することができる。

続いて、オペアンプ１８（電圧制御回路）の＋端子には基準電圧Ｖ_{ＯＣＲＥＦ}（第２基準電圧）が入力され、−端子には、抵抗素子４６ＡとＮＭＯＳ４２との間のノード（第４ノード）の電圧（コモンモード電圧相当）が入力されている。オペアンプ１８は、基準電圧Ｖ_{ＯＣＲＥＦ}と第４ノードの電圧とが等しくなるように、ＮＭＯＳ４０からレプリカ回路１４に供給される電圧を制御する電圧制御信号を出力する。オペアンプ１８から出力される制御信号は、ＮＭＯＳ４０およびＮＭＯＳ２０のゲートに入力される。

最後に、定電流発生回路１９は、ＮＭＯＳ４２、すなわち、レプリカ回路１４、ひいては出力信号が遷移しないときに差動出力バッファ１２に流れる電流を発生するものであり、定電流Ｉ_ＶＯＤを流す定電流源５０と、ＮＭＯＳ５２とを備えている。

定電流源５０およびＮＭＯＳ５２は、差動出力信号の振幅の仕様に応じて、定電流源であるＮＭＯＳ４２が流す一定の電流を調整する振幅調整回路を構成するものであり、電源（第１電源）とグランド（第３電源）との間に直列に接続されている。ＮＭＯＳ５２のゲートと、レプリカ回路１４のＮＭＯＳ４２のゲートとは、定電流源５０とＮＭＯＳ５２との間のノードに接続されている。つまり、ＮＭＯＳ４２のゲートには、レプリカ回路１４の電流経路に流す電流を決定する電流設定電圧が入力され、ＮＭＯＳ４２，５２は、カレントミラー回路を構成する。
つまり、定電流源であるＮＭＯＳ４２は、一定の電流を第２電圧源であるＮＭＯＳ４０および第５スイッチであるＰＭＯＳ４４を含む電流経路に流す。

定電流発生回路１９のＮＭＯＳ５２のサイズは、レプリカ回路１４のＮＭＯＳ４２の１／ｓ倍（ｓは正の整数）のサイズである。本実施形態は、ｓ＝１（ミラー比＝１：１）の場合の例である。また、１つの定電流発生回路１９を、複数のレプリカ回路１４で共用することができる。

次に、出力バッファ回路１０の動作を説明する。

定電流発生回路１９の定電流源５０から供給される定電流Ｉ_ＶＯＤは、ＮＭＯＳ５２を介してグランドに流れる。ＮＭＯＳ５２に流れる定電流Ｉ_ＶＯＤは、カレントミラー回路によりＮＭＯＳ５２からレプリカ回路１４のＮＭＯＳ４２にミラーされ、ＮＭＯＳ４２には定電流Ｉ_ＶＯＤが流れる。つまり、レプリカ回路１４では、電源から、ＮＭＯＳ４０、ＰＭＯＳ４４、抵抗素子４６Ａ、ＮＭＯＳ４２を介してグランドに定電流Ｉ_ＶＯＤが流れる。

また、オペアンプ１８からは、基準電圧Ｖ_{ＯＣＲＥＦ}と、レプリカ回路１４の抵抗素子４６ＡとＮＭＯＳ４２との間の第４ノードの電圧とが等しくなるように、ＮＭＯＳ４０からレプリカ回路１４に供給される電圧を制御する制御信号が出力され、ＮＭＯＳ４０およびＮＭＯＳ２０のゲートに入力される。

差動出力バッファ１２では、レプリカ回路１４が差動出力バッファ１２を模擬して構成された回路であり、オペアンプ１８からの制御信号がＮＭＯＳ４０，２０のゲートに共通に入力され、ＮＭＯＳ２０から差動出力バッファ１２に電圧が供給される。オペアンプ１６からは基準電圧Ｖ_{ＯＣＲＥＦ}と差動出力バッファ１２の抵抗素子３２，３４の間の第３ノードの電圧とが等しくなるような電流がＮＭＯＳ２２から流れるよう、ＮＭＯＳ２２のゲートを制御する制御信号が出力される。

差動出力バッファ１２から出力される差動信号の振幅の電圧Ｖ_ＯＤは、終端抵抗３６の抵抗値Ｒ_ＴＥＲＭと、終端抵抗３６に流れる電流ＩＳＳとの積（Ｖ_ＯＤ＝Ｒ_ＴＥＲＭ×Ｉ_ＳＳ）によって決定される。従って、レプリカ回路１４のＮＭＯＳ４２に流れる定電流ＩＶＯＤ、すなわち、定電流発生回路１９の定電流源５０から供給される定電流Ｉ_ＶＯＤを適宜調整することにより、差動出力バッファ１２に流れる定電流Ｉ_ＳＳを調整し、差動出力バッファ１２から出力される差動信号の振幅の大きさを調整することができる。

差動出力バッファ１２では、オペアンプ１６から入力される制御信号に応じて、第３ノードの電圧、すなわち、差動出力バッファ１２から出力される差動信号のコモンモード電圧が基準電圧Ｖ_{ＯＣＲＥＦ}と等しくなるような電流がＮＭＯＳ２２に流れる。従って、基準電圧Ｖ_{ＯＣＲＥＦ}を適宜調整することにより、コモンモード電圧を調整することができる。

上記のように、出力バッファ回路１０は、定電流型の出力バッファ回路と比べて同一消費電力条件下で高速動作を維持しつつ、かつ、定電圧型の出力バッファ回路と比較して、コモンモード電圧の振幅依存性を解消し、差動信号の振幅およびコモンモード電圧をそれぞれ独立して調整することができる。

以下、図２に示す概念図を参照して、差動出力バッファ１２から出力される差動信号が遷移しないときのコモンモード電圧Ｖ_ＯＣおよび振幅の電圧Ｖ_ＯＤについて説明する。

オペアンプ１６により、差動出力バッファ１２でコモンモードフィードバック制御が行われるため、コモンモード電圧Ｖ_ＯＣと基準電圧Ｖ_{ＯＣＲＥＦ}とは常に以下の式（１）の関係にある。
Ｖ_ＯＣ＝Ｖ_{ＯＣＲＥＦ} … （１）
差動出力バッファ１２では、コモンモードフィードバック制御を行うために、Ｒ_ＴＦ／２の抵抗値を持つ抵抗素子３２，３４によって、Ｖ_ＯＣ＝（Ｖ_ＴＰ＋Ｖ_ＴＭ）／２が生成される。抵抗素子３２，３４の抵抗値Ｒ_ＴＦは外付けの終端抵抗３６の抵抗値Ｒ_ＴＥＲＭに対して十分に大きな値を持つため、抵抗素子３２，３４に流れ込む電流は無視することが出来る。

続いて、レプリカ回路１４のＰＭＯＳ４４のオン抵抗をＲ_ＰＩ、終端抵抗３６を模擬した抵抗素子４６Ａの抵抗値をＲ_ＴＩ／２とし、差動出力バッファ１２のＰＭＯＳ２４，２６のオン抵抗をＲ_ＰＦとし、レプリカ回路１４と差動出力バッファ１２のサイズ比の関係をｍとすると、出力バッファ回路１０は、以下の式（２）および（３）の関係が成り立つように設計される。
Ｒ_ＰＩ＝ｍ＊Ｒ_ＰＦ … （２）
Ｒ_ＴＩ＝ｍ＊Ｒ_ＴＥＲＭ … （３）

定電流発生回路１９の定電流源５０から供給される電流をＩ_ＶＯＤとし、Ｉ_ＶＯＤ＊Ｒ_ＴＩ／２＝Ｖ_ＯＤ／２となるように制御されたレプリカ回路１４の電流源のＮＭＯＳ４２を用い、電圧源のＮＭＯＳ４０のソース端電位をＶ_Ｓ＿Ｉとし、定電流発生回路１９のＮＭＯＳ５２およびレプリカ回路１４の電流源のＮＭＯＳ４２により構成されるカレントミラー回路のミラー比を１：１とすると、上記式（２）および（３）から式（４）の関係がある。
Ｖ_Ｓ＿Ｉ＝Ｖ_{ＯＣＲＥＦ}＋（Ｒ_ＰＩ＋Ｒ_ＴＩ／２）＊Ｉ_ＶＯＤ … （４）
式（４）では、オペアンプ１８により、レプリカ回路１４でコモンモードフィードバック制御が行われることから、第４ノードの電圧がＶ_{ＯＣＲＥＦ}となるように制御されることを利用している。

続いて、レプリカ回路１４の電圧源のＮＭＯＳ４０のゲート電圧をＶ_Ｇ、ゲート−ソース間電圧をＶ_ＧＳ＿Ｉとし、差動出力バッファ１２の電圧源のＮＭＯＳ２０のソース端電位をＶ_Ｓ＿Ｆ、ゲート−ソース間電圧をＶ_ＧＳ＿Ｆとすると、式（５）のように表すことができる。
Ｖ_Ｓ＿Ｆ＝Ｖ_Ｇ−Ｖ_ＧＳ＿Ｆ
＝Ｖ_Ｓ＿Ｉ＋Ｖ_ＧＳ＿Ｉ−Ｖ_ＧＳ＿Ｆ
＝Ｖ_{ＯＣＲＥＦ}＋（Ｒ_ＰＩ＋Ｒ_ＴＩ／２）＊Ｉ_ＶＯＤ＋Ｖ_ＧＳ＿Ｉ−Ｖ_ＧＳ＿Ｆ … （５）

また、差動信号の振幅の電圧Ｖ_ＯＤは以下の式（６）の関係にある。
Ｖ_ＯＤ＝（Ｖ_Ｓ＿Ｆ−Ｖ_ＯＣ）／（Ｒ_ＰＦ＋Ｒ_ＴＥＲＭ／２）＊Ｒ_ＴＥＲＭ
＝（Ｖ_{ＯＣＲＥＦ}＋（Ｒ_ＰＩ＋Ｒ_ＴＩ／２）＊Ｉ_ＶＯＤ＋Ｖ_ＧＳ＿Ｉ−Ｖ_ＧＳ＿Ｆ−Ｖ_ＯＣ）／（Ｒ_ＰＦ＋Ｒ_ＴＥＲＭ／２）＊Ｒ_ＴＥＲＭ … （６）

ここで、外付けの終端抵抗３６に流れる電流をＩ_ＳＳとし、オペアンプ１６を用いているため、Ｖ_ＯＣ＝Ｖ_{ＯＣＲＥＦ}、レプリカ回路１４を用いているため、Ｖ_ＧＳ＿Ｉ≒Ｖ_ＧＳ＿Ｆと置くと、式（７）の関係となる。レプリカ回路１４の利用によって、Ｖ_ＯＣのＲ_ＰＦの依存性を消すことができる。
Ｖ_ＯＤ＝（Ｒ_ＰＩ＋Ｒ_ＴＩ／２）＊Ｉ_ＶＯＤ／（Ｒ_ＰＦ＋Ｒ_ＴＥＲＭ／２）＊Ｒ_ＴＥＲＭ
＝（Ｒ_ＰＩ＋Ｒ_ＴＩ／２）／｛ｍ＊（Ｒ_ＰＦ＋Ｒ_ＴＥＲＭ／２）｝＊Ｉ_ＳＳ＊Ｒ_ＴＥＲＭ … （７）
また、図２から、（Ｒ_ＰＩ＋Ｒ_ＴＩ／２）＝ｍ＊（Ｒ_ＰＦ＋Ｒ_ＴＥＲＭ／２）といえるので、式（７）から式（８）が導き出される。
Ｖ_ＯＤ＝ｍ＊Ｉ_ＶＯＤ＊Ｒ_ＴＥＲＭ … （８）
つまり、Ｖ_ＧＳ＿Ｉ≒Ｖ_ＧＳ＿Ｆの関係が成り立つ範囲で、式（８）の「Ｖ_ＯＤ＝ｍ＊Ｉ_ＶＯＤ＊Ｒ_ＴＥＲＭ」からＶ_ＯＣを一定に決めることができている。

従って、外付けの終端抵抗３６に流れる電流ＩＳＳと、差動信号の振幅の電圧Ｖ_ＯＤと、定電流発生回路１９の定電流源５０から供給される電流Ｉ_ＶＯＤの関係は、式（９）および（１０）で表される。
Ｖ_ＯＤ＝Ｉ_ＳＳ＊Ｒ_ＴＥＲＭ … （９）
Ｉ_ＶＯＤ＝Ｉ_ＳＳ／ｍ … （１０）

続いて、差動出力バッファ１２の差動出力信号が遷移するときの動作を説明する。

前段回路から入力される差動信号に応じて、ＰＭＯＳ２４およびＮＭＯＳ３０の組がオン、ＰＭＯＳ２６およびＮＭＯＳ２８の組がオフになると、電源から、ＮＭＯＳ２０、ＰＭＯＳ２４、終端抵抗３６、ＮＭＯＳ３０、ＮＭＯＳ２２を介してグランドに定電流Ｉ_ＶＯＤに等しい定電流ＩＳＳが流れる。一方、ＰＭＯＳ２４およびＮＭＯＳ３０の組がオフ、ＰＭＯＳ２６およびＮＭＯＳ２８の組がオンになると、電源から、ＮＭＯＳ２０、ＰＭＯＳ２６、終端抵抗３６、ＮＭＯＳ２８、ＮＭＯＳ２２を介してグランドに定電流Ｉ_ＳＳが流れる。

ここで、差動出力信号の一方のノードがＨからＬ（つまり、他方のノードがＬからＨ）に変化すると、出力が変わった当初は、ＮＭＯＳ２０のＶ_ＧＳが急激に増加するため、ＮＭＯＳ２０を流れる電流量が一気に増加し、差動出力バッファ１２の低電位ノード（Ｌを出力していたノード）に電荷が供給される。
この時、Ｉ_ＳＳは、出力が変化する前と同じ電流量となっており、そうすると上記低電位ノードへの電荷の供給によってコモン電位（抵抗素子３２，３４の間のノードの電位）も電位が上昇を始める。
コモン電位が上昇するため、オペアンプ１６が反応してコモン電位を下げようと、ＮＭＯＳ２２のゲート電圧を上げる。これに応じて、Ｉ_ＳＳが増加し、差動出力バッファ１２のスルーレートが増加する。

定電流型の出力バッファ回路の場合、既に述べたように、電流源による高いインピーダンスのために差動信号のスルーレートが制限され、定電圧型の出力バッファ回路に比べて同一消費電力条件下では動作速度が劣る。これに対し、本実施形態の出力バッファ回路１０では、出力信号が遷移する期間には、遷移が無い期間に比較して、流れる電流が増大する。これによって出力信号を高速に遷移させることができる。すなわち、本実施形態の出力バッファ回路１０は、定電流型ではなく、定電圧型出力バッファ回路として動作する。

図１に示した本実施形態の出力バッファ回路１０では、オペアンプ１８の−端子に、出力信号のコモンモード電圧に対応する、抵抗素子４６Ａの、ＰＭＯＳ４４に接続された側とは反対側のノード（第４ノード）の電圧を入力した。しかし、出力信号の高電圧に対応する、抵抗素子４６Ａの、ＰＭＯＳ４４に接続された側のノードの電圧を、オペアンプ１８の端子に入力することも可能である。また、レプリカ回路１４は、図３に示すように、さらに、外付けの終端抵抗３６の１／２の抵抗値を持つもう１つの抵抗素子４６Ｂと、差動出力バッファ１２のオン状態のＮＭＯＳ２８またはＮＭＯＳ３０に相当する、ゲートが電源（第１電源）に接続されたＮＭＯＳ４８とを、抵抗素子４６ＡとＮＭＯＳ４２との間に直列に接続した構成のものであってもよい。抵抗素子４６ＢおよびＮＭＯＳ４８は、レプリカ回路１４の動作には何ら影響を与えない。そして、出力信号の定電圧に対応する、抵抗素子４６Ｂの、ＮＭＯＳ４８に接続された側のノードの電圧を、オペアンプ１８の端子に入力することも可能である。この場合には、ＮＭＯＳ４８を省略することも可能である。いずれの場合にも、オペアンプ１８の＋端子には、対応する基準電圧を供給する。
なお、上記のように、レプリカ回路１４の参照ノードを第１実施形態とは別のノードから取った場合には、レプリカ回路１４のオペアンプ１８と差動出力バッファ１２のオペアンプ１６の＋端子に入力する制御信号は同一には出来ない。

また、図４に示すように、差動出力バッファ１２の差動スイッチのＰＭＯＳおよびＮＭＯＳを除く、その他のＰＭＯＳとＮＭＯＳとを入れ換えて出力バッファ回路を構成しても同様の機能を果たす回路を得ることができる。

この場合、差動出力バッファ１２の電源側のＰＭＯＳ５４が電流源、グランド側のＰＭＯＳ５６は、ソースフォロア回路の電圧源となる。これに応じて、オペアンプ１６からの制御信号は電流源のＰＭＯＳ５４のゲートに入力され、オペアンプ１８からの制御信号は差動出力バッファ１２のグランド側のＰＭＯＳ５６およびこれに相当するレプリカ回路１４のＰＭＯＳ６０のゲートに入力される。また、定電流発生回路１９の定電流源５０は、電源からグランドに定電流ＩＶＯＤを流し、定電流発生回路１９のＰＭＯＳ６２とレプリカ回路１４の電流源のＰＭＯＳ５８とによってカレントミラー回路が構成される。

また、差動出力バッファ１２の差動スイッチは、ＰＭＯＳとＮＭＯＳとの組合せに限らず、ＰＭＯＳのみ、または、ＮＭＯＳのみで構成することも可能である。

図５は、差動スイッチをＮＭＯＳ６４，６６，６８，７０のみで構成したものである。差動スイッチの構成に応じて、差動スイッチに対応するレプリカ回路１４の構成もＮＭＯＳ７２，７４に変更されている。この場合も、ＮＭＯＳ６４，７０の組と、ＮＭＯＳ６６，６８の組とは、前段回路から入力される差動信号に応じて、一方の組がオン、他方の組がオフするように制御される。また、図６は差動スイッチと、差動スイッチに相当するレプリカ回路をＰＭＯＳのみで構成したものである。図５と同様に前段回路から入力される差動信号に応じて、一方の組がオン、他方の組がオフするように制御される。

また、図７に示すように、差動出力バッファ１２のＰＭＯＳ２４とＮＭＯＳ２８との間の第１ノードに抵抗素子８８Ａおよび８８Ｂ（第２および第３抵抗素子）を挿入し、また、ＰＭＯＳ２６とＮＭＯＳ３０との間の第２ノードに抵抗素子９０Ａおよび９０Ｂ（第７および第８抵抗素子）を挿入し、抵抗素子８８Ａおよび９０Ａの抵抗値を等しくし、抵抗素子８８Ｂおよび９０Ｂの抵抗値を等しくする。このとき、抵抗素子８８Ａおよび９０Ａの組と、抵抗素子８８Ｂおよび９０Ｂの組とでは、抵抗値を異なったものとしてもよい。

図７に示す例の場合、抵抗素子８８Ａが、ＰＭＯＳ２４と外部出力端子３８Ａとの間の第１ノードに接続され、抵抗素子８８Ｂが、外部出力端子３８ＡとＮＭＯＳ２８との間の第１ノードに接続されている。また、抵抗素子９０Ａが、ＰＭＯＳ２６と外部出力端子３８Ｂとの間の第２ノードに接続され、抵抗素子９０Ｂが、外部出力端子３８ＢとＮＭＯＳ３０との間の第２ノードに接続されている。抵抗素子８８Ａ，８８Ｂおよび９０Ａ，９０Ｂは、終端抵抗の１／２にしてもよい。

差動スイッチをＭＯＳで構成した場合、ＭＯＳのオン抵抗には製造上のバラツキ等が生じる場合がある。これに対し、ＭＯＳのオン抵抗よりもバラツキの小さい抵抗素子を挿入することにより、両者の合成抵抗の抵抗値のバラツキを小さく抑えることができ、ＭＯＳのオン抵抗のバラツキによる影響を低減させることができる。

なお、抵抗素子８８Ａ，８８Ｂを、ＰＭＯＳ２４とＮＭＯＳ２８との間ではなく、ＰＭＯＳ２４とＮＭＯＳ２８との間のノードと、外部出力端子３８Ａとの間のノードに接続してもよい。抵抗素子９０Ａ，９０Ｂも同様である。

差動出力バッファ１２の第１電圧源、第１電流源、差動スイッチ、および、これに対応するレプリカ回路１４の第２電圧源、第２電流源、第５スイッチ等は、ＭＯＳで構成されたものに限らず、同様の機能を果たす別の回路で構成してもよい。

第３電源は、第２電源と同じ電圧、例えば、上記実施形態のようにグランドを供給するものであってもよいし、第２電源とは異なる電圧、例えば、所定の低電圧を供給するものであってもよい。また、第１電源についてもレプリカ１４とバッファ１２で電源電圧が異なっていてもよい。

電圧制御回路は、基準電圧と、ＮＭＯＳ４０からＮＭＯＳ４２までの間の所定のノード（本実施形態では第４ノード）の電圧とが等しくなるように、ＮＭＯＳ４０からレプリカ回路１４に供給される電圧を制御する制御信号を生成し、電圧制御回路から出力される制御信号により、ＮＭＯＳ４０およびＮＭＯＳ２０からそれぞれの回路に供給される電圧を制御するものであれば、どのような構成の回路であってもよい。

また、第３ノードと第４ノードは対応するノードではなく、上記実施形態の場合とは異なるノードを選択することも可能である。例えば、第３ノードは、第３および第４スイッチと電流源との間のノードを選択することができる。また、第４ノードとして、レプリカ回路の電流経路の、第２電圧源の出力端子を除くいずれかのノードを選択することができる。すなわち、電流制御回路と電圧制御回路とで同じ基準電圧Ｖ_{ＯＣＲＥＦ}を使用する必要はなく、別々の基準電圧を使用することができる。

例えば、図８のように、電流制御回路に使用する基準電圧はＶ_{ＯＣＲＥＦ}ではなく、レプリカ回路１４のなかで、差動出力バッファ１２のＮＭＯＳ２８，３０とＮＭＯＳ２２との間のノードに対応するＮＭＯＳ４８とＮＭＯＳ４２の間のノード（Ｖ_ＬＲＥＦ）を使用している。
また、この図８の場合、リファレンス電圧は、第３ノード用のＶ_{ＯＣＲＥＦ}を外部から制御せず、レプリカ回路１４からとって制御する方法をとっている。
この実施形態の場合、第３ノードに対応するノードが差動スイッチのＮＭＯＳ２８，３０と電流源のＮＭＯＳ２２との間のノードであるとすると、電流制御回路によって第３ノードの電圧を所望の電圧に調整することにより、これに応じて、結果的に差動信号のコモンモード電圧を所望の電圧に調整することができる。
なお、Ｖ_ＬＲＥＦを生成する回路を別に用意する場合には、レプリカ回路１４からＲ_ＴＩ／２の一方と、ＮＭＯＳ４８を省略可能である。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０ 出力バッファ回路
１２ 差動出力バッファ
１４ レプリカ回路
１６，１８ オペアンプ
１９ 定電流発生回路
２０，２２，２８，３０，４０，４２，４８，５２，６４，６６，６８，７０，７２，７４ ＮＭＯＳ
２４，２６，４４，５４，５６，５８，６０，６２，７６，７８，８０，８２，８４，８６ ＰＭＯＳ
３２，３４，３６，４６Ａ，４６Ｂ，８８Ａ，８８Ｂ，９０Ａ，９０Ｂ，９２Ａ，９２Ｂ 抵抗素子
３８Ａ，３８Ｂ 外部出力端子
５０ 定電流源

Claims (5)

1. 差動出力バッファと、レプリカ回路と、電流制御回路と、電圧制御回路とを備え、
   前記差動出力バッファは、第１電圧源と、電流源と、前記第１電圧源の出力端子と前記電流源との間にそれぞれ直列に接続された第１、第３スイッチおよび第２、第４スイッチとを備え、前記第１、第３スイッチの間の第１ノードと前記第２、第４スイッチの間の第２ノードとの間に終端抵抗が接続され、該終端抵抗に差動出力信号が出力され、
   前記第１、第４スイッチの組および前記第２、第３スイッチの組は、前段回路からそれぞれ入力される差動入力信号に応じて、一方の組がオン、他方の組がオフするように制御されるものであり、
   前記電流制御回路は、前記第１ノードと第２ノードの間に直列に接続された同じ抵抗値の２つの抵抗素子の間のノード、もしくは前記第３および第４スイッチと前記電流源との間のノードである、第３ノードの電圧が第１基準電圧と等しくなるように、前記電流源に流れる電流を制御するものであり、
   前記レプリカ回路は、少なくとも、前記第１電圧源と共通の制御信号によって制御され、該第１電圧源が生成する電圧と同一の電圧を出力端子に出力する第２電圧源と、該第２電圧源の出力端子に接続された第５スイッチと、一定の電流を前記第２電圧源および前記第５スイッチを含む電流経路に流す定電流源とを備え、
   前記電圧制御回路は、前記レプリカ回路の前記一定の電流が流れる電流経路の、前記第２電圧源の出力端子を除くいずれかのノードである第４ノードの電圧が第２基準電圧と等しくなるように、前記制御信号を生成するものであって、
   前記定電流源との間でカレントミラー回路を構成し、前記差動出力信号の振幅に応じて、前記定電流源が流す一定の電流を調整する振幅調整回路を備えることを特徴とする出力バッファ回路。
2. 前記レプリカ回路の電流経路が、さらに、前記終端抵抗の抵抗値の１／２に相当する抵抗値を有し、前記第５スイッチを介して前記第２電圧源の出力端子に接続された第１抵抗素子を含み、前記第４ノードが、該第１抵抗素子の前記第５スイッチと反対側のノードであることを特徴とする請求項１記載の出力バッファ回路。
3. 前記第３ノードが前記２つの抵抗素子の間のノードであり、前記第１基準電圧と前記第２基準電圧とが共通の基準電圧であることを特徴とする請求項２記載の出力バッファ回路。
4. 前記レプリカ回路の電流経路が、さらに、前記オン状態の前記第３または第４スイッチに相当する第６スイッチと、前記第５スイッチと前記第６スイッチとの間に接続された前記終端抵抗の抵抗値に相当する抵抗値を有する第６抵抗素子とを備え、
   前記第３ノードが前記第３および第４スイッチと前記電流源との間のノードであり、前記定電流源が、ゲートに電流設定電圧が供給され、ドレインが前記電流経路に接続された定電流源トランジスタを含み、
   前記電流源が、前記第３および第４スイッチにドレインが接続され、前記電流制御回路が前記第３ノードの電圧と前記第１基準電圧とを比較して生成した電流制御信号がゲートに供給され、ソースが前記定電流源トランジスタと共通に接続された電流源トランジスタを含み、前記第１基準電圧が前記定電流源トランジスタのドレインから供給されることを特徴とする請求項１記載の出力バッファ回路。
5. 前記第１ノードに挿入された、第２および第３抵抗素子を備え、
   前記第２ノードに挿入された、第７および第８抵抗素子を備えることを特徴とする請求項１ないし４のいずれかに記載の出力バッファ回路。

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