JP6429665B2 - Ｅｓｄ保護回路 - Google Patents

Description

本発明は、ＥＳＤ（静電気放電）イベント発生時の過電圧により半導体集積回路の内部回路が破壊されるのを保護するＥＳＤ保護回路に関するものである。

図７は、従来のＥＳＤ保護回路を適用する差動出力バッファの構成を表す一例の回路図である。同図に示す差動出力バッファ１０は、半導体集積回路に搭載されるものであり、負荷抵抗となる２つのＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）Ｐ１、Ｐ２と、電流源となるＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）Ｎ１と、差動スイッチとなる２つのＮＭＯＳＮ２、Ｎ３と、２つの抵抗素子Ｒ１、Ｒ２と、オペアンプＯＰとを備えている。

また、ＥＳＤ保護回路は、第１保護回路１２と、第２保護回路１４とを備え、第１保護回路１２は、４つのダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を備えている。

通常動作時に、差動出力信号ＯＵＴＰ、ＯＵＴＮの外部出力端子の電圧は、グランド電圧ＶＳＳから電源電圧ＶＤＤまでの電圧であるため、第１保護回路１２の４つのダイオードＤ１、Ｄ２、Ｄ３、Ｄ４はいずれもオフ状態である。
また、電源ノードの電圧ＶＤＤが、通常動作時の電源電圧ＶＤＤの場合、第２保護回路１４はオフ状態である。

このように、通常動作時には、第１保護回路１２および第２保護回路１４はいずれもオフ状態であり、ＥＳＤ保護回路は、差動出力バッファ１０の通常動作に何ら影響を与えない。

続いて、ＥＳＤイベント発生時に、外部グランド端子を基準として、差動出力信号ＯＵＴＰにＥＳＤによる過電流が印加された場合、第１保護回路１２のダイオードＤ１がオン状態となり、電源ノードの電圧ＶＤＤが急峻に、通常動作時の電源電圧ＶＤＤよりも上昇する。

電源ノードの電圧ＶＤＤが急峻に、通常動作時の電源電圧ＶＤＤよりも上昇すると、第２保護回路１４がオン状態となる。その結果、ＥＳＤ電流は、差動出力信号ＯＵＴＰの外部出力端子から、第１ダイオードＤ１、電源ノード、第２保護回路１４、グランドノードを介して、外部グランド端子に逃がされる。これにより、電源ノードの電圧ＶＤＤがクランプされ、通常動作時の電源電圧ＶＤＤで動作する半導体集積回路の内部回路が保護される。

このように、ＥＳＤイベント発生時には、第１保護回路１２および第２保護回路１４がオン状態となり、通常動作時の電源電圧ＶＤＤで動作する半導体集積回路の内部回路が保護される。

上記のように、ＥＳＤによる過電流が、外部グランド端子を基準として、差動出力信号ＯＵＴＰの外部出力端子に印加された場合、この過電流がＥＳＤ保護素子を流れることによって、差動出力信号ＯＵＴＰの外部接続端子と外部電源端子との間の電圧をＶｄｉｏ、外部電源端子と外部グランド端子との間の電圧をＶｐｃとすると、差動出力信号ＯＵＴＰの外部接続端子と外部グランド端子との間には、電圧Ｖｃｌａｍｐ＝電圧Ｖｄｉｏ＋電圧Ｖｐｃが発生する。

電圧Ｖｃｌａｍｐは、図８に示すように、差動出力バッファ１０の縦積みされたＮＭＯＳＮ２、Ｎ１の両端に印加される。この電圧Ｖｃｌａｍｐが、縦積みされたＮＭＯＳＮ２、Ｎ１のＥＳＤ耐圧を超えた場合、ＮＭＯＳＮ２、Ｎ１の破壊が起きる恐れがあるが、縦積みのＮＭＯＳＮ２、Ｎ１のＥＳＤ耐圧は、表１に示すように、ＮＭＯＳＮ２、Ｎ１のオン状態（ＯＮ）およびオフ状態（ＯＦＦ）によって変化することがわかっている。

この例の場合、ＥＳＤ耐圧（許容される電圧Ｖｃｌａｍｐ）が最大となるのは、表１に示すとおり、ＮＭＯＳＮ２、Ｎ１がともにオフ状態のときである。
一般に、ＥＳＤ保護回路として、通常動作を妨げることなく、ＥＳＤによる過電圧が印加されたことを検出し、ＥＳＤ耐圧が最大となるようにＭＯＳトランジスタの状態を制御する回路を付加することができれば、ＥＳＤ耐圧を向上させることが可能となる。

上記ＭＯＳトランジスタの状態を制御してＥＳＤ耐圧を向上させるＥＳＤ保護回路として、特許文献１、非特許文献１、２が提案されている。

しかし、特許文献１は、図９に示すように、ＥＳＤによる過電圧の印加の検出およびＭＯＳトランジスタの状態制御のために、異電源系でドライブされるレベルシフト回路の存在を前提としており、単一電源系の差動出力バッファでは使用することができない。
非特許文献１は、図１０に示すように、ＥＳＤによる過電圧の印加の検出およびＭＯＳトランジスタの状態制御のためにＲＣフィルタを利用するが、一般にＥＳＤによる過電圧の印加の検出用のＲＣフィルタはサイズがかなり大きく、レイアウト面積が増大する。
非特許文献２は、図１１に示すように、ＥＳＤによる過電圧の印加の検出およびＭＯＳトランジスタの状態制御のために、出力ノードにダイオードストリングを追加する。そのため、出力ノードの寄生容量が増大し、通常動作時の動作速度が遅くなる懸念がある。

特開２００８−２０５７７２号公報

S. Cao et al., "Investigation on Output Driver with Stacked Devices for ESD Design Window Engineering", EOS/ESD 2010, pp. 203-210 M. Okumura et al., "CDM Secondary Clamp of RX and TX for High Speed SerDes Application in 40 nm CMOS Technology", EOS/ESD 2011, pp. 94-99

本発明の目的は、上記従来技術の問題点を解消し、差動出力バッファの通常動作時の負荷にならず、かつ、レイアウト面積の小さいＥＳＤ保護回路を提供することにある。

上記目的を達成するために、本発明は、ＥＳＤイベント発生時の過電圧により差動出力バッファが破壊されるのを保護するＥＳＤ保護回路であって、
前記差動出力バッファの差動出力信号のコモンモード電圧を検出してコモンモード電圧検出信号を出力するコモンモード電圧検出回路と、
前記コモンモード電圧検出信号の電圧が、通常動作時のコモンモード電圧なのか、前記通常動作時のコモンモード電圧よりも高い、前記ＥＳＤイベント発生時の過電圧なのかを検出して検出信号を生成する過電圧検出回路と、
前記コモンモード電圧検出信号の電圧が前記過電圧であることを、前記検出信号が表す場合に、前記ＥＳＤイベント発生時の差動出力バッファの被保護素子をオフ状態にするオフ回路とを備えることを特徴とするＥＳＤ保護回路を提供するものである。

ここで、前記差動出力バッファは、
差動入力信号に応じて、一方がオン状態、他方がオフ状態となる第１差動スイッチおよび第２差動スイッチと、
電源ノードと前記第１差動スイッチおよび第２差動スイッチとの間に接続され、第１バイアス信号の電圧に応じて、抵抗値が変化することで、前記電源ノードに供給される電源電圧よりも低い電圧を前記差動出力バッファに供給する負荷抵抗と、
前記第１差動スイッチおよび第２差動スイッチとグランドノードとの間に接続され、第２バイアス信号の電圧に対応する一定の電流を前記差動出力バッファに流す電流源とを備え、
前記差動出力信号は、前記負荷抵抗と前記第１差動スイッチとの間の第１内部ノード、および、前記負荷抵抗と前記第２差動スイッチとの間の第２内部ノードから出力されるものであることが好ましい。

また、前記コモンモード電圧検出回路は、
前記第１内部ノードと前記第２内部ノードとの間に直列に接続され、同じ抵抗値を持つ第１抵抗素子および第２抵抗素子と、
基準電圧信号の基準電圧と、前記第１抵抗素子と前記第２抵抗素子との間の第３内部ノードから出力される前記コモンモード電圧検出信号の電圧とが等しくなるように、前記電流源に流れる電流を制御する第２バイアス信号の電圧を調整するオペアンプとを備えることが好ましい。

また、前記過電圧検出回路は、前記ＥＳＤイベント発生時に、前記コモンモード電圧検出信号の電圧が前記過電圧となった場合であっても破壊されない厚さのゲート酸化膜を有する第１ＭＯＳトランジスタで構成され、前記第１ＭＯＳトランジスタで構成される第１インバータの閾値電圧は、前記通常動作時の電圧よりも高い電圧に設定されていることが好ましい。

また、前記過電圧検出回路は、前記第１ＭＯＳトランジスタで構成され、前記コモンモード電圧検出信号を反転して出力する前記第１インバータと、
前記第１インバータの出力信号を反転して前記検出信号として出力する第２インバータとを備えることが好ましい。

また、前記被保護素子は、第２ＭＯＳトランジスタで構成された前記第１差動スイッチ、前記第２差動スイッチおよび前記電流源であり、
前記オフ回路は、前記コモンモード電圧検出信号の電圧が前記過電圧であることを、前記検出信号が表す場合に、前記第２ＭＯＳトランジスタのゲートの電圧を制御して前記第２ＭＯＳトランジスタをオフ状態にするものであることが好ましい。

また、前記第２ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであり、
前記オフ回路は、前記コモンモード電圧検出信号の電圧が前記過電圧であることを、前記検出信号が表す場合に、前記Ｎ型ＭＯＳトランジスタのゲートの電圧をグランド電圧にプルダウンして前記Ｎ型ＭＯＳトランジスタをオフ状態にするものであることが好ましい。

本発明では、ＥＳＤによる過電圧の印加を検出するために、コモンモード電圧検出信号の電圧を活用する。差動出力バッファは、コモンモード電圧検出回路をもともと備えている場合が多い。よって、本発明によれば、このコモンモード電圧検出回路を、ＥＳＤによる過電圧の印加の検出にも活用することによって、レイアウト面積および出力ノードの寄生容量を増大させることなく、ＥＳＤによる過電圧の印加の検出を行うことができる。

また、本発明によれば、このＥＳＤによる過電圧の印加の検出結果を活用して、ＥＳＤイベント発生時の差動出力バッファの被保護素子をオフ状態にすることにより、そのＥＳＤ耐圧を向上させることができる。また、本発明は、ＥＳＤによる過電圧の印加の検出に、異電源系でドライブされるレベルシフト回路の存在を前提としていないため、単一電源系の差動出力バッファにも適用可能である。

本発明のＥＳＤ保護回路を適用する差動出力バッファの構成を表す一実施形態の回路図である。 図１に示す第２保護回路の構成を表す一例の回路図である。 図１に示す第３保護回路のＥＳＤイベント発生時の状態を表す一例の概念図である。 （Ａ）および（Ｂ）は、図１に示す差動出力バッファの通常動作時の動作を表す一例のタイミングチャートである。 図１に示す第３保護回路のＥＳＤイベント発生時の状態を表す別の例の概念図である。 （Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は、図１に示す差動出力バッファのＥＳＤイベント発生時の動作を表す一例のタイミングチャートである。 従来のＥＳＤ保護回路を適用する差動出力バッファの構成を表す一例の回路図である。 図７に示す差動出力バッファの縦積みのＮＭＯＳＮ２、Ｎ１を抜き出して表す一例の回路図である。 特許文献１に記載のＥＳＤ保護回路である。 非特許文献１に記載のＥＳＤ保護回路である。 非特許文献２に記載のＥＳＤ保護回路である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のＥＳＤ保護回路を詳細に説明する。

図１は、本発明のＥＳＤ保護回路を適用する差動出力バッファの構成を表す一実施形態の回路図である。同図に示す差動出力バッファ１０は、半導体集積回路に搭載され、図示していない前段回路から入力される差動入力信号ＩＮＮ、ＩＮＰに応じて動作し、差動入力信号ＩＮＮ、ＩＮＰに対応する差動出力信号ＯＵＴＮ、ＯＵＴＰを出力するものであり、２つのＰＭＯＳＰ１、Ｐ２と、ＮＭＯＳＮ１と、２つのＮＭＯＳＮ２、Ｎ３と、２つの抵抗素子Ｒ１、Ｒ２と、オペアンプＯＰとを備えている。

ＰＭＯＳＰ１、Ｐ２は、差動出力バッファ１０の負荷抵抗である。ＰＭＯＳＰ１、Ｐ２のソースは、電源ノードに接続され、そのゲートには、第１バイアス信号Ｐｂｉａｓが入力される。
差動出力バッファ１０は、第１バイアス信号の電圧Ｐｂｉａｓに応じて、ＰＭＯＳＰ１，Ｐ２の負荷抵抗の抵抗値が変化し、外部電源端子から電源ノードに供給される電源電圧ＶＤＤよりも低い電圧が、供給される。

ＮＭＯＳＮ１は、差動出力バッファ１０に一定の電流を流す電流源である。ＮＭＯＳＮ１のソースは、グランドノードに接続され、そのゲートには、オペアンプＯＰから第２バイアス信号Ｎｂｉａｓが入力される。
差動出力バッファ１０には、第２バイアス信号の電圧Ｎｂｉａｓに応じて、一定の電流が、ＮＭＯＳＮ１を介してグランドノードへ流れる。

ＮＭＯＳＮ２、Ｎ３は、差動入力信号ＩＮＮ、ＩＮＰに応じて、一方がオン状態、他方がオフ状態となる第１差動スイッチおよび第２差動スイッチである。ＮＭＯＳＮ２，Ｎ３は、ＰＭＯＳＰ１、Ｐ２とＮＭＯＳＮ１との間にそれぞれ接続され、そのゲートには、差動入力信号ＩＮＮ、ＩＮＰがそれぞれ入力される。
ＰＭＯＳＰ１とＮＭＯＳＮ２との間の第１内部ノード、および、ＰＭＯＳＰ２とＮＭＯＳＮ３との間の第２内部ノードから差動出力信号ＯＵＴＰ、ＯＵＴＮが出力され、それぞれ、外部出力端子に接続されている。

抵抗素子Ｒ１、Ｒ２は、同じ抵抗値を持つものであり、第１内部ノードと第２内部ノードとの間に直列に接続されている。
２つの抵抗素子Ｒ１、Ｒ２の間の第３内部ノードから、差動出力信号ＯＵＴＰの電圧と、差動出力信号ＯＵＴＮの電圧の１／２の電圧を有するコモンモード電圧検出信号が出力される。

オペアンプＯＰは、第２バイアス信号を生成するものである。オペアンプＯＰの＋端子には、基準電圧信号が入力され、−端子には、コモンモード電圧検出信号が入力される。
オペアンプＯＰは、基準電圧信号の基準電圧ＶＲＥＦと、コモンモード電圧検出信号の電圧Ｖｃｏｍとが等しくなるように、ＮＭＯＳＮ１に流れる電流を制御する第２バイアス信号の電圧Ｎｂｉａｓを調整する。

ここで、抵抗素子Ｒ１、Ｒ２およびオペアンプＯＰは、差動出力バッファ１０の差動出力信号ＯＵＴＰ、ＯＵＴＮのコモンモード電圧Ｖｃｏｍを検出してコモンモード電圧検出信号を出力する、本発明のコモンモード電圧検出回路を構成する。

続いて、ＥＳＤ保護回路は、ＥＳＤイベント発生時の過電圧により半導体集積回路の内部回路が破壊されるのを保護するものであり、第１保護回路１２と、第２保護回路１４と、第３保護回路１６とを備えている。

第１保護回路１２は、ＥＳＤイベント発生時に、差動出力信号ＯＵＴＰ、ＯＵＴＮの外部出力端子に印加されるＥＳＤ電流を電源ノードまたはグランドノードに流すものであり、４つのダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を備えている。

ダイオードＤ１は、差動出力信号ＯＵＴＰから電源ノードへ向かって順方向に接続され、ダイオードＤ２は、グランドノードから差動出力信号ＯＵＴＰへ向かって順方向に接続されている。また、ダイオードＤ３は、差動出力信号ＯＵＴＮから電源ノードへ向かって順方向に接続され、ダイオードＤ４は、グランドノードから差動出力信号ＯＵＴＮへ向かって順方向に接続されている。

第２保護回路１４は、ＥＳＤイベント発生時に、差動出力信号ＯＵＴＰ、ＯＵＴＮの外部出力端子に印加されるＥＳＤ電流を電源ノードからグランドノードに流し、電源ノードの電圧ＶＤＤをクランプするものである。

図２は、図１に示す第２保護回路の構成を表す一例の回路図である。同図に示す第２保護回路１４は、アクティブクランプ型のものであり、過電圧検出回路１８と、クランプ回路２０とを備えている。

過電圧検出回路１８は、電源ノードの電圧ＶＤＤが、通常動作時の電源電圧ＶＤＤなのか、通常動作時の電源電圧ＶＤＤよりも高い、ＥＳＤイベント発生時の過電圧なのかを検出して検出信号を出力するものであり、ＲＣ時定数回路２２と、インバータ２４とによって構成されている。

ＲＣ時定数回路２２は、抵抗素子Ｒと、容量素子Ｃとを備えている。
抵抗素子Ｒおよび容量素子Ｃは、電源ノードと、グランドノードとの間に直列に接続されている。抵抗素子Ｒと容量素子Ｃとの間の第４内部ノードから、ＲＣ時定数回路２２の出力信号ｎ１が出力される。

インバータ２４は、ＲＣ時定数回路２２の出力信号ｎ１を反転して出力するものであり、ＰＭＯＳＰ９と、ＮＭＯＳＮ９とを備えている。
ＰＭＯＳＰ９およびＮＭＯＳＮ９は、電源ノードとグランドノードとの間に直列に接続され、そのゲートには、ＲＣ時定数回路２２の出力信号ｎ１が入力される。ＰＭＯＳＰ９とＮＭＯＳＮ９との間の第５内部ノードから、インバータ２４の出力信号である検出信号ｎ０が出力される。

クランプ回路２０は、過電流が電源ノードに印加され、その結果、電源のノードの電圧が急峻に上昇したことを、検出信号ｎ０が表す場合に、オン状態となって電源ノードとグランドノードとを接続し、電源ノードに印加された過電流をグランドノードに流して電源ノードの電圧ＶＤＤをクランプするものであり、ＮＭＯＳＮ１０を備えている。
ＮＭＯＳＮ１０は、電源ノードとグランドノードとの間に接続され、そのゲートには、検出信号ｎ０が入力される。

第２保護回路１４では、通常動作時に、電源電圧ＶＤＤが電源ノードに供給されているとき、容量素子Ｃは電源電圧ＶＤＤに充電されている。そのため、ＲＣ時定数回路２２の出力信号ｎ１はハイレベル（Ｈ）、インバータ２４のＰＭＯＳＰ９はオフ、ＮＭＯＳＮ９はオンであり、検出信号ｎ０はローレベル（Ｌ）、ＮＭＯＳＮ１０はオフである。
従って、第２保護回路１４は、通常動作時には、電源電圧ＶＤＤで動作する内部回路の動作に何ら影響しない。

一方、ＥＳＤイベント発生時に、過電流が電源ノードに印加されたとき、電源ノードの電圧が急峻に立ち上がるのに対して、ＲＣ時定数回路２２の出力信号ｎ１は、ＲＣ時定数回路２２の作用によって電源ノードよりも緩やかに立ち上がる。そのため、ＲＣ時定数回路２２の出力信号ｎ１は、抵抗素子Ｒを介して容量素子Ｃが過電圧に充電されるまでの間、つまり、ＲＣ時定数回路２２の時定数ＲＣに相当する時間、Ｌになり、検出信号ｎ０は、時定数ＲＣに相当する時間、Ｈになり、ＮＭＯＳＮ１０がオンする。
従って、ＥＳＤイベント発生時には、電源ノードに印加されたＥＳＤ電流がＮＭＯＳＮ１０を介してグランドノードに流れ、電源ノードの電圧ＶＤＤがクランプされることにより、通常動作時の電源電圧ＶＤＤで動作する内部回路を保護することができる。

続いて、第３保護回路１６は、ＥＳＤイベント発生時の過電圧により差動出力バッファ１０の被保護素子となるＮＭＯＳＮ１、Ｎ２、Ｎ３が破壊されるのを保護するものであり、過電圧検出回路２６と、オフ回路とを備えている。

過電圧検出回路２６は、コモンモード電圧検出信号の電圧Ｖｃｏｍが、通常動作時のコモンモード電圧Ｖｃｏｍなのか、通常動作時のコモンモード電圧Ｖｃｏｍよりも高い、ＥＳＤイベント発生時の過電圧なのかを検出して検出信号ＩＮＶ＿ｏｕｔを出力するものであり、第１インバータ２８と、第２インバータ３０とを備えている。

第１インバータ２８は、コモンモード電圧検出信号を反転して出力するものであり、ＰＭＯＳＰ４と、ＮＭＯＳＮ４とを備えている。
ＰＭＯＳＰ４およびＮＭＯＳＮ４は、電源ノードとグランドノードとの間に直列に接続され、そのゲートには、コモンモード電圧検出信号が入力される。第１インバータ２８のＰＭＯＳＰ４とＮＭＯＳＮ４との間の第６内部ノードから、第１インバータ２８の出力信号ＩＮＶ＿ｈｖｔ＿ｏｕｔが出力される。
第１インバータ２８を構成するＰＭＯＳＰ４およびＮＭＯＳＮ４は、ＥＳＤイベント発生時に、コモンモード電圧検出信号の電圧Ｖｃｏｍが過電圧となった場合であっても破壊されない厚さ（厚膜）のゲート酸化膜を有する第１ＭＯＳトランジスタで構成されているのが望ましい。また、この第１インバータ２８の閾値電圧Ｖｔｈは、通常動作時のコモンモード電圧Ｖｃｏｍよりも高い電圧に設定されている。

同様に、第２インバータ３０は、第１インバータ２８の出力信号ＩＮＶ＿ｈｖｔ＿ｏｕｔを反転して出力するものであり、ＰＭＯＳＰ５と、ＮＭＯＳＮ５とを備えている。
ＰＭＯＳＰ５およびＮＭＯＳＮ５は、電源ノードとグランドノードとの間に直列に接続され、そのゲートには、第１インバータ２８の出力信号ＩＮＶ＿ｈｖｔ＿ｏｕｔが入力される。第２インバータ３０のＰＭＯＳＰ５とＮＭＯＳＮ５との間の第７内部ノードから、第２インバータ３０の出力信号である検出信号ＩＮＶ＿ｏｕｔが出力される。

オフ回路は、コモンモード電圧検出信号の電圧Ｖｃｏｍが過電圧であることを、検出信号ＩＮＶ＿ｏｕｔが表す場合に、ＥＳＤイベント発生時の差動出力バッファ１０の被保護素子であるＮＭＯＳＮ１、Ｎ２、Ｎ３のゲートの電圧を制御して強制的にオフ状態にするものであり、プルダウン回路となる３つのＮＭＯＳＮ６、Ｎ７、Ｎ８を備えている。

ＮＭＯＳＮ６、Ｎ７は、差動入力信号ＩＮＮ、ＩＮＰとグランドノードとの間にそれぞれ接続され、ＮＭＯＳＮ８は、第２バイアス信号とグランドノードとの間に接続されている。また、ＮＭＯＳＮ６、Ｎ７、Ｎ８のゲートには、検出信号ＩＮＶ＿ｏｕｔが入力される。

次に、差動出力バッファ１０の動作を説明する。

まず、図３、図４（Ａ）および（Ｂ）を参照して、差動出力バッファ１０およびＥＳＤ保護回路の通常動作時の動作を説明する。
図４（Ａ）に示すように、通常動作時の電源電圧ＶＤＤ＝１．２Ｖ、グランド電圧ＶＳＳ＝０Ｖであり、コモンモード電圧検出回路により、コモンモード電圧検出信号の電圧Ｖｃｏｍ＝（１．２Ｖ＋０Ｖ）／２＝０．６Ｖに制御されているとする。また、第３保護回路１６の第１インバータ２８の閾値電圧Ｖｔｈは０．７Ｖに設定されているものとする。

この場合、差動出力信号ＯＵＴＰ、ＯＵＴＮの外部出力端子の電圧は、グランド電圧ＶＳＳ＝０Ｖから電源電圧ＶＤＤ＝１．２Ｖまでの電圧であるため、第１保護回路１２の４つのダイオードＤ１、Ｄ２、Ｄ３、Ｄ４はいずれもオフ状態である。

また、電源ノードの電圧ＶＤＤが、通常動作時の電源電圧ＶＤＤ＝１．２Ｖの場合、第２保護回路１４のクランプ回路２０のＮＭＯＳＮ１０はオフ状態である。

コモンモード電圧検出信号の電圧Ｖｃｏｍ＝０．６Ｖは、第３保護回路１６の第１インバータ２８の閾値電圧Ｖｔｈ＝０．７Ｖよりも低い。そのため、図４（Ｂ）に示すように、第１インバータ２８の出力信号ＩＮＶ＿ｈｖｔ＿ｏｕｔはハイレベル（Ｈｉｇｈ）＝１．２Ｖとなり、第２インバータ３０から出力される検出信号ＩＮＶ＿ｏｕｔはローレベル（Ｌｏｗ）＝０Ｖとなる。その結果、オフ回路のＮＭＯＳＮ６、Ｎ７、Ｎ８はいずれもオフ状態となる。

このように、通常動作時には、第１保護回路１２、第２保護回路１４および第３保護回路１６はいずれもオフ状態であり、ＥＳＤ保護回路は、差動出力バッファ１０の通常動作に何ら影響を与えない。

通常動作時には、第１バイアス信号の電圧Ｐｂｉａｓに応じて、電源電圧ＶＤＤ＝１．２Ｖよりも低い電圧が、電源ノードから負荷抵抗のＰＭＯＳＰ１、Ｐ２を介して、第１内部ノードおよび第２内部ノードに出力される。

また、オペアンプＯＰにより、基準電圧信号の基準電圧ＶＲＥＦと、コモンモード電圧検出信号の電圧Ｖｃｏｍとが等しくなるように、差動出力バッファ１０に流れる電流を制御する第２バイアス信号が生成される。つまり、差動出力バッファ１０には、第２バイアス信号の電圧Ｎｂｉａｓに対応する電流が電流源のＮＭＯＳＮ１を介して流れ、その結果、コモンモード電圧検出信号の電圧Ｖｃｏｍは、基準電圧信号の基準電圧ＶＲＥＦに等しい電圧に制御される。

差動入力信号ＩＮＮがハイレベル、つまり、差動入力信号ＩＮＰがローレベルの場合、第１差動スイッチのＮＭＯＳＮ２がオン状態、第２差動スイッチのＮＭＯＳＮ３がオフ状態となる。この場合、電源ノードから、ＰＭＯＳＰ１、Ｐ２、抵抗素子Ｒ１、Ｒ２、ＮＭＯＳＮ２、Ｎ１を介してグランドノードに電流が流れる。その結果、差動出力信号ＯＵＴＰはローレベル、差動出力信号ＯＵＴＮはハイレベルとなる。

差動入力信号ＩＮＰがハイレベル、つまり、差動入力信号ＩＮＮがローレベルの場合の動作も同様である。

続いて、図５、図６（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）を参照して、差動出力バッファ１０およびＥＳＤ保護回路のＥＳＤイベント発生時の動作を説明する。
ＥＳＤイベント発生時に、図６（Ａ）に示すように、外部グランド端子を基準として、差動出力信号ＯＵＴＰにＥＳＤによる過電流が時刻１ｎｓで印加された場合、ＥＳＤ電流が第１保護回路１２および第２保護回路１４を流れ、電圧降下が発生することで、図６（Ｂ）に示すように、時刻１０ｎｓにおいて、差動出力信号ＯＵＴＰの外部出力端子と外部グランド端子との間の電圧Ｖｃｌａｍｐ＝６．９Ｖになるものとする。

この場合、第１保護回路１２のダイオードＤ１がオン状態となり、ＥＳＤ電流が第１保護回路１２を流れることによって、電源ノードに生じる過電圧は、図６（Ｂ）に示すように、第１ダイオードＤ１により降下されて、例えば、電源ノードの電圧ＶＤＤ＝４．８Ｖとなる。

電源ノードの電圧ＶＤＤが４．８Ｖになるとき、その立ち上がりが急峻なため、第２保護回路１４のクランプ回路２０のＮＭＯＳＮ１０がオン状態となる。その結果、ＥＳＤ電流は、差動出力信号ＯＵＴＰの外部出力端子から、第１ダイオードＤ１、電源ノード、第２保護回路１４、グランドノードを介して、外部グランド端子に逃がされる。これにより、電源ノードの電圧ＶＤＤがクランプされ、通常動作時の電源電圧ＶＤＤで動作する半導体集積回路の内部回路が保護される。

このように、ＥＳＤイベント発生時には、第１保護回路１２および第２保護回路１４がオン状態となり、通常動作時の電源電圧ＶＤＤで動作する半導体集積回路の内部回路が保護される。

また、差動出力信号ＯＵＴＰの外部出力端子に、ＥＳＤによる過電圧が発生した場合に、コモンモード電圧検出信号の電圧Ｖｃｏｍが最小値となるのは、ＮＭＯＳＮ３、Ｎ１がともに強くオン状態であり、差動出力信号ＯＵＴＮがローレベル（＝０Ｖ）の場合である。このとき、差動出力信号ＯＵＴＰの外部出力端子と外部電源端子との間の電圧をＶｄｉｏ、外部電源端子と外部グランド端子との間の電圧をＶｐｃとすると、Ｖｃｏｍ≒（Ｖｃｌａｍｐ＋０Ｖ）／２＝（Ｖｄｉｏ＋Ｖｐｃ）／２となる。

よって、第１保護回路１２の第１ダイオードＤ１による電圧降下により、Ｖｄｉｏ／２をＭＯＳトランジスタの耐圧を超えない範囲で大きく調整しておけば、過電圧の印加時に必ず、Ｖｃｏｍ≧Ｖｐｃ／２とできる。本実施形態の場合、ＥＳＤによる過電圧の印加時に、コモンモード電圧検出信号の電圧Ｖｃｏｍは、図６（Ｂ）に示すように、最低でも、Ｖｃｏｍ＝（Ｖｃｌａｍｐ＋０Ｖ）／２＝（６．９Ｖ＋０Ｖ）／２≧３．８Ｖの値をとる。

ＥＳＤイベント発生時の電源ノードの電圧ＶＤＤが４．８Ｖの場合、第３保護回路１６の第１インバータ２８の閾値電圧Ｖｔｈは、図６（Ｂ）に示すように、４．８Ｖ＊０．７Ｖ／１．２Ｖ＝２．８３Ｖ程度である。

従って、Ｖｃｏｍ≧３．８Ｖが第１インバータ２８に入力された場合、図６（Ｃ）に示すように、Ｖｃｏｍ＝Ｖｔｈ＝２．８３Ｖを超えると、第１インバータ２８の出力信号ＩＮＶ＿ｈｖｔ＿ｏｕｔはローレベル、第２インバータ３０から出力される検出信号ＩＮＶ＿ｏｕｔはハイレベルとなる。その結果、オフ回路のＮＭＯＳＮ６、Ｎ７、Ｎ８はオン状態となり、ＮＭＯＳＮ１、Ｎ２、Ｎ３は、図６（Ｄ）に示すように、第２バイアス信号の電圧Ｎｂｉａｓおよび差動入力信号ＩＮＮ、ＩＮＰの電圧がグランド電圧ＶＳＳにプルダウンされてローレベルとなるため、強制的にオフ状態となる。

これにより、表１に示すとおり、ＮＭＯＳＮ２、Ｎ１のＥＳＤ耐圧は９．６Ｖまで改善されるため、電圧Ｖｃｌａｍｐ＝６．９Ｖの場合、ＥＳＤによる過電圧の印加に対して、ＮＭＯＳＮ１、Ｎ２，Ｎ３を保護することができる。

ここで、ＥＳＤイベント発生時に、ＥＳＤによる過電圧が印加されてからＮＭＯＳＮ１、Ｎ２、Ｎ３がオフ状態になるまで時間Ｔｏｆｆについて見積もる。
第１インバータ２８および第２インバータ３０の遅延時間は小さいため、コモンモード電圧検出信号の電圧Ｖｃｏｍが上昇するのに要する時間が支配的となる。コモンモード電圧検出信号の電圧ＶｃｏｍのＲＣ時定数を考えれば、時間Ｔｏｆｆは、Ｔｏｆｆ≒（抵抗素子Ｒ１、Ｒ２の抵抗値)×(コモンモード電圧検出信号に見える容量成分の容量値）程度と見積もられる。

本実施形態では、抵抗素子Ｒ１、Ｒ２の抵抗値を３０ｋΩ、コモンモード電圧検出信号に見える容量成分の容量値を３０ｐＦと仮定すれば、Ｔｏｆｆ＝３０ｋΩ×５０ｐＦ＝９００ｐｓ程度と見積もられ、想定しているＥＳＤによる過電圧印加の立ち上がり時間より十分速く第１インバータ２８のゲートをコントロールできる。
また、抵抗素子Ｒ１、Ｒ２の抵抗値やコモンモード電圧検出信号に見える容量成分の容量値を調整すれば、さらに、時間Ｔｏｆｆを小さくすることが可能である。

本実施形態のＥＳＤ保護回路は、ＥＳＤによる過電圧の印加を検出するために、コモンモード電圧検出信号の電圧Ｖｃｏｍを活用する。差動出力バッファは、コモンモード電圧検出回路をもともと備えている場合が多い。よって、このコモンモード電圧検出回路を、ＥＳＤによる過電圧の印加の検出にも活用することによって、レイアウト面積および出力ノードの寄生容量を増大させることなく、ＥＳＤによる過電圧の印加の検出を行うことができる。

そして、このＥＳＤによる過電圧の印加の検出結果を活用して、ＥＳＤイベント発生時の差動出力バッファ１０の被保護素子であるＮＭＯＳＮ１、Ｎ２、Ｎ３をオフ状態にすることにより、そのＥＳＤ耐圧を向上させることができる。また、本実施形態のＥＳＤ保護回路は、ＥＳＤによる過電圧の印加の検出に、異電源系でドライブされるレベルシフト回路の存在を前提としていないため、単一電源系の差動出力バッファにも適用可能である。

なお、本実施形態のＥＳＤ保護回路は、外部グランド端子を基準として、差動出力信号ＯＵＴＮの外部出力端子に、ＥＳＤイベント発生時の過電圧が印加される場合も同様に動作する。
また、差動出力バッファは、図１に示すものに限定されず、負荷抵抗、差動スイッチおよび電流源によって構成される各種構成のものがいずれも利用可能である。
第３保護回路の過電圧検出回路およびオフ回路も図１のものに限定されず、同様の機能を果たす各種構成の回路によって構成することができる。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０ 差動出力バッファ
１２ 第１保護回路
１４ 第２保護回路
１６ 第３保護回路
１８、２６ 過電圧検出回路
２０ クランプ回路
２２ ＲＣ時定数回路
２４ インバータ
２８ 第１インバータ
３０ 第２インバータ
Ｐ１、Ｐ２、Ｐ４、Ｐ５、Ｐ９ ＰＭＯＳ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０ ＮＭＯＳ
Ｒ１、Ｒ２、Ｒ 抵抗素子
ＯＰ オペアンプ
Ｄ１、Ｄ２、Ｄ３、Ｄ４ ダイオード
Ｃ 容量素子

Claims (7)

1. ＥＳＤイベント発生時の過電圧により差動出力バッファが破壊されるのを保護するＥＳＤ保護回路であって、
   前記差動出力バッファの差動出力信号のコモンモード電圧を検出してコモンモード電圧検出信号を出力するコモンモード電圧検出回路と、
   前記コモンモード電圧検出信号の電圧が、通常動作時のコモンモード電圧なのか、前記通常動作時のコモンモード電圧よりも高い、前記ＥＳＤイベント発生時の過電圧なのかを検出して検出信号を生成する過電圧検出回路と、
   前記コモンモード電圧検出信号の電圧が前記過電圧であることを、前記検出信号が表す場合に、前記ＥＳＤイベント発生時の差動出力バッファの被保護素子をオフ状態にするオフ回路とを備えることを特徴とするＥＳＤ保護回路。
2. 前記差動出力バッファは、
   差動入力信号に応じて、一方がオン状態、他方がオフ状態となる第１差動スイッチおよび第２差動スイッチと、
   電源ノードと前記第１差動スイッチおよび第２差動スイッチとの間に接続され、第１バイアス信号の電圧に応じて、抵抗値が変化することで、前記電源ノードに供給される電源電圧よりも低い電圧を前記差動出力バッファに供給する負荷抵抗と、
   前記第１差動スイッチおよび第２差動スイッチとグランドノードとの間に接続され、第２バイアス信号の電圧に対応する一定の電流を前記差動出力バッファに流す電流源とを備え、
   前記差動出力信号は、前記負荷抵抗と前記第１差動スイッチとの間の第１内部ノード、および、前記負荷抵抗と前記第２差動スイッチとの間の第２内部ノードから出力されるものである請求項１に記載のＥＳＤ保護回路。
3. 前記コモンモード電圧検出回路は、
   前記第１内部ノードと前記第２内部ノードとの間に直列に接続され、同じ抵抗値を持つ第１抵抗素子および第２抵抗素子と、
   基準電圧信号の基準電圧と、前記第１抵抗素子と前記第２抵抗素子との間の第３内部ノードから出力される前記コモンモード電圧検出信号の電圧とが等しくなるように、前記電流源に流れる電流を制御する第２バイアス信号の電圧を調整するオペアンプとを備える請求項２に記載のＥＳＤ保護回路。
4. 前記過電圧検出回路は、前記ＥＳＤイベント発生時に、前記コモンモード電圧検出信号の電圧が前記過電圧となった場合であっても破壊されない厚さのゲート酸化膜を有する第１ＭＯＳトランジスタで構成され、前記第１ＭＯＳトランジスタで構成される第１インバータの閾値電圧は、前記通常動作時の電圧よりも高い電圧に設定されている請求項３に記載のＥＳＤ保護回路。
5. 前記過電圧検出回路は、前記第１ＭＯＳトランジスタで構成され、前記コモンモード電圧検出信号を反転して出力する前記第１インバータと、
   前記第１インバータの出力信号を反転して前記検出信号として出力する第２インバータとを備える請求項４に記載のＥＳＤ保護回路。
6. 前記被保護素子は、第２ＭＯＳトランジスタで構成された前記第１差動スイッチ、前記第２差動スイッチおよび前記電流源であり、
   前記オフ回路は、前記コモンモード電圧検出信号の電圧が前記過電圧であることを、前記検出信号が表す場合に、前記第２ＭＯＳトランジスタのゲートの電圧を制御して前記第２ＭＯＳトランジスタをオフ状態にするものである請求項４または５に記載のＥＳＤ保護回路。
7. 前記第２ＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであり、
   前記オフ回路は、前記コモンモード電圧検出信号の電圧が前記過電圧であることを、前記検出信号が表す場合に、前記Ｎ型ＭＯＳトランジスタのゲートの電圧をグランド電圧にプルダウンして前記Ｎ型ＭＯＳトランジスタをオフ状態にするものである請求項６に記載のＥＳＤ保護回路。