JP2007067095A - 静電保護回路 - Google Patents

Abstract

【課題】静電気サージを検出してこの静電気を放電させる際に、バッファＭＯＳＦＥＴに電流が集中することを防ぎかつ無駄な電力消費を無くし、バッファＭＯＳＦＥＴを保護する静電保護回路を提供する。
【解決手段】第１の電源端子１１０と、第２の電源端子１１２と、外部接続用の入出力端子１１１と、入出力を高レベル電位にプルアップするバッファＰＭＯＳＦＥＴ１０８と、入出力を低レベル電位にプルダウンするバッファＮＭＯＳＦＥＴ１０７と、第１，第２の電源端子間に接続した整流素子１０９と、入出力端子と第１の電源端子間の電位を比較し、静電気サージを検出する検出器１０１とを備え、検出器が静電気サージを検出したときに、バッファＮＭＯＳＦＥＴ１０７のゲート電位を制御し、バッファＮＭＯＳＦＥＴをターンオフする。サージ放電はＮＭＯＳＦＥＴ１０７，１１９の寄生バイポーラトランジスタにて行われる。
【選択図】 図２

Description

本発明は、外部からの静電気放電(Electro Static Discharge；ＥＳＤ)によるサージ（以下、静電気サージという）が半導体装置内に流入した場合に、半導体装置を破壊することのないように保護する静電保護回路に関するものである。

近年、半導体技術の進歩によって半導体装置の高集積化が進んでおり、それに伴い半導体装置は、静電気サージによってゲート絶縁膜等の破壊を受け易くなってきている。すなわち、外部接続用入出力パッド（以下、Ｉ／Ｏ端子という）から半導体装置内に侵入する静電気サージによって半導体装置を構成する入出力回路や内部回路内の素子が破壊されたり、素子の性能が低下する可能性が大きくなっている。そのため、半導体装置内の入出力回路や内部回路を静電気サージから保護するための静電保護回路が設けられている。このような静電保護回路は、半導体装置の製造工程において、Ｉ／Ｏ端子に人体又は機器の一部が接触したときなどに、静電気が瞬時に入出力回路に蓄積され、その蓄積電荷に基づいてサージ電流が流れて、入出力回路や内部回路の素子が破壊に至ること、を防ぐためのものである。

そこで、静電気サージが入力された際に、入出力回路に急激に蓄積される電荷を保護回路を用いて逃がすことで、静電気サージを放電させる。このようなＥＳＤ保護回路は、半導体装置における入出力回路の中に設けられることもある。

Ｉ／Ｏ端子に静電気サージが入力された際に、内部回路を保護する方法として、ゲート接地型ＮＭＯＳＦＥＴ(Grounded Gate NMOSFET；ＧＧＮＭＯＳという)とゲート・ソース接続型ＰＭＯＳＦＥＴ(Source connected Gate PMOSFET；ＳＧＰＭＯＳという)を用いる方法が提案されている。

例えば、特許文献１のＦＩＧ．２にＧＧＮＭＯＳ，ＳＧＰＭＯＳを用いたＥＳＤ保護回路が示されている。ＦＩＧ．２のＭ２０Ａ，Ｍ２１ＡがＧＧＮＭＯＳ，Ｍ２０Ｂ，Ｍ２１ＢがＳＧＰＭＯＳである。

ＧＧＮＭＯＳ，ＳＧＰＭＯＳにおいては、ゲート端子はソース端子，基板端子と接続されており、ＭＯＳＦＥＴの動作としてはオフの状態である。ＧＧＮＭＯＳ，ＳＧＰＭＯＳのドレイン端子に静電気サージが印加された際には、ＭＯＳＦＥＴの動作としてはオフのままだが、ＭＯＳＦＥＴに寄生し、ドレイン端子をコレクタ端子、ソース端子をエミッタ端子、基板端子をベース端子とする寄生バイポーラトランジスタ( Parasitic Bipolar Junction Transistor；寄生ＢＪＴという)のコレクタ・エミッタ間（即ちドレイン・ソース間）がオンし、静電気サージを放電させる働きをする。

ＧＧＮＭＯＳ，ＳＧＰＭＯＳの寄生ＢＪＴが動作する原理は以下の通りである。はじめに、静電気サージによってドレインの接合部に高電圧が発生する。それにより、接合部ブレークダウンを起こし、ドレインと基板の間に電流が流れる。ＢＪＴのベースは比較的高抵抗なウェル領域を介して基板端子に接続されるために、ＩＲ電圧降下によってベースがバイアスされる。ベースがバイアスされることによってＢＪＴのコレクタ・エミッタ間がオンし、静電気サージを放電させる。

ところで、入出力バッファにＥＳＤ保護のためのＧＧＮＭＯＳ，ＳＧＰＭＯＳを用いる場合には特許文献１のＦＩＧ．２に示されているように、ＧＧＮＭＯＳ，ＳＧＰＭＯＳと並列に出力バッファ用のＭＯＳＦＥＴが接続される。出力バッファ用のＭＯＳＦＥＴは、ＦＩＧ．２のＭ２２Ａ，Ｍ２３Ａがプルダウン用のバッファＮＭＯＳＦＥＴ，Ｍ２２Ｂ，Ｍ２３Ｂがプルアップ用のバッファＰＭＯＳＦＥＴである。

静電気サージがＩ／Ｏ端子に印加される際に、出力バッファ用のＭＯＳＦＥＴのゲートの電位は場合によってはＭＯＳＦＥＴの動作としてオンとなるような電位になる場合がある。
一例として、低レベル側電源端子（以下、ＶSS端子という）を基準電位とし、Ｉ／Ｏ端子に、正の極性の静電気サージが印加された場合を考える。Ｉ／Ｏ端子にはバッファＰＭＯＳＦＥＴやＳＧＰＭＯＳが接続されている。バッファＰＭＯＳＦＥＴやＳＧＰＭＯＳのドレインと基板間にＰＮ接合ダイオードが寄生しており、Ｉ／Ｏ端子からＰＮ接合ダイオードを介して基板に導通するため、基板端子に接続されている高レベル側電源端子（以下、ＶDD端子という）は正の電位に昇圧される。そのため、出力バッファを制御するロジック回路は静電気サージ印加時に動作可能な状況となっている。ロジック回路の制御信号の電位は不定であり、ロジック回路の構成によってはサージ印加時に出力バッファのゲート電位がオンとなるような場合があり得る。

ゲートがオンとなるような電位で出力バッファ用のＭＯＳＦＥＴのドレインが静電気サージによって昇圧された場合、ゲートがオフの電位のＧＧＮＭＯＳやＳＧＰＭＯＳよりも低いドレイン電圧で出力バッファ用のＭＯＳＦＥＴの寄生ＢＪＴがオンする。これは反転している出力バッファ用のＭＯＳＦＥＴのドレイン電流が寄生ＢＪＴのエミッタ電流に重畳されるためである。
このようにＧＧＮＭＯＳ，ＳＧＰＭＯＳが放電デバイスとして動作するよりも低い電位で、ゲートがオンとなるような電位の出力バッファ用ＭＯＳＦＥＴが放電デバイスとして動作した場合、電流が出力バッファ用ＭＯＳＦＥＴに集中してしまい、出力バッファ用ＭＯＳＦＥＴで充分な耐圧が確保できず、破壊に至ることが懸念される。

上記懸念点に対する対策として、特許文献１のＦＩＧ．３に示されているような回路、および方法が提案されている。また、同様なコンセプトによる対策方法が特許文献２に公開されている。静電気サージによりＶDD端子の電位Ｖccが昇圧された際に、符号４４で示されたダイオード直列回路（Diode string）を介してスイッチング回路（Switching circuit）４６の入力端子が昇圧されて、ドライブ回路（Driving circuit）４８を介してバッファＮＭＯＳＦＥＴ（Ｍ５２Ａ，Ｍ５３Ａ）のゲートがローレベルに固定され、バッファＮＭＯＳＦＥＴをターンオフさせる。

通常動作時にはスイッチング回路４６の入力端子はダイオードのターンオン電圧０．７Ｖ×〔ダイオード直列回路４４の段数〕の電位だけＶccの電位から下がった電位となり、ダイオード直列回路４４の段数の調整によりスイッチング回路４６の回路閾値以下の電位となるように設定することでＩ／Ｏバッファ回路（I/O Buffer circuit）５０の回路動作に影響を及ぼさないようにしている。

ところが、特許文献１で提案されている回路を用いた場合には、ノイズなどの影響により、ダイオード直列回路４４の出力端子であり且つスイッチング回路４６の入力端子となっているノードの電位が昇圧されてしまった場合に、電位を降下させる回路がない。したがって、回路が誤動作を起こしてしまう危険性がある。この危険性を避けるための手段として、特許文献２の請求項１３に示しているように前記ノードとグランド（Ground）端子間に抵抗を挿入する方法が考えられる。ところが、そのような手段をとった場合には、静電気サージが印加された際にスイッチング回路４６を動作させるために前記抵抗に電流を流してＩＲ電圧降下によってスイッチング回路４６の入力端子となっているノードの電位を昇圧する必要がある。そのため、ダイオード直列回路４４に充分大きな電流を流す必要があり、そのためにはＶccが充分に昇圧される必要がある。ところが許されるＶccの最大値は出力バッファ用ＭＯＳＦＥＴの寄生ＢＪＴがターンオンする電圧であり、それよりも低い電圧でスイッチング回路４６が動作するように設計する必要がある。このため、低電圧化の手法としてはダイオード直列回路４４の段数を削減する方法が考えられるが、その場合には前記抵抗の両端電圧が増加しＶccとグランド（Ground）間のリーク電流が増加し、無駄な電力消費が増えてしまう。したがって、求められるリーク電流のスペックと静電気サージ印加時にスイッチング回路４６が動作するためのＶccの値のスペックを同時に満たす設計マージンは限られており、場合によっては両者を満たすことができない場合がある。
米国特許第６，７６５，７７２号明細書（ＦＩＧ．２，ＦＩＧ．３） 米国特許出願公開第２００４／０１０５２０１ Ａ１号明細書

本発明は、上記の問題に鑑み、入出力端子への静電気サージの流入を検出し、入出力回路のバッファ用ＭＯＳＦＥＴを利用して静電気サージの電流を放電させる際に、バッファ用ＭＯＳＦＥＴに電流が集中することなくしかも無駄な電力消費を伴うことなく、バッファ用ＭＯＳＦＥＴに充分な耐圧を確保でき、バッファ用ＭＯＳＦＥＴを破壊させることのないようにした静電保護回路を提供することを目的とするものである。

本発明の第１の態様の静電保護回路によれば、第１の電源端子と、第２の電源端子と、外部接続用の入出力端子と、前記入出力端子の電位を前記第１の電源端子の電位にプルアップするためのバッファ用Ｐ型ＭＯＳＦＥＴと、前記入出力端子の電位を前記第２の電源端子の電位にプルダウンするためのバッファ用Ｎ型ＭＯＳＦＥＴと、アノード端子を前記第１の電源端子に、カソード端子を前記第２の電源端子に接続した整流素子と、前記入出力端子と前記第１の電源端子間または前記入出力端子と前記第２の電源端子間の電位を比較し、前記入出力端子への静電気サージの流入を検出する検出器と、前記検出器が前記静電気サージの流入を検出したときに、前記バッファ用Ｎ型ＭＯＳＦＥＴまたは前記バッファ用Ｐ型ＭＯＳＦＥＴの一方のゲート電位を制御し、前記バッファ用Ｎ型ＭＯＳＦＥＴまたは前記バッファ用Ｐ型ＭＯＳＦＥＴの一方をターンオフする制御器と、を具備したものである。

本発明の第２の態様の静電保護回路によれば、第１の電源端子と、第２の電源端子と、外部接続用の入出力端子と、前記入出力端子の電位を前記第１の電源端子の電位にプルアップするためのバッファ用Ｐ型ＭＯＳＦＥＴと、前記入出力端子の電位を前記第２の電源端子の電位にプルダウンするためのバッファ用Ｎ型ＭＯＳＦＥＴと、アノード端子を前記第１の電源端子に、カソード端子を前記第２の電源端子に接続した整流素子と、前記入出力端子と前記第１の電源端子間の電位を比較し、前記入出力端子への静電気サージの流入を検出する検出器と、前記検出器の比較の結果、前記入出力端子の電位の方が高い場合に、前記バッファ用Ｎ型ＭＯＳＦＥＴのゲート電位を低レベルの電位に制御し、前記バッファ用Ｎ型ＭＯＳＦＥＴをターンオフする制御器と、を具備したものである。

本発明の第３の態様の静電保護回路によれば、第１の電源端子と、第２の電源端子と、外部接続用の入出力端子と、前記入出力端子の電位を前記第１の電源端子の電位にプルアップするためのバッファ用Ｐ型ＭＯＳＦＥＴと、前記入出力端子の電位を前記第２の電源端子の電位にプルダウンするためのバッファ用Ｎ型ＭＯＳＦＥＴと、アノード端子を前記第１の電源端子に、カソード端子を前記第２の電源端子に接続した整流素子と、前記入出力端子と前記第２の電源端子間の電位を比較し、前記入出力端子への静電気サージの流入を検出する検出器と、前記検出器の比較の結果、前記第２の電源端子の電位の方が高い場合に、前記バッファ用Ｐ型ＭＯＳＦＥＴのゲート電位を高レベルの電位に制御し、前記バッファ用Ｐ型ＭＯＳＦＥＴをターンオフする制御器と、を具備したものである。

本発明の第４の態様の静電保護回路によれば、第１の電源端子と、第２の電源端子と、外部接続用の入出力端子と、前記入出力端子の電位を前記第１の電源端子の電位にプルアップするための第１のバッファ用Ｐ型ＭＯＳＦＥＴと、前記入出力端子の電位を前記第２の電源端子の電位にプルダウンするための第１のバッファ用Ｎ型ＭＯＳＦＥＴと、前記第１の電源端子と前記入出力端子間に接続されて、静電気サージを放電するための第２のＰ型ＭＯＳＦＥＴと、前記入出力端子と前記第２の電源端子間に接続されて、静電気サージを放電するための第２のＮ型ＭＯＳＦＥＴと、アノード端子を前記第１の電源端子に、カソード端子を前記第２の電源端子に接続した整流素子と、前記入出力端子と前記第１の電源端子間の電位を比較し、前記入出力端子への静電気サージの流入を検出する検出器と、前記検出器の比較の結果、前記入出力端子の電位の方が高い場合に、前記第１のバッファ用Ｎ型ＭＯＳＦＥＴのゲート電位と前記第２のＮ型ＭＯＳＦＥＴのゲート電位とを高レベルの電位に制御し、前記第１のバッファ用Ｎ型ＭＯＳＦＥＴ及び前記２のＮ型ＭＯＳＦＥＴをターンオンする制御器と、を具備したものである。

本発明の第５の態様の静電保護回路によれば、第１の電源端子と、第２の電源端子と、外部接続用の入出力端子と、前記入出力端子の電位を前記第１の電源端子の電位にプルアップするための第１のバッファ用Ｐ型ＭＯＳＦＥＴと、前記入出力端子の電位を前記第２の電源端子の電位にプルダウンするための第１のバッファ用Ｎ型ＭＯＳＦＥＴと、前記第１の電源端子と前記入出力端子間に接続されて、静電気サージを放電するための第２のＰ型ＭＯＳＦＥＴと、前記入出力端子と前記第２の電源端子間に接続されて、静電気サージを放電するための第２のＮ型ＭＯＳＦＥＴと、アノード端子を前記第１の電源端子に、カソード端子を前記第２の電源端子に接続した整流素子と、前記入出力端子と前記第２の電源端子間の電位を比較し、前記入出力端子への静電気サージの流入を検出する検出器と、前記検出器の比較の結果、前記第２の電源端子の電位の方が高い場合に、前記前記第１のバッファ用Ｐ型ＭＯＳＦＥＴのゲート電位と前記第２のＰ型ＭＯＳＦＥＴのゲート電位とを低レベルの電位に制御し、前記第１のバッファ用Ｐ型ＭＯＳＦＥＴ及び前記２のＰ型ＭＯＳＦＥＴをターンオンする制御器と、を具備したものである。

本発明によれば、入出力端子への静電気サージの流入を検出し、入出力回路のバッファＭＯＳＦＥＴを利用して静電気サージの電流を放電させる際に、バッファＭＯＳＦＥＴに電流が集中することなくしかも抵抗によるリーク電流がなく無駄な電力消費を伴うことがなく、バッファＭＯＳＦＥＴに充分な耐圧を確保でき、バッファＭＯＳＦＥＴを破壊させることのないようにした静電保護回路を実現することができる。

発明の実施の形態について図面を参照して説明する。
図１は本発明の実施形態に係る、静電保護回路を有する半導体装置の構成を概略的に示すブロック図である。ここでは、静電保護回路を入出力回路に適用した場合を例に示している。

図１に示すように、半導体装置３００は、外部接続用のＩ／Ｏ端子１１１と、Ｉ／Ｏ端子１１１と内部回路２００との間に設けられた静電保護回路１００と、内部回路２００とを備えている。
静電保護回路１００は、入出力回路１００Ａに静電保護機能を持たせた構成となっており、Ｉ／Ｏ端子１１１から侵入する静電気サージによって入出力回路１００Ａ及び内部回路２００が損傷しないように保護している。入出力回路１００Ａとしては、入出力バッファであるＭＯＳＦＥＴ（以下、バッファＭＯＳＦＥＴという）が用いられる。

このような静電保護回路１００が、Ｉ／Ｏ端子への静電気サージの流入を検出し、入出力回路を構成するバッファＭＯＳＦＥＴ及びその寄生ＢＪＴを利用して静電気サージの電流を放電させる。その静電気サージ入力の際に、バッファＭＯＳＦＥＴのゲート電位を制御して、バッファＭＯＳＦＥＴに電流が集中させることのないようにし、バッファＭＯＳＦＥＴにダメージを与えることの無い回路を実現している。しかも、静電保護回路１００は、抵抗によるリーク電流を無くし、無駄な電力消費を伴うことがなく、バッファＭＯＳＦＥＴに充分な耐圧を確保して、バッファＭＯＳＦＥＴの過電流による破壊を防止している。

以下に示す第１〜第４の実施形態では、静電保護回路が出力回路を含んで構成される場合を示している。つまり、出力回路に静電保護機能を持たせた構成を示している。

［第１の実施形態］
図２は本発明の第１の実施形態の静電保護回路を示す回路図である。
図２に示す静電保護回路１００は、出力回路１００Ａ-1を構成する出力バッファとしてバッファ用Ｎ型ＭＯＳＦＥＴ（以下、バッファＮＭＯＳＦＥＴという）１０７及びバッファ用Ｐ型ＭＯＳＦＥＴ（以下、バッファＰＭＯＳＦＥＴという）１０８を備え、その他の回路素子（ＶDD端子１１０，Ｉ／Ｏ端子１１１，ＶSS端子１１２，Ｐ型ＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴという）１０１，１０４，Ｎ型ＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴという）１０２，１０３，ＮＡＮＤ回路１０５，インバータ回路１０６，ダイオード直列回路１０９，バッファＰＭＯＳＦＥＴ制御回路１１３，ＧＧＮＭＯＳ１１９，ＳＧＰＭＯＳ１２０）と共に、静電気サージに対する静電保護機能を実現している。

この第１の実施形態では、ＶDD端子１１０やＶSS端子１１２に電源電圧が印加されていない状態で、ＶSS端子１１２を基準電位とし、Ｉ／Ｏ端子１１１に正の静電気サージが印加されたときに、出力バッファとしてのバッファＮＭＯＳＦＥＴ１０７に過電流が流れてこれを破壊することがないようにし、しかも静電気サージを放電し得るようにした静電保護回路を示している。
ＶDD端子１１０は高レベル側の第１の電源端子を表し、Ｉ／Ｏ端子１１１は外部接続用の入出力端子を表し、ＶSS端子１１２は低レベル側の第２の電源端子を表している。

バッファＮＭＯＳＦＥＴ１０７は、Ｉ／Ｏ端子１１１の電位をＶSS端子１１２の電位にプルダウンするための出力バッファである。バッファＮＭＯＳＦＥＴ１０７のソース端子及び基板端子はＶSS端子１１２に接続し、ドレイン端子はＩ／Ｏ端子１１１に接続している。
バッファＰＭＯＳＦＥＴ１０８は、Ｉ／Ｏ端子１１１の電位をＶDD端子１１０の電位にプルアップするための出力バッファである。バッファＰＭＯＳＦＥＴ１０８のソース端子及び基板端子はＶDD端子１１０に接続し、ドレイン端子はＩ／Ｏ端子１１１に接続している。

バッファＰＭＯＳＦＥＴ制御回路１１３は、図５に示すＮＭＯＳＦＥＴ２０１，ＰＭＯＳＦＥＴ２０２，ＰＭＯＳＦＥＴ２０３，ＮＭＯＳＦＥＴ２０４，ＮＯＲ回路２０５及びインバータ回路２０６で構成され、その機能については図５の第２の実施形態で説明する。なお、ＶDD端子１１０やＶSS端子１１２に電源電圧が印加されていない状態で、ＶSS端子１１２を基準電位とし、Ｉ／Ｏ端子１１１に正の静電気サージが印加されたときには、バッファＰＭＯＳＦＥＴ制御回路１１３は動作することがなくバッファＮＭＯＳＦＥＴ１０７による静電気サージ保護動作には直接関与していない。このため、本実施形態１では、図２の主な構成を見易くするために、バッファＰＭＯＳＦＥＴ制御回路１１３の詳細な構成については省略してある。

ＰＭＯＳＦＥＴ１０１は、静電気サージを検出するための検出器として機能するものである。ＰＭＯＳＦＥＴ１０１のゲート端子はＶDD端子１１０に接続し、ソース端子はＩ／Ｏ端子１１１に接続し、基板端子はＶDD端子１１０に接続している。

また、ＶDD端子１１０とＶSS端子１１２間には、整流素子としてのダイオード直列回路１０９が接続している。ダイオード直列回路１０９は、Ｎ個（Ｎは正の整数）のダイオードを直列に接続して構成されている。

なお、ＶDD端子１１０，Ｉ／Ｏ端子１１１，ＶSS端子１１２、バッファＮＭＯＳＦＥＴ１０７，バッファＰＭＯＳＦＥＴ１０８，ＧＧＮＭＯＳ１１９，ＳＧＰＭＯＳ１２０及びダイオード直列回路１０９は、図５とは符号を変えてあるが、図５のＶDD端子２１０，Ｉ／Ｏ端子２１１，ＶSS端子２１２、バッファＮＭＯＳＦＥＴ２０７，バッファＰＭＯＳＦＥＴ２０８，ＧＧＮＭＯＳ２１９，ＳＧＰＭＯＳ２２０及びダイオード直列回路２０９と共用（兼用）することができる。

ＰＭＯＳＦＥＴ１０１，ＮＭＯＳＦＥＴ１０２，ＮＭＯＳＦＥＴ１０３及びＰＭＯＳＦＥＴ１０４は増幅器を構成している。ＮＭＯＳＦＥＴ１０２のドレイン端子はそのゲート端子に接続し、ソース端子と基板端子はＶSS端子１１２に接続している。ＮＭＯＳＦＥＴ１０３のゲート端子はＮＭＯＳＦＥＴ１０２のゲート端子及びドレイン端子に接続し、ソース端子及び基板端子はＶSS端子１１２に接続している。ＰＭＯＳＦＥＴ１０４のゲート端子はＶSS端子１１２に接続し、ドレイン端子はＮＭＯＳＦＥＴ１０３のドレイン端子に接続し、ソース端子及び基板端子はＶDD端子１１０に接続している。

ＮＡＮＤ回路１０５及びインバータ回路１０６は、通常動作時はディジタル信号の高低レベルによってバッファＮＭＯＳＦＥＴ１０７のゲート端子１１８の電位を制御するプリバッファ回路として機能し、静電気サージ印加時はバッファＮＭＯＳＦＥＴ１０７のゲート電位を制御する制御器として機能する。ＮＡＮＤ回路１０５の一方の入力端は前記ＮＭＯＳＦＥＴ１０３のドレイン端子に接続し、もう一方の入力端は内部回路（図１の符号２００）に接続された信号端子１１５に接続し、ＮＡＮＤ回路１０５の出力端はインバータ回路１０６の入力端に接続している。インバータ回路１０６の出力端はバッファＮＭＯＳＦＥＴ１０７のゲート端子に接続している。

更に、バッファＮＭＯＳＦＥＴ１０７のドレイン・ソース間に並列に、ＧＧＮＭＯＳとしてのＮＭＯＳＦＥＴ１１９が接続している。ＮＭＯＳＦＥＴ１１９のドレイン端子はＩ／Ｏ端子１１１に接続し、ゲート端子，ソース端子及び基板端子はＶＳＳ端子１１２に接続している。また、バッファＰＭＯＳＦＥＴ１０８のソース・ドレイン間に並列に、ＳＧＰＭＯＳとしてのＰＭＯＳＦＥＴ１２０が接続している。ＰＭＯＳＦＥＴ１２０のドレイン端子はＩ／Ｏ端子１１１に接続し、ゲート端子，ソース端子及び基板端子はＶDD端子１１０に接続している。

次に、図２の静電保護回路の動作を説明する。
まず、静電気サージが印加された時の動作を説明する。
半導体装置がシステムに組み込まれる以前の半導体装置の搬送時などにおいては、ＶDD端子１１０及びＶSS端子１１２にはそれぞれ高レベルの電源電圧，低レベルの所定の電源電圧が供給されておらず、Ｉ／Ｏ端子１１１はディジタル信号が出力されていない状態にある。

このような無電源状態で、ＶSS端子１１２を基準電位とし、Ｉ／Ｏ端子１１１に正の静電気サージが印加されたときに、バッファＰＭＯＳＦＥＴ１０８に寄生するドレインをアノード側とするＰＮ接合ダイオード（非記載）とＮ個のダイオードからなるダイオード直列回路１０９とで形成された、Ｉ／Ｏ端子１１１とＶSS端子１１２間の（Ｎ＋１）個のダイオードからなるダイオード直列回路が、静電気サージの電位に基づいてバイアスされる。Ｉ／Ｏ端子１１１の電位をＶｉｏとし、ＶDD端子１１０の電位をＶVDD、ＶSS端子１１２の電位をＶVSSとすると、電位の大小関係は、Ｖｉｏ＞ＶVDD＞ＶVSSとなる。ダイオード直列回路１０９の段数をＮ段とすると、ＶDD端子１１０の電圧ＶVDDは、
ＶVDD＝Ｖｉｏ×Ｎ／（Ｎ＋１）
となる。したがって、ＰＭＯＳＦＥＴ１０１のゲート・ソース間電圧Ｖｇｓに電位差が生じる。正の静電気サージによってＰＭＯＳＦＥＴ１０１のＶｇｓが閾値電圧を超えるまでＶｉｏが昇圧されると、ＰＭＯＳＦＥＴ１０１はターンオンする。このターンオンによって、静電気サージの印加が検出されたことになる。

増幅器を形成するＰＭＯＳＦＥＴ１０１，ＮＭＯＳＦＥＴ１０２，ＮＭＯＳＦＥＴ１０３及びＰＭＯＳＦＥＴ１０４は、ＰＭＯＳＦＥＴ１０１がオンすることによってＰＭＯＳＦＥＴ１０１のソース電位がＮＭＯＳＦＥＴ１０２，１０３のゲート端子に印加され、ＮＭＯＳＦＥＴ１０３がオンすることによってノード１１４の電位を降下させ、ＶSS端子の電位即ち低レベルの電位（ローレベル）とする。その結果、ＮＡＮＤ回路１０５及びインバータ回路１０６からなる制御器は、バッファＮＭＯＳＦＥＴ１０７のゲート端子１１８の電位をＶSS端子の電位即ち低レベルの電位（ローレベル）に設定することになる。

バッファＮＭＯＳＦＥＴ１０７のゲート端子がローレベル（ＶSS）に設定されると、バッファＮＭＯＳＦＥＴ１０７はこれと並列接続されているゲート接地型のＧＧＮＭＯＳＦＥＴ１１９と同じバイアス条件となり、図３に示すようにＮＭＯＳＦＥＴ１０７にはドレイン領域をコレクタとし、基板領域をベースとし、ソース領域をエミッタとするＮＰＮ型の寄生ＢＪＴ１２１が形成され、同時にＮＭＯＳＦＥＴ１１９にはドレイン領域をコレクタとし、基板領域をベースとし、ソース領域をエミッタとするＮＰＮ型の寄生ＢＪＴ１２２が形成される。

このようにＶSS端子１１２を基準電位としＩ／Ｏ端子１１１に高電圧の正のサージが印加されたときに、バッファＮＭＯＳＦＥＴ１０７のゲート電位が低レベルの電位に設定されることにより、バッファＮＭＯＳＦＥＴ１０７はターンオフ状態とされる。そして、Ｉ／Ｏ端子１１１から侵入した高電圧の正の静電気サージによって出力回路内に充電（蓄積）され一定以上に昇圧された電圧がドレインに印加されると、バッファＮＭＯＳＦＥＴ１０７のＮＰＮ型の寄生ＢＪＴ１２１（図３参照）がオンし、そのドレイン端子に接続したコレクタからソース端子に接続したエミッタを通して静電気サージが放電されると同時に、ＧＧＮＭＯＳであるＮＭＯＳＦＥＴ１１９のＮＰＮ型の寄生ＢＪＴ１２２（図３参照）がオンし、そのドレイン端子に接続したコレクタからソース端子に接続したエミッタを通して静電気サージが放電される。

このように高圧の静電気サージが入力された場合、上述したようにバッファＮＭＯＳＦＥＴ１０７のゲート電位が低レベルに設定されることによってバッファＮＭＯＳＦＥＴ１０７のＭＯＳＦＥＴ動作としての導通は制限を受けるので、サージ電流の放電はＮＭＯＳＦＥＴ１０７とＮＭＯＳＦＥＴ１１９にそれぞれ形成されている寄生ＢＪＴ１２１,１２２を通してほぼ２分されて流れ、出力バッファを構成するバッファＮＭＯＳＦＥＴ１０７への電流集中を防ぎ、バッファＮＭＯＳＦＥＴ１０７を破壊に導く虞をなくすことができる。

次に、通常動作時の動作について説明する。
通常動作時は、ＶDD端子１１０及びＶSS端子１１２にはそれぞれ高レベルの電源電圧ＶDD，低レベルの電源電圧ＶSSが供給されており、Ｉ／Ｏ端子１１１には高レベル,低レベルの２値レベルで表されるディジタル信号が出力されている。ＰＭＯＳＦＥＴ１０１のゲート端子には高レベルの電圧が供給され、またソース端子はＩ／Ｏ端子１１１に接続しているため高レベル，低レベルの２値電圧が出力される。従って、通常動作時はＰＭＯＳＦＥＴ１０１はターンオンすることがない。その結果、ＰＭＯＳＦＥＴ１０４のオンに基因してノード１１４は高レベルの電位（ＶDD）に固定される。ＮＡＮＤ回路１０５，インバータ回路１０６からなるプリバッファ回路は内部回路（図１の符号２００）に接続された信号端子１１５のディジタル信号の高低レベルによってバッファＮＭＯＳＦＥＴ１０７のゲート端子１１８の電位を制御するように動作する。つまり、通常動作時はノード１１４は高レベルに設定されており、信号端子１１５，２１５のロジック（高レベル，低レベル）だけでバッファＮＭＯＳＦＥＴ１０７のゲート端子１１８の信号レベルが決まる。

なお、図２に示す信号端子１１５と図５に示す信号端子２１５とに対しては、同じ内部回路（図１の符号２００）から同じディジタル信号が供給されている。通常動作時は、信号端子１１５又は２１５が高レベルでバッファＮＭＯＳＦＥＴ１０７がオンしたときは、バッファＰＭＯＳＦＥＴ１０８はオフし、Ｉ／Ｏ端子１１１からはＶSS端子１１２の電位即ち低レベルが出力される。また、信号端子１１５又は２１５が低レベルでバッファＮＭＯＳＦＥＴ１０７がオフしたときは、バッファＰＭＯＳＦＥＴ１０８はオンし、Ｉ／Ｏ端子１１１からはＶDD端子１１０の電位即ち高レベルが出力される。

また、通常動作時は、ノード１１６は低レベルの電位ＶSSに固定されるが、ノイズなどの影響によってノード１１６が昇圧された場合にはＮＭＯＳＦＥＴ１０２がオン動作してノード１１６の電位を降下させ、ＮＭＯＳＦＥＴ１０３をオフに固定する。そのため、ノード１１４は高レベルの電位を維持するので、通常時の誤動作の虞はない。

図４は各ノード電圧のＶｉｏ依存性を回路シミュレーションによって求めたものである。静電気サージによってＶｉｏの電位が一定以上に上昇した場合に、バッファＮＭＯＳＦＥＴ１０７のゲート端子１１８の電圧はＶSS端子の電位即ち低レベルの電位（ローレベル）に固定されていることが分かる。

なお、図示しないが、ノード１１６に対するノイズの影響をより低減するために、ノード１１６とＶSS端子１１２間に抵抗を挿入しても良い。またその抵抗は、ゲート端子をＶDD端子１１０に接続し、ソース端子と基板端子をＶSS端子１１２に接続し、ドレイン端子をノード１１６に接続したＮＭＯＳＦＥＴからなる能動抵抗（Active resistor）で形成しても良い。

以上述べた図２の第１の実施形態では、ＶSS端子１１２を基準電位とし、Ｉ／Ｏ端子１１１に正の静電気サージが印加された場合について説明したが、図２の第１の実施形態は、Ｉ／Ｏ端子１１１を基準電位とし、ＶSS端子１１２に負の静電気サージが印加された場合についても適用することができる。この場合にも、Ｉ／Ｏ端子１１１の電位をＶｉｏとし、ＶDD端子１１０の電位をＶVDD、ＶSS端子１１２の電位をＶVSSとすると、電位の大小関係は、Ｖｉｏ＞ＶVDD＞ＶVSSとなり、前述したのと同様にバッファＮＭＯＳＦＥＴ１０７のゲート端子の電位を低レベルの電位（ローレベル）に設定することができ、バッファＮＭＯＳＦＥＴ１０７はターンオフされ、バッファＮＭＯＳＦＥＴ１０７に静電気サージの電流が集中して流れるのを防ぐことができる。

［第２の実施形態］
図５は本発明の第２の実施形態の静電保護回路を示す回路図である。
図５に示す静電保護回路２００は、出力回路２００Ａ-1を構成する出力バッファとしてバッファＮＭＯＳＦＥＴ２０７及びバッファＰＭＯＳＦＥＴ２０８を備え、その他の回路素子（ＶDD端子２１０，Ｉ／Ｏ端子２１１，ＶSS端子２１２，ＮＭＯＳＦＥＴ２０１，２０４，ＰＭＯＳＦＥＴ２０２，２０３，ＮＯＲ回路２０５，インバータ回路２０６，ダイオード直列回路２０９，バッファＮＭＯＳＦＥＴ制御回路２１３，ＧＧＮＭＯＳ２１９，ＳＧＰＭＯＳ２２０）と共に、静電気サージに対する静電保護機能を実現している。

この第２の実施形態では、ＶDD端子２１０やＶSS端子２１２に電源電圧が印加されていない状態で、ＶDD端子２１０を基準電位とし、Ｉ／Ｏ端子２１１に負の静電気サージが印加されたときに、出力バッファとしてのバッファＰＭＯＳＦＥＴ２０８に過電流が流れてこれを破壊することがないようにし、しかも静電気サージを放電し得るようにした静電保護回路を示している。
ＶDD端子２１０は高レベル側の第１の電源端子を表し、Ｉ／Ｏ端子２１１は外部接続用の入出力端子を表し、ＶSS端子２１２は低レベル側の第２の電源端子を表している。 バッファＮＭＯＳＦＥＴ２０７は、Ｉ／Ｏ端子２１１の電位をＶSS端子２１２の電位にプルダウンするための出力バッファである。バッファＮＭＯＳＦＥＴ２０７のソース端子及び基板端子はＶSS端子２１２に接続し、ドレイン端子はＩ／Ｏ端子２１１に接続している。
バッファＰＭＯＳＦＥＴ２０８は、Ｉ／Ｏ端子２１１の電位をＶDD端子２１０の電位にプルアップするための出力バッファである。バッファＰＭＯＳＦＥＴ２０８のソース端子及び基板端子はＶDD端子２１０に接続し、ドレイン端子はＩ／Ｏ端子２１１に接続している。

バッファＮＭＯＳＦＥＴ制御回路２１３は、図２に示すＰＭＯＳＦＥＴ１０１，ＮＭＯＳＦＥＴ１０２，ＮＭＯＳＦＥＴ１０３，ＰＭＯＳＦＥＴ１０４，ＮＡＮＤ回路１０５及びインバータ回路１０６で構成され、その機能については図２の第１の実施形態で説明している。なお、ＶDD端子２１０やＶSS端子２１２に電源電圧が印加されていない状態で、ＶDD端子２１０を基準電位とし、Ｉ／Ｏ端子２１１に負の静電気サージが印加されたときには、バッファＮＭＯＳＦＥＴ回路２１３は動作することがなくバッファＰＭＯＳＦＥＴ２０８による静電気サージ保護動作には直接関与していない。このため、本実施形態２では、図５の主な構成を見易くするために、バッファＮＭＯＳＦＥＴ回路２１３の詳細な構成については省略してある。

ＮＭＯＳＦＥＴ２０１は、静電気サージを検出するための検出器として機能するものである。ＮＭＯＳＦＥＴ２０１のゲート端子はＶSS端子２１２に接続し、ソース端子はＩ／Ｏ端子２１１に接続し、基板端子はＶSS端子２１２に接続している。

また、ＶDD端子２１０とＶSS端子２１２間には、整流素子としてのダイオード直列回路２０９が接続している。ダイオード直列回路２０９は、Ｎ個（Ｎは正の整数）のダイオードを直列に接続して構成されている。

なお、ＶDD端子２１０，Ｉ／Ｏ端子２１１，ＶSS端子２１２、バッファＮＭＯＳＦＥＴ２０７，バッファＰＭＯＳＦＥＴ２０８，ＧＧＮＭＯＳ２１９，ＳＧＰＭＯＳ２２０及びダイオード直列回路２０９は、図１とは符号を変えてあるが、図１のＶDD端子１１０，Ｉ／Ｏ端子１１１，ＶSS端子１１２、バッファＮＭＯＳＦＥＴ１０７，バッファＰＭＯＳＦＥＴ１０８，ＧＧＮＭＯＳ１１９，ＳＧＰＭＯＳ１２０及びダイオード直列回路１０９と共用（兼用）することができる。

ＮＭＯＳＦＥＴ２０１，ＰＭＯＳＦＥＴ２０２，ＰＭＯＳＦＥＴ２０３及びＮＭＯＳＦＥＴ２０４は増幅器を構成している。ＰＭＯＳＦＥＴ２０２のドレイン端子はそのゲート端子に接続し、ソース端子と基板端子はＶDD端子２１０に接続している。ＰＭＯＳＦＥＴ２０３のゲート端子はＰＭＯＳＦＥＴ２０２のゲート端子及びドレイン端子に接続し、ソース端子及び基板端子はＶDD端子２１０に接続している。ＮＭＯＳＦＥＴ２０４のゲート端子はＶDD端子２１０に接続し、ドレイン端子はＰＭＯＳＦＥＴ２０３のドレイン端子に接続し、ソース端子及び基板端子はＶSS端子２１２に接続している。

ＮＯＲ回路２０５及びインバータ回路２０６は、通常動作時はディジタル信号の高低レベルによってバッファＰＭＯＳＦＥＴ２０８のゲート端子２１８の電位を制御するプリバッファ回路として機能し、静電気サージ印加時はバッファＰＭＯＳＦＥＴ２０８のゲート電位を制御する制御器として機能する。ＮＯＲ回路２０５の一方の入力端は前記ＰＭＯＳＦＥＴ２０３のドレイン端子に接続し、もう一方の入力端は内部回路（図１の符号２００）に接続された信号端子２１５に接続し、ＮＯＲ回路２０５の出力端はインバータ回路２０６の入力端に接続している。インバータ回路２０６の出力端はバッファＰＭＯＳＦＥＴ２０８のゲート端子に接続している。

更に、前記バッファＮＭＯＳＦＥＴ２０７のドレイン・ソース間に並列に、ＧＧＮＭＯＳとしてのＮＭＯＳＦＥＴ２１９が接続している。ＮＭＯＳＦＥＴ２１９のドレイン端子はＩ／Ｏ端子２１１に、ゲート端子，ソース端子及び基板端子はＶＳＳ端子２１２に接続している。また、前記バッファＰＭＯＳＦＥＴ２０８のソース・ドレイン間に並列に、ＳＧＰＭＯＳとしてのＰＭＯＳＦＥＴ２２０が接続している。ＰＭＯＳＦＥＴ２２０のドレイン端子はＩ／Ｏ端子２１１に、ゲート端子，ソース端子及び基板端子はＶDD端子２１０に接続している。

次に、図５の静電保護回路の動作を説明する。
ます、静電気サージが印加された時の動作を説明する。
半導体装置がシステムに組み込まれる以前の半導体装置の搬送時などにおいては、ＶDD端子２１０及びＶSS端子２１２にはそれぞれ高レベルの電源電圧，低レベルの電源電圧が供給されておらず、I／O端子２１１にはディジタル信号が出力されていない状態にある。

このような無電源状態で、ＶDD端子２１０を基準電位とし、Ｉ／Ｏ端子２１１に負の静電気サージが印加されたときに、バッファＮＭＯＳＦＥＴ２０７に寄生するドレインをカソード側とするＰＮ接合ダイオード（非記載）とＮ個のダイオードからなるダイオード直列回路２０９とで形成された、ＶDD端子２１０とＩ／Ｏ端子２１１間の（Ｎ＋１）個のダイオードからなるダイオード直列回路が、静電気サージの電位に基づいてバイアスされる。Ｉ／Ｏ端子２１１の電位をＶｉｏとし、ＶDD端子２１０の電位をＶVDD、ＶSS端子２１２の電位をＶVSSとすると、相対的な電位の大小関係は、ＶVDD＞ＶVSS＞Ｖｉｏとなる。ダイオード直列回路２０９の段数をＮ段とすると、ＶSS端子２１２の電圧ＶVSSは、
ＶVSS＝Ｖｉｏ×Ｎ／（Ｎ＋１）
となる。したがって、検出器としてのＮＭＯＳＦＥＴ２０１のゲート・ソース間電圧Ｖｇｓに電位差が生じる。負の静電気サージによってＮＭＯＳＦＥＴ２０１のＶｇｓが閾値電圧を超えるまでＶｉｏが降圧されると、ＮＭＯＳＦＥＴ２０１はターンオンする。このターンオンによって、静電気サージの印加が検出されたことになる。

増幅器を形成するＮＭＯＳＦＥＴ２０１，ＰＭＯＳＦＥＴ２０２，ＰＭＯＳＦＥＴ２０３及びＮＭＯＳＦＥＴ２０５は、ＮＭＯＳＦＥＴ２０１がオンすることによってそのソース電位がＰＭＯＳＦＥＴ２０２，２０３のゲート端子に印加され、ＰＭＯＳＦＥＴ２０３がオンし、ノード２１４の電位を上昇させ、ＶDD端子の電位即ち高レベル電位（ハイレベル）とする。その結果、ＮＯＲ回路２０５及びインバータ回路２０６からなる制御器は、バッファＰＭＯＳＦＥＴ２０８のゲート端子２１８の電位をＶDD端子の電位即ち高レベルの電位（ハイレベル）に設定することになる。

バッファＰＭＯＳＦＥＴ２０８のゲート端子が高レベル（ＶDD）に設定されると、バッファＰＭＯＳＦＥＴ２０８はこれと並列接続されているソース・ゲート接続型のＳＧＰＭＯＳＦＥＴ２２０と同じバイアス条件となり、図６に示すようにＰＭＯＳＦＥＴ２０８にはソース領域をエミッタとし、基板領域をベースとし、ドレイン領域をコレクタとするＰＮＰ型の寄生ＢＪＴ２２１が形成され、同時にＰＭＯＳＦＥＴ２２０にはソース領域をエミッタとし、基板領域をベースとし、ドレイン領域をコレクタとするＰＮＰ型の寄生ＢＪＴ２２２が形成される。

このようにＶDD端子２１０を基準電位としＩ／Ｏ端子２１１に高電圧の負の静電気サージが印加されたときにバッファＰＭＯＳＦＥＴ２０８のゲート電位が高レベルの電位に設定されることにより、バッファＰＭＯＳＦＥＴ２０８のゲート端子２１８が制御されてバッファＰＭＯＳＦＥＴ２０８はターンオフ状態とされる。その結果、Ｉ／Ｏ端子２１１から侵入した高電圧の負の静電気サージによって出力回路内に充電（蓄積）され一定以上に降下された電圧がバッファＰＭＯＳＦＥＴ２０８及びＰＭＯＳＦＥＴ２２０の各ドレインに印加されると、バッファＰＭＯＳＦＥＴ２０８のＰＮＰ型の寄生ＢＪＴ２２１（図６参照）がオンし、そのドレイン端子からソース端子を通して静電気サージが放電されると同時に、ＳＧＰＭＯＳを構成するＰＭＯＳＦＥＴ２２０のＰＮＰ型の寄生ＢＪＴ２２２（図６参照）もオンし、そのドレイン端子からソース端子を通して静電気サージが放電される。

このように高圧の静電気サージが入力された場合、上述したようにバッファＰＭＯＳＦＥＴ２０８のゲート電位が高レベルに設定されることによってバッファＰＭＯＳＦＥＴ２０８のＭＯＳＦＥＴ動作としての導通は制限を受けるので、サージ電流の放電はＰＭＯＳＦＥＴ２０８とＰＭＯＳＦＥＴ２２０にそれぞれ形成されている寄生ＢＪＴ２２１,２２２を通してほぼ２分されて流れ、出力バッファを構成するバッファＰＭＯＳＦＥＴ２０８への電流集中を防ぎ、バッファＰＭＯＳＦＥＴ２０８を破壊に導く虞をなくすことができる。

次に、通常動作時の動作について説明する。
通常動作時は、ＶDD端子２１０には高レベルの電源電圧が供給され、ＶSS端子２１２には低レベルの電源電圧が供給されており、Ｉ／Ｏ端子２１１には高レベル，低レベルの２値レベルのディジタル信号が出力されている。ＮＭＯＳＦＥＴ２０１のゲート端子には低レベルの電位が供給され、またソース端子はＩ／Ｏ端子２１１に接続しているため高レベル，低レベルの２値電圧が出力される。従って、通常動作時はＮＭＯＳＦＥＴ２０１はターンオンすることがない。その結果、ＮＭＯＳＦＥＴ２０４のオンに基因してノード２１４は低レベルの電位（ローレベル）に固定される。ＮＯＲ回路２０５，インバータ回路２０６からなるプリバッファ回路は内部回路（図１の符号２００）に接続された信号端子２１５のディジタル信号の高低レベルによってバッファＰＭＯＳＦＥＴ２０８のゲート端子２１８の電位を制御するように動作する。つまり、通常動作時はノード２１４は低レベルに設定されており、信号端子２１５，１１５のロジック（高レベル，低レベル）だけでバッファＰＭＯＳＦＥＴ２０８のゲート端子２１８の信号レベルが決まる。

なお、図５に示す信号端子２１５と、図２に示す信号端子１１５には、同じ内部回路（図１の符号２００）から同じディジタル信号出力が供給されている。通常動作時は、信号端子２１５又は１１５が低レベルでバッファＰＭＯＳＦＥＴ２０８がオンしたときは、バッファＮＭＯＳＦＥＴ２０７はオフし、Ｉ／Ｏ端子２１１からは高レベルが出力される。また、信号端子１１５又は２１５が高レベルでバッファＰＭＯＳＦＥＴ２０８がオフしたときは、バッファＮＭＯＳＦＥＴ２０７はオンし、Ｉ／Ｏ端子２１１からは低レベルが出力される。

また、通常動作時は、ノード２１６は高レベルの電位ＶDDに固定されるが、ノイズなどの影響によってノード２１６が降圧された場合にはＰＭＯＳＦＥＴ２０２がオン動作してノード２１６の電位を上昇させ、ＰＭＯＳＦＥＴ２０３をオフに固定する。そのため、ノード２１４は低レベルの電位を維持するので、誤動作の虞はない。

図５に示した回路のシミュレーション結果は省略するが図４に示したのと同様に、バッファＰＭＯＳＦＥＴ２０８のゲート電位の制御が可能である。ただし、ＶDD端子２１０が基準電位でＩ／Ｏ端子２１１に負の静電気サージが印加され、Ｖｉｏの電位が降下した場合に、バッファＰＭＯＳＦＥＴ２０８のゲート端子２１８の電位はＶDD端子の電位即ち高レベルの電位（ハイレベル）に設定される。

図示しないが、ノード２１６に対するノイズの影響をより低減するために、ノード２１６とＶDD端子２１０間に抵抗を挿入しても良い。またその抵抗は、ゲート端子をＶSS端子２１２に接続し、ソース端子と基板端子をＶDD端子２１０に接続し、ドレイン端子をノード２１６に接続したＰＭＯＳＦＥＴからなる能動抵抗（Active resistor）で形成しても良い。

以上述べた図５の第２の実施形態では、ＶDD端子２１０を基準電位とし、Ｉ／Ｏ端子２１１に負の静電気サージが印加された場合について説明したが、図５の第２の実施形態は、Ｉ／Ｏ端子２１１を基準電位とし、ＶDD端子２１０に正の静電気サージが印加された場合についても適用することができる。この場合にも、Ｉ／Ｏ端子２１１の電位をＶｉｏとし、ＶDD端子２１０の電位をＶVDD、ＶSS端子２１２の電位をＶVSSとすると、電位の大小関係は、ＶVDD＞ＶVSS＞Ｖｉｏとなり、前述したのと同様にバッファＰＭＯＳＦＥＴ２０８のゲート端子の電位を高レベルの電位（ハイレベル）に設定することができ、バッファＰＭＯＳＦＥＴ２０８はターンオフされ、バッファＰＭＯＳＦＥＴ２０８に静電気サージの電流が集中して流れるのを防ぐことができる。

尚、図２の第１の実施形態の静電保護回路は、(1)ＶSS端子を基準電位とし、Ｉ／Ｏ端子に正の静電気サージが印加されたとき、(2)Ｉ／Ｏ端子を基準電位とし、ＶSS端子に負の静電気サージが印加されたとき、の２つの静電気サージモードに対応してバッファＭＯＳＦＥＴを保護し得る構成となっている。また、図５の第２の実施形態の静電保護回路は、(3)ＶDD端子を基準電位とし、Ｉ／Ｏ端子に負の静電気サージが印加されたとき、(4)Ｉ／Ｏ端子を基準電位とし、ＶDD端子に正の静電気サージが印加されたとき、の２つの静電気サージモードに対応してバッファＭＯＳＦＥＴを保護し得る構成となっている。従って、図２の静電保護回路と図５の静電保護回路を一体に構成することにより、上記(1)〜(4)の４つの静電気サージモードに対応してバッファＭＯＳＦＥＴを保護し得る構成とすることができる。

［第３の実施形態］
図７は本発明の第３の実施形態の静電保護回路を示す回路図である。
図７の第３の実施形態における符号４００〜４２０はそれぞれ、図２の第１の実施形態における符号１００〜１２０に対応している。

図７に示す静電保護回路４００は、出力回路４００Ａ-1を構成する出力バッファとしてバッファＮＭＯＳＦＥＴ４０７及びバッファＰＭＯＳＦＥＴ４０８を備え、その他の回路素子（ＶDD端子４１０，Ｉ／Ｏ端子４１１，ＶSS端子４１２，ＰＭＯＳＦＥＴ４０１，４０４，ＮＭＯＳＦＥＴ４０２，４０３，ＮＡＮＤ回路４０５，インバータ回路４０６，ダイオード直列回路４０９，バッファＮＭＯＳＦＥＴ制御回路４１３，ＧＧＮＭＯＳ４１９，ＳＧＰＭＯＳ４２０）と共に、静電気サージに対する静電保護機能を実現している。

図７の第３の実施形態と図２の第１の実施形態との構成上の違いは、以下の通りである。すなわち、図２ではＮＭＯＳＦＥＴ１０３のドレイン端子（換言すればＰＭＯＳＦＥＴ１０４のドレイン端子）とバッファＮＭＯＳＦＥＴ１０７のゲート端子との間に、ＮＡＮＤ回路１０５及びインバータ回路１０６を介在させてあるが、図７ではＮＭＯＳＦＥＴ４０３のドレイン端子（換言すればＰＭＯＳＦＥＴ４０４のドレイン端子）とバッファＮＭＯＳＦＥＴ４０７のゲート端子との間に、ＮＡＮＤ回路４０５のみを介在させた構成としてある。また、図２ではＮＭＯＳＦＥＴ１０３のドレイン端子（換言すればＰＭＯＳＦＥＴ１０４のドレイン端子）とＮＭＯＳＦＥＴ１１９のゲート端子との間に、何も接続するものがなかったが、図７ではＮＭＯＳＦＥＴ４０３のドレイン端子（換言すればＰＭＯＳＦＥＴ４０４のドレイン端子）とＮＭＯＳＦＥＴ４１９のゲート端子との間に、インバータ回路４０６を介在させた構成としてある。Ｉ／Ｏ端子４１１とＶSS端子４１２間のバッファＮＭＯＳＦＥＴ４０７に並列に接続されたＮＭＯＳＦＥＴ４１９は、静電気サージ入力時にＭＯＳＦＥＴの動作としてターンオンして静電気サージを放電させる機能を有する。

バッファＰＭＯＳＦＥＴ制御回路４１３は、図８に示すＮＭＯＳＦＥＴ５０１，ＰＭＯＳＦＥＴ５０２，ＰＭＯＳＦＥＴ５０３，ＮＭＯＳＦＥＴ５０４，ＮＯＲ回路５０５及びインバータ回路５０６で構成され、その機能については図２の第１の実施形態のバッファＰＭＯＳＦＥＴ制御回路１１３と同様である。なお、ＶDD端子４１０やＶSS端子４１２に電源電圧が印加されていない状態で、ＶSS端子４１２を基準電位とし、Ｉ／Ｏ端子４１１に正の静電気サージが印加されたときには、バッファＰＭＯＳＦＥＴ回路４１３は動作することがなくバッファＮＭＯＳＦＥＴ４０７による静電気サージ保護動作には直接関与していない。このため、本実施形態３では、図７の主な構成を見易くするために、バッファＰＭＯＳＦＥＴ回路４１３の詳細な構成については省略してある。

なお、ＶDD端子４１０，Ｉ／Ｏ端子４１１，ＶSS端子４１２、バッファＮＭＯＳＦＥＴ４０７，バッファＰＭＯＳＦＥＴ４０８，ＧＧＮＭＯＳ４１９，ＳＧＰＭＯＳ４２０及びダイオード直列回路４０９は、図８とは符号を変えてあるが、図８のＶDD端子５１０，Ｉ／Ｏ端子５１１，ＶSS端子５１２、バッファＮＭＯＳＦＥＴ５０７，バッファＰＭＯＳＦＥＴ５０８，ＧＧＮＭＯＳ５１９，ＳＧＰＭＯＳ５２０及びダイオード直列回路５０９と共用（兼用）することができる。

次に、図７の第３の実施形態の動作を、図２の第１の実施形態の動作と対比して説明する。
図２の第１の実施形態は、ＶSS端子１１２を基準電位とし、Ｉ／Ｏ端子１１１に正の静電気サージが印加されたときに、バッファＮＭＯＳＦＥＴ１０７のゲート電位を低レベルの電位（ローレベルＶSS）に設定し、バッファＮＭＯＳＦＥＴ１０７をＭＯＳＦＥＴの動作としてターンオフさせて、バッファＮＭＯＳＦＥＴ１０７にサージ電流が集中して破壊に至るのを防止するものである。

これに対し、図７の第３の実施形態に示す回路は、ＶSS端子４１２を基準電位とし、Ｉ／Ｏ端子４１１に正の静電気サージが印加されたときに、バッファＮＭＯＳＦＥＴ４０７のゲート電位を高レベルの電位（ＶDD）に設定し、また、Ｉ／Ｏ端子４１１の電位の制御には用いず、静電気サージの放電のみを目的とするＮＭＯＳＦＥＴ４１９のゲート電位を同時に高レベルの電位（ＶDD）に設定することで、バッファＮＭＯＳＦＥＴ４０７及びＮＭＯＳＦＥＴ４１９をＭＯＳＦＥＴの動作として同時にターンオンさせ、サージ電流を２つのＮＭＯＳＦＥＴ４０７，４１９でほぼ同等に分配して放電することが可能となり、バッファＮＭＯＳＦＥＴ４０７にサージ電流が集中して破壊に至るのを防止することが可能となる。Ｉ／Ｏ端子４１１から正の静電気サージが入力しその充電によって２つのＮＭＯＳＦＥＴ４０７，４１９の各ドレイン電圧が昇圧されると、図３で説明したのと同様に、各ＮＭＯＳＦＥＴの寄生ＢＪＴ（図３の符号１２１，１２２に相当）がオンして、サージ電流の放電に寄与することになる。なお、２つのＮＭＯＳＦＥＴ４０７，４１９がそれぞれのゲート端子に高レベルの電位（ハイレベル）を与えられてＭＯＳＦＥＴの動作としてターンオンする際の閾値は、２つのＮＭＯＳＦＥＴ４０７，４１９のそれぞれの寄生ＢＪＴがオンする際の閾値より低いので、まず、２つのＮＭＯＳＦＥＴ４０７，４１９がＭＯＳＦＥＴの動作としてターンオンした後に、正の静電気サージによって充電される電圧が上昇するに伴って２つのＮＭＯＳＦＥＴ４０７，４１９のそれぞれの寄生ＢＪＴがオンすることになる。
詳細な回路の動作は、第１の実施形態の説明から容易に推測可能であるため、省略する。

以上述べた図７の第３の実施形態では、ＶSS端子４１２を基準電位とし、Ｉ／Ｏ端子４１１に正の静電気サージが印加された場合について説明したが、図７の第３の実施形態は、Ｉ／Ｏ端子４１１を基準電位とし、ＶSS端子４１２に負の静電気サージが印加された場合についても適用することができる。この場合にも、Ｉ／Ｏ端子４１１の電位をＶｉｏとし、ＶDD端子４１０の電位をＶVDD、ＶSS端子４１２の電位をＶVSSとすると、電位の大小関係は、Ｖｉｏ＞ＶVDD＞ＶVSSとなり、前述したのと同様にバッファＮＭＯＳＦＥＴ４０７，静電気サージ放電用ＮＭＯＳＦＥＴ４１９のゲート端子４１７，４１８の電位を高レベルの電位（ハイレベル）に設定することができ、バッファＮＭＯＳＦＥＴ４０７，静電気サージ放電用４１９は共にターンオンされ、静電気サージの電流が２分して流れ、出力バッファであるバッファＮＭＯＳＦＥＴ４０７に静電気サージの電流が集中して流れ破壊されるのを防ぐことができる。

［第４の実施形態］
図８は本発明の第４の実施形態の静電保護回路を示す回路図である。
図８の第４の実施形態における符号５００〜５２０はそれぞれ、図５の第２の実施形態における符号２００〜２２０に対応している。

図８に示す静電保護回路５００は、出力回路５００Ａ-1を構成する出力バッファとしてバッファＮＭＯＳＦＥＴ５０７及びバッファＰＭＯＳＦＥＴ５０８を備え、その他の回路素子（ＶDD端子５１０，Ｉ／Ｏ端子５１１，ＶSS端子５１２，ＮＭＯＳＦＥＴ５０１，５０４，ＰＭＯＳＦＥＴ５０２，５０３，ＮＯＲ回路５０５，インバータ回路５０６，ダイオード直列回路５０９，バッファＮＭＯＳＦＥＴ制御回路５１３，ＧＧＮＭＯＳ５１９，ＳＧＰＭＯＳ５２０）と共に、静電気サージに対する静電保護機能を実現している。

図８の第４の実施形態と図５の第２の実施形態との構成上の違いは、以下の通りである。すなわち、図５ではＰＭＯＳＦＥＴ２０３のドレイン端子（換言すればＮＭＯＳＦＥＴ２０４のドレイン端子）とバッファＰＭＯＳＦＥＴ２０８のゲート端子との間に、ＮＯＲ回路２０５及びインバータ回路２０６を介在させてあるが、図８ではＰＭＯＳＦＥＴ５０３のドレイン端子（換言すればＮＭＯＳＦＥＴ５０４のドレイン端子）とバッファＰＭＯＳＦＥＴ５０８のゲート端子との間に、ＮＯＲ回路５０５のみを介在させた構成としてある。また、図５ではＰＭＯＳＦＥＴ２０３のドレイン端子（換言すればＮＭＯＳＦＥＴ２０４のドレイン端子）とＰＭＯＳＦＥＴ２１９のゲート端子との間に、何も接続するものがなかったが、図８ではＰＭＯＳＦＥＴ５０３のドレイン端子（換言すればＮＭＯＳＦＥＴ５０４のドレイン端子）とＰＭＯＳＦＥＴ５２０のゲート端子との間に、インバータ回路５０６を介在させた構成としてある。ＶDD端子５１０とＩ／Ｏ端子５１１との間のバッファＰＭＯＳＦＥＴ５０８に並列に接続されたＰＭＯＳＦＥＴ５２０は、静電気サージ入力時にＭＯＳＦＥＴの動作としてターンオンして静電気サージを放電させる機能を有する。

バッファＮＭＯＳＦＥＴ制御回路５１３は、図７に示すＰＭＯＳＦＥＴ４０１，ＮＭＯＳＦＥＴ４０２，ＮＭＯＳＦＥＴ４０３，ＰＭＯＳＦＥＴ４０４，ＮＡＮＤ回路４０５及びインバータ回路４０６で構成され、その機能については図５の第２の実施形態のバッファＮＭＯＳＦＥＴ制御回路２１３と同様である。なお、ＶDD端子５１０やＶSS端子５１２に電源電圧が印加されていない状態で、ＶDD端子５１０を基準電位とし、Ｉ／Ｏ端子５１１に負の静電気サージが印加されたときには、バッファＮＭＯＳＦＥＴ回路５１３は動作することがなくバッファＰＭＯＳＦＥＴ５０８による静電気サージ保護動作には直接関与していない。このため、本実施形態４では、図８の主な構成を見易くするために、バッファＮＭＯＳＦＥＴ回路５１３の詳細な構成については省略してある。

なお、ＶDD端子５１０，Ｉ／Ｏ端子５１１，ＶSS端子５１２、バッファＮＭＯＳＦＥＴ５０７，バッファＰＭＯＳＦＥＴ５０８，ＧＧＮＭＯＳ５１９，ＳＧＰＭＯＳ５２０及びダイオード直列回路５０９は、図７とは符号を変えてあるが、図７のＶDD端子４１０，Ｉ／Ｏ端子４１１，ＶSS端子４１２、バッファＮＭＯＳＦＥＴ４０７，バッファＰＭＯＳＦＥＴ４０８，ＧＧＮＭＯＳ４１９，ＳＧＰＭＯＳ４２０及びダイオード直列回路４０９と共用（兼用）することができる。

次に、図８の第４の実施形態の動作を、図５の第２の実施形態の動作と対比して説明する。
図５の第２の実施形態２は、ＶDD端子２１０を基準電位とし、Ｉ／Ｏ端子２１１に負の静電気サージが印加されたときに、バッファＰＭＯＳＦＥＴ２０８のゲート電位を高レベルの電位（ＶDD）に設定し、バッファＰＭＯＳＦＥＴ２０８をＭＯＳＦＥＴの動作としてターンオフさせて、バッファＰＭＯＳＦＥＴ２０８にサージ電流が集中して破壊に至るのを防止するものである。

これに対し、図８の第４の実施形態に示す回路は、ＶDD端子５１０を基準電位とし、Ｉ／Ｏ端子５１１に負の静電気サージが印加されたときに、バッファＰＭＯＳＦＥＴ５０８のゲート電位を低レベルの電位（ＶSS）に設定し、また、Ｉ／Ｏ端子５１１の電位の制御には用いず、静電気サージの放電のみを目的とするＰＭＯＳＦＥＴ５２０のゲート電位を同時に低レベルの電位（ＶSS）に設定することで、バッファＰＭＯＳＦＥＴ５０８及びＰＭＯＳＦＥＴ５２０をＭＯＳＦＥＴの動作として同時にターンオンさせ、サージ電流を２つのＰＭＯＳＦＥＴ５０８，５２０でほぼ同等に分配して放電することが可能となり、バッファＰＭＯＳＦＥＴ５０８にサージ電流が集中して破壊に至るのを防止することが可能となる。そして、Ｉ／Ｏ端子５１１から正の静電気サージが入力しその充電によって２つのＰＭＯＳＦＥＴ５０８，５２０の各ドレイン電圧が昇圧されると、図６で説明したのと同様に、各ＰＭＯＳＦＥＴの寄生ＢＪＴ（図６の符号２２１，２２２に相当）がオンして、サージ電流の放電に寄与することになる。なお、２つのＰＭＯＳＦＥＴ５０８，５２０がそれぞれのゲート端子に低レベルの電位（ローレベル）を与えられてＭＯＳＦＥＴの動作としてターンオンする際の閾値は、２つのＰＭＯＳＦＥＴ５０８，５２０のそれぞれの寄生ＢＪＴがオンする際の閾値より高いので、まず、２つのＰＭＯＳＦＥＴ５０８，５２０がＭＯＳＦＥＴの動作としてターンオンした後に、負の静電気サージによって充電される電圧が降下するに伴って２つのＰＭＯＳＦＥＴ５０８，５２０のそれぞれの寄生ＢＪＴがオンすることになる。
詳細な回路の動作は、第２の実施形態の説明から容易に推測可能であるため、省略する。

以上述べた図８の第４の実施形態では、ＶDD端子５１０を基準電位とし、Ｉ／Ｏ端子５１１に負の静電気サージが印加された場合について説明したが、図８の第４の実施形態は、Ｉ／Ｏ端子５１１を基準電位とし、ＶDD端子５１０に正の静電気サージが印加された場合についても適用することができる。この場合にも、Ｉ／Ｏ端子５１１の電位をＶｉｏとし、ＶDD端子５１０の電位をＶVDD、ＶSS端子５１２の電位をＶVSSとすると、電位の大小関係は、ＶVDD＞ＶVSS＞Ｖｉｏとなり、前述したのと同様にバッファＰＭＯＳＦＥＴ５０８，静電気サージ放電用ＮＭＯＳＦＥ５２０のゲート端子５１７，５１８の電位を低レベルの電位（ローレベル）に設定することができ、バッファＰＭＯＳＦＥＴ５０８，静電気サージ放電用ＮＭＯＳＦＥ５２０は共にターンオフされ、出力バッファであるバッファＰＭＯＳＦＥＴ５０８に静電気サージの電流が集中して流れ破壊されるのを防ぐことができる。

尚、図７の第３の実施形態の静電保護回路は、(1)ＶSS端子を基準電位とし、Ｉ／Ｏ端子に正の静電気サージが印加されたとき、(2)Ｉ／Ｏ端子を基準電位とし、ＶSS端子に負の静電気サージが印加されたとき、の２つの静電気サージモードに対応してバッファＭＯＳＦＥＴを保護し得る構成となっている。また、図８の第４の実施形態の静電保護回路は、(3)ＶDD端子を基準電位とし、Ｉ／Ｏ端子に負の静電気サージが印加されたとき、(4)Ｉ／Ｏ端子を基準電位とし、ＶDD端子に正の静電気サージが印加されたとき、の２つの静電気サージモードに対応してバッファＭＯＳＦＥＴを保護し得る構成となっている。従って、図７の静電保護回路と図８の静電保護回路を一体に構成することにより、上記(1)〜(4)の４つの静電気サージモードに対応してバッファＭＯＳＦＥＴを保護し得る構成とすることができる。

本発明の実施形態に係る、静電保護回路を有する半導体装置の構成を概略的に示すブロック図。 本発明の第１の実施形態の静電保護回路を示す回路図。 図２における、静電気サージを放電するための寄生バイポーラトランジスタを示す図。 図２における、Ｉ／Ｏ端子に正の静電気サージが入力した時の各ノード電圧のＩ／Ｏ端子電位（Ｖｉｏ）依存性を示すグラフ。 本発明の第２の実施形態の静電保護回路を示す回路図。 図２における、静電気サージを放電するための寄生バイポーラトランジスタを示す図。 本発明の第３の実施形態の静電保護回路を示す回路図。 本発明の第４の実施形態の静電保護回路を示す回路図。

符号の説明

１００…静電保護回路
１１０，２１０，４１０，５１０…ＶDD端子（第１の電源端子）
１１１，２１１，４１１，５１１…Ｉ／Ｏ端子（入出力端子）
１１２，２１２，４１２，５１２…ＶSS端子（第２の電源端子）
１０１，４０１…ＰＭＯＳＦＥＴ（検出器）
２０１，５０1…ＮＭＯＳＦＥＴ（検出器）
１０４，２０２，２０３，４０４，５０２，５０３…ＰＭＯＳＦＥＴ
１０２，１０３，２０４，４０２，４０３，５０４…ＮＭＯＳＦＥＴ
１０５，４０５…ＮＡＮＤ回路（制御器）
１０６，２０６，４０６，５０６…インバータ回路（制御器）
１０７，２０７，４０７，５０７…バッファＮＭＯＳＦＥＴ
１０８，２０８，４０８，５０８…バッファＰＭＯＳＦＥＴ
１０９，２０９，４０９，５０９…ダイオード直列回路（整流素子）
２０５，５０５…ＮＯＲ回路（制御器）
１１９，２１９…ＧＧＮＭＯＳ（ゲート接地型ＮＭＯＳＦＥＴ）
１２０，２２０…ＳＧＰＭＯＳ（ゲート・ソース接続型ＰＭＯＳＦＥＴ）
４１９，５１９…静電気サージ放電用ＮＭＯＳＦＥＴ
４２０，５２０…静電気サージ放電用ＰＭＯＳＦＥＴ

Claims (5)

1. 第１の電源端子と、
   第２の電源端子と、
   外部接続用の入出力端子と、
   前記入出力端子の電位を前記第１の電源端子の電位にプルアップするためのバッファ用Ｐ型ＭＯＳＦＥＴと、
   前記入出力端子の電位を前記第２の電源端子の電位にプルダウンするためのバッファ用Ｎ型ＭＯＳＦＥＴと、
   アノード端子を前記第１の電源端子に、カソード端子を前記第２の電源端子に接続した整流素子と、
   前記入出力端子と前記第１の電源端子間または前記入出力端子と前記第２の電源端子間の電位を比較し、前記入出力端子への静電気サージの流入を検出する検出器と、
   前記検出器が前記静電気サージの流入を検出したときに、前記バッファ用Ｎ型ＭＯＳＦＥＴまたは前記バッファ用Ｐ型ＭＯＳＦＥＴの一方のゲート電位を制御し、前記バッファ用Ｎ型ＭＯＳＦＥＴまたは前記バッファ用Ｐ型ＭＯＳＦＥＴの一方をターンオフする制御器と、
   を具備したことを特徴とする静電保護回路。
2. 第１の電源端子と、
   第２の電源端子と、
   外部接続用の入出力端子と、
   前記入出力端子の電位を前記第１の電源端子の電位にプルアップするためのバッファ用Ｐ型ＭＯＳＦＥＴと、
   前記入出力端子の電位を前記第２の電源端子の電位にプルダウンするためのバッファ用Ｎ型ＭＯＳＦＥＴと、
   アノード端子を前記第１の電源端子に、カソード端子を前記第２の電源端子に接続した整流素子と、
   前記入出力端子と前記第１の電源端子間の電位を比較し、前記入出力端子への静電気サージの流入を検出する検出器と、
   前記検出器の比較の結果、前記入出力端子の電位の方が高い場合に、前記バッファ用Ｎ型ＭＯＳＦＥＴのゲート電位を低レベルの電位に制御し、前記バッファ用Ｎ型ＭＯＳＦＥＴをターンオフする制御器と、
   を具備したことを特徴とする静電保護回路。
3. 第１の電源端子と、
   第２の電源端子と、
   外部接続用の入出力端子と、
   前記入出力端子の電位を前記第１の電源端子の電位にプルアップするためのバッファ用Ｐ型ＭＯＳＦＥＴと、
   前記入出力端子の電位を前記第２の電源端子の電位にプルダウンするためのバッファ用Ｎ型ＭＯＳＦＥＴと、
   アノード端子を前記第１の電源端子に、カソード端子を前記第２の電源端子に接続した整流素子と、
   前記入出力端子と前記第２の電源端子間の電位を比較し、前記入出力端子への静電気サージの流入を検出する検出器と、
   前記検出器の比較の結果、前記第２の電源端子の電位の方が高い場合に、前記バッファ用Ｐ型ＭＯＳＦＥＴのゲート電位を高レベルの電位に制御し、前記バッファ用Ｐ型ＭＯＳＦＥＴをターンオフする制御器と、
   を具備したことを特徴とする静電保護回路。
4. 第１の電源端子と、
   第２の電源端子と、
   外部接続用の入出力端子と、
   前記入出力端子の電位を前記第１の電源端子の電位にプルアップするための第１のバッファ用Ｐ型ＭＯＳＦＥＴと、
   前記入出力端子の電位を前記第２の電源端子の電位にプルダウンするための第１のバッファ用Ｎ型ＭＯＳＦＥＴと、
   前記第１の電源端子と前記入出力端子間に接続されて、静電気サージを放電するための第２のＰ型ＭＯＳＦＥＴと、
   前記入出力端子と前記第２の電源端子間に接続されて、静電気サージを放電するための第２のＮ型ＭＯＳＦＥＴと、
   アノード端子を前記第１の電源端子に、カソード端子を前記第２の電源端子に接続した整流素子と、
   前記入出力端子と前記第１の電源端子間の電位を比較し、前記入出力端子への静電気サージの流入を検出する検出器と、
   前記検出器の比較の結果、前記入出力端子の電位の方が高い場合に、前記第１のバッファ用Ｎ型ＭＯＳＦＥＴのゲート電位と前記第２のＮ型ＭＯＳＦＥＴのゲート電位とを高レベルの電位に制御し、前記第１のバッファ用Ｎ型ＭＯＳＦＥＴ及び前記２のＮ型ＭＯＳＦＥＴをターンオンする制御器と、
   を具備したことを特徴とする静電保護回路。
5. 第１の電源端子と、
   第２の電源端子と、
   外部接続用の入出力端子と、
   前記入出力端子の電位を前記第１の電源端子の電位にプルアップするための第１のバッファ用Ｐ型ＭＯＳＦＥＴと、
   前記入出力端子の電位を前記第２の電源端子の電位にプルダウンするための第１のバッファ用Ｎ型ＭＯＳＦＥＴと、
   前記第１の電源端子と前記入出力端子間に接続されて、静電気サージを放電するための第２のＰ型ＭＯＳＦＥＴと、
   前記入出力端子と前記第２の電源端子間に接続されて、静電気サージを放電するための第２のＮ型ＭＯＳＦＥＴと、
   アノード端子を前記第１の電源端子に、カソード端子を前記第２の電源端子に接続した整流素子と、
   前記入出力端子と前記第２の電源端子間の電位を比較し、前記入出力端子への静電気サージの流入を検出する検出器と、
   前記検出器の比較の結果、前記第２の電源端子の電位の方が高い場合に、前記前記第１のバッファ用Ｐ型ＭＯＳＦＥＴのゲート電位と前記第２のＰ型ＭＯＳＦＥＴのゲート電位とを低レベルの電位に制御し、前記第１のバッファ用Ｐ型ＭＯＳＦＥＴ及び前記２のＰ型ＭＯＳＦＥＴをターンオンする制御器と、
   を具備したことを特徴とする静電保護回路。

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