JP2020145347A - 半導体装置 - Google Patents
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Abstract
Description
まず、半導体装置の新規な実施形態を説明する前に、これと対比される比較例について簡単に述べておく。
図4は、半導体装置の第1実施形態を示す図である。本実施形態の半導体装置21は、先出の比較例(図1)を基本としつつ、npn型バイポーラトランジスタQ2と、Pチャネル型MOS電界効果トランジスタM4と、抵抗R3と、をさらに有する。
図7は、半導体装置の第2実施形態を示す図である。本実施形態の半導体装置22は、先の第1実施形態(図4)を基本としつつ、寄生素子のオン時に異常保護回路(例えば過熱保護回路TSD)を介してオフ回路OFFを制御する構成とされている。
図8は、半導体装置の第3実施形態(上段:平面レイアウト、下段:等価回路)を示す図である。本実施形態の半導体装置23は、先の第1実施形態(図4)ないしは第2実施形態(図7)を基本としつつ、外部端子T1に接続された静電保護素子(=ツェナダイオードD1)の周囲に、複数のダミー素子(本図ではnpn型バイポーラトランジスタQ2a及びQ2b)を有する構成とされている。
なお、上記実施形態では、LDOレギュレータICへの適用例を挙げたが、適用対象は何らこれに限定されるものではない。このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
101 P型半導体基板
102、103 N型半導体ウェル
104、105、106 N型半導体コンタクト
107 P型半導体ウェル
108 P型半導体コンタクト
200 P型半導体基板
210 素子形成領域
211 N型半導体ウェル
212、213 N型半導体コンタクト
214 P型半導体ウェル
215 P型半導体コンタクト
220 素子形成領域
221 P型ウェル
222 P型半導体コンタクト
223、224 N型半導体領域
230 素子形成領域
231 N型半導体ウェル
232 N型半導体コンタクト
233 P型半導体ウェル
234 P型半導体コンタクト
235 N型半導体領域
AMP オペアンプ(出力駆動部)
D1 ツェナダイオード(静電保護素子、寄生要因素子)
INTa、INTb 内部回路
M1 Pチャネル型MOS電界効果トランジスタ(出力素子)
M2 Nチャネル型MOS電界効果トランジスタ
M4 Pチャネル型MOS電界効果トランジスタ
OCP 過電流保護回路
OFF オフ回路
Q0 npn型バイポーラトランジスタ(寄生素子)
Q2、Q2a、Q2b npn型バイポーラトランジスタ(ダミー素子)
Q3、Q3a、Q3b npn型バイポーラトランジスタ(寄生素子)
R1、R2、R3 抵抗
T1 外部端子
TSD 過熱保護回路
Claims (10)
- 外部端子と、
出力素子と、
前記外部端子に接続された第1半導体領域と、
内部回路を形成する第2半導体領域と、
前記第2半導体領域よりも前記第1半導体領域の近くに形成された第3半導体領域と、
前記第1半導体領域と前記第3半導体領域との間に付随する寄生素子がオンしたときに前記出力素子を強制的にオフするオフ回路と、
を有することを特徴とする半導体装置。 - 前記寄生素子は、P型の半導体基板をベースとし、N型の前記第1半導体領域をエミッタとし、N型の前記第3半導体領域をコレクタとするnpn型トランジスタであることを特徴とする請求項1に記載の半導体装置。
- 前記オフ回路は、前記寄生素子がオンしたときに前記出力素子のゲート・ソース間を短絡するスイッチ素子を含むことを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記スイッチ素子は、ソースが前記出力素子のソースに接続されてドレインが前記出力素子のゲートに接続されたPチャネル型トランジスタであることを特徴とする請求項3に記載の半導体装置。
- 前記オフ回路は、前記スイッチ素子のゲート・ソース間に接続された抵抗をさらに含むことを特徴とする請求項3または請求項4に記載の半導体装置。
- 前記スイッチ素子のゲートは、前記第3半導体領域に接続されていることを特徴とする請求項3〜請求項5のいずれか一項に記載の半導体装置。
- 自らが監視対象の異常を検出したときだけでなく前記寄生素子がオンしたときにも前記オフ回路を介して前記出力素子を強制的にオフする異常保護回路をさらに有することを特徴とする請求項1〜請求項5のいずれか一項に記載の半導体装置。
- 前記異常保護回路は、過電流保護回路、過熱保護回路、または、過電圧保護回路であることを特徴とする請求項7に記載の半導体装置。
- 前記第1半導体領域は、前記外部端子と基準電位端との間に接続された静電保護素子を形成することを特徴とする請求項1〜請求項8のいずれか一項に記載の半導体装置。
- 前記外部端子に現れる出力電圧またはこれに応じた帰還電圧と所定の参照電圧とが一致するように、入力電圧の入力端と前記外部端子との間に接続された前記出力素子を駆動する出力駆動部をさらに有することを特徴とする請求項1〜請求項9のいずれか一項に記載の半導体装置。
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