JP7222756B2 - 半導体装置 - Google Patents

Description

本明細書中に開示されている発明は、半導体装置に関する。

従来、半導体装置の動作中において、装置外部からの電流印加、ないしは、コイルまたは配線等のインダクタンス成分などが原因となり、半導体装置の外部端子に負電圧を生じることがある。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１５－２９２５１号公報

半導体装置の外部端子に負電圧が発生すると、装置内部の寄生素子が動作することがある。この寄生素子は、本来の回路動作には組み込まれていない素子である。そのため、本来の回路動作とは異なる想定外の誤動作を引き起こす原因となり、延いては、半導体装置を搭載したセットの誤動作や破壊に繋がるおそれがあった。

なお、寄生素子が装置内部のどこに形成されるかを予測することは難しく、チップレイアウトや回路を工夫しても、寄生素子の形成自体をなくすことは決して容易でない。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、寄生素子による誤動作を防ぐことのできる半導体装置を提供することを目的とする。

例えば、本明細書中に開示されている半導体装置は、外部端子と、出力素子と、前記外部端子に接続された第１半導体領域と、内部回路を形成する第２半導体領域と、前記第２半導体領域よりも前記第１半導体領域の近くに形成された第３半導体領域と、前記第１半導体領域と前記第３半導体領域との間に付随する寄生素子がオンしたときに前記出力素子を強制的にオフするオフ回路と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体装置において、前記寄生素子は、Ｐ型の半導体基板をベースとし、Ｎ型の前記第１半導体領域をエミッタとし、Ｎ型の前記第３半導体領域をコレクタとするｎｐｎ型トランジスタである構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る半導体装置において、前記オフ回路は、前記寄生素子がオンしたときに前記出力素子のゲート・ソース間を短絡するスイッチ素子を含む構成（第３の構成）にするとよい。

また、上記第３の構成から成る半導体装置において、前記スイッチ素子は、ソースが前記出力素子のソースに接続されてドレインが前記出力素子のゲートに接続されたＰチャネル型トランジスタである構成（第４の構成）にするとよい。

また、上記第３または第４の構成から成る半導体装置において、前記オフ回路は、前記スイッチ素子のゲート・ソース間に接続された抵抗をさらに含む構成（第５の構成）にするとよい。

また、上記第３～第５いずれかの構成から成る半導体装置において、前記スイッチ素子のゲートは、前記第３半導体領域に接続されている構成（第６の構成）にするとよい。

また、上記第１～第５いずれかの構成から成る半導体装置は、自らが監視対象の異常を検出したときだけでなく前記寄生素子がオンしたときにも前記オフ回路を介して前記出力素子を強制的にオフする異常保護回路をさらに有する構成（第７の構成）してもよい。

また、上記第７の構成から成る半導体装置において、前記異常保護回路は、過電流保護回路、過熱保護回路、または、過電圧保護回路である構成（第８の構成）にするとよい。

また、上記第１～第８いずれかの構成から成る半導体装置において、前記第１半導体領域は、前記外部端子と基準電位端との間に接続された静電保護素子を形成する構成（第９の構成）にするとよい。

また、上記第１～第９いずれかの構成から成る半導体装置は、前記外部端子に現れる出力電圧またはこれに応じた帰還電圧と所定の参照電圧とが一致するように、入力電圧の入力端と前記外部端子との間に接続された前記出力素子を駆動する出力駆動部をさらに有する構成（第１０の構成）にするとよい。

本明細書中に開示されている半導体装置によれば、寄生素子による誤動作を防ぐことが可能となる。

半導体装置の比較例を示す図 半導体装置の縦断面を示す図 比較例における負電圧発生時の挙動を示す図 半導体装置の第１実施形態を示す図 半導体装置の平面レイアウト及び縦断面を示す図 第１実施形態における負電圧発生時の挙動を示す図 半導体装置の第２実施形態を示す図 半導体装置の第３実施形態を示す図

＜半導体装置（比較例）＞
まず、半導体装置の新規な実施形態を説明する前に、これと対比される比較例について簡単に述べておく。

図１は、半導体装置の比較例を示す図である。本比較例の半導体装置１００は、入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成するＬＤＯ［low drop out］レギュレータＩＣであり、Ｐチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＭ１と、抵抗Ｒ１及びＲ２と、オペアンプＡＭＰと、ツェナダイオードＤ１と、過電流保護回路ＯＣＰと、過熱保護回路ＴＳＤと、外部端子Ｔ１（＝出力端子）と、を有する。もちろん、半導体装置１００は、他の構成要素を有していても構わない。

トランジスタＭ１のソースは、入力電圧ＶＩＮの入力端に接続されている。トランジスタＭ１のドレインは、外部端子Ｔ１（＝出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴそれぞれの出力端）に接続されている。トランジスタＭ１のゲートは、オペアンプＡＭＰの出力端（＝ゲート信号Ｇ１の印加端）に接続されている。このように、トランジスタＭ１は、入力電圧ＶＩＮの入力端と出力電圧ＶＯＵＴの出力端との間に接続されており、オペアンプＡＭＰから印加されるゲート信号Ｇ１に応じて、そのオン抵抗値（延いては導通度）が連続的に制御される出力素子として機能する。

抵抗Ｒ１及びＲ２は、出力電圧ＶＯＵＴの出力端（＝外部端子Ｔ１）と接地端（＝基準電位端）との間に直列接続されており、相互間の接続ノードから出力電圧ＶＯＵＴを分圧した帰還電圧Ｖｆｂ（＝ＶＯＵＴ×｛Ｒ２／（Ｒ１＋Ｒ２）｝）を出力する抵抗分割回路として機能する。なお、出力電圧ＶＯＵＴをそのまま帰還電圧ＶｆｂとしてオペアンプＡＭＰに入力する場合には、抵抗Ｒ１及びＲ２を割愛すればよい。

オペアンプＡＭＰは、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力される所定の参照電圧Ｖｒｅｆとが一致（イマジナリショート）するようにトランジスタＭ１のゲート信号Ｇ１を連続的に制御する出力駆動部として機能する。

例えば、Ｖｆｂ＜Ｖｒｅｆであるときには、ゲート信号Ｇ１を引き下げてトランジスタＭ１のオン抵抗値を下げる（＝トランジスタＭ１の導通度を上げる）ことにより、出力電圧ＶＯＵＴ（延いては帰還電圧Ｖｆｂ）を引き上げることができる。逆に、Ｖｆｂ＞Ｖｒｅｆであるときには、ゲート信号Ｇ１を引き上げてトランジスタＭ１のオン抵抗値を上げる（＝トランジスタＭ１の導通度を下げる）ことにより、出力電圧ＶＯＵＴ（延いては帰還電圧Ｖｆｂ）を引き下げることができる。

このように、オペアンプＡＭＰを用いた出力帰還制御により、出力電圧ＶＯＵＴをその目標値（＝Ｖｒｅｆ×｛（Ｒ１＋Ｒ２）／Ｒ２｝）に合わせ込むことができる。

ツェナダイオードＤ１のカソードは、出力電圧ＶＯＵＴの出力端（＝外部端子Ｔ１）に接続されている。ツェナダイオードＤ１のアノードは、接地端に接続されている。なお、ツェナダイオードＤ１は、静電気放電（ＥＳＤ［electro-static discharge］）から外部端子Ｔ１を守るための静電保護素子として機能する。従って、ツェナダイオードＤ１は、外部端子Ｔ１の近傍に設けることが望ましい。

過電流保護回路ＯＣＰは、トランジスタＭ１に流れる入力電流ＩＩＮが過電流保護値ＩＯＣＰよりも大きくなったときにゲート信号Ｇ１を強制的に引き上げてトランジスタＭ１を閉じるようにオペアンプＡＭＰを制御する。従って、過電流保護回路ＯＣＰが正しく動作している限り、入力電流ＩＩＮを過電流保護値ＩＯＣＰ以下に制限することができる。

過熱保護回路ＴＳＤは、半導体装置１００のジャンクション温度Ｔｊが過熱保護値Ｔｔｓｄよりも高くなったときにゲート信号Ｇ１を強制的に引き上げてトランジスタＭ１を閉じるようにオペアンプＡＭＰを制御する。従って、過熱保護回路ＴＳＤが正しく動作している限り、半導体装置１００のジャンクション温度Ｔｊを過熱保護値Ｔｔｓｄ以下に制限することができる。

ところで、半導体装置１００には、そのデバイス構造上、本来の回路動作には組み込まれていない寄生素子（例えばｎｐｎ型バイポーラトランジスタＱ０であり、以下では寄生トランジスタＱ０と呼ぶ）が付随する。

本図に即して述べると、寄生トランジスタＱ０は、Ｐ型半導体基板（Ｐｓｕｂ）をベースとし、ツェナダイオードＤ１のＮ型半導体領域（＝カソード）をエミッタとし、内部回路のＮ型半導体領域（例えば、オペアンプＡＭＰの出力段としてトランジスタＭ１のゲートに接続されるＮチャネル型ＭＯＳ電界効果トランジスタＭ２のドレイン）をコレクタとするように形成される。以下では、半導体装置１００の模式的な縦断面を参照しながら、寄生トランジスタＱ０の説明を続ける。

図２は、半導体装置１００の縦断面を示す図である。半導体装置１００のＰ型半導体基板１０１には、Ｎ型半導体ウェル１０２及び１０３が形成されている。Ｎ型半導体ウェル１０２には、Ｎ型半導体コンタクト１０４が形成されている。Ｎ型半導体ウェル１０３には、Ｎ型半導体コンタクト１０５及び１０６が形成されている。また、Ｎ型半導体ウェル１０３には、Ｐ型半導体ウェル１０７が形成されている。Ｐ型半導体ウェル１０７には、Ｐ型半導体コンタクト１０８が形成されている。

Ｎ型半導体ウェル１０２は、内部回路（ＮＭＯＳ、ＰＭＯＳ、ｎｐｎ、ｐｎｐなど）を形成するためのＮ型半導体領域であり、例えば、図１におけるトランジスタＭ２のドレインがこれに相当する。Ｎ型半導体ウェル１０２は、Ｎ型半導体コンタクト１０４を介して他の内部回路（例えば、図１におけるトランジスタＭ１のゲート）に接続されている。

Ｎ型半導体ウェル１０３は、静電保護素子を形成するためのＮ型半導体領域であり、例えば、図１におけるツェナダイオードＤ１のカソードがこれに相当する。なお、Ｎ型半導体ウェル１０３は、Ｎ型半導体コンタクト１０５及び１０６を介して外部端子Ｔ１に接続されている。

Ｐ型半導体ウェル１０７は、静電保護素子を形成するためのＰ型半導体領域であり、例えば、図１におけるツェナダイオードＤ１のアノードがこれに相当する。なお、Ｐ型半導体ウェル１０７は、Ｐ型半導体コンタクト１０８を介して接地端に接続されている。

上記のデバイス構造を持つ半導体装置１００において、寄生トランジスタＱ０は、Ｐ型半導体基板１０１をベースとし、Ｎ型半導体ウェル１０３ないしはＮ型半導体コンタクト１０５及び１０６（＝ツェナダイオードＤ１のカソード）をエミッタとし、Ｎ型半導体ウェル１０２ないしはＮ型半導体コンタクト１０４（＝トランジスタＭ２のドレイン）をコレクタとするｎｐｎ型バイポーラトランジスタとして形成される。

このような寄生トランジスタＱ０が付随する半導体装置１００において、例えば、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出された場合、接地端からツェナダイオードＤ１を介して外部端子Ｔ１に向けた順方向のダイオード電流ＩＤｉ（＝ＩＯＵＴ－ＩＯＣＰ）が流れる。従って、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。

上記負電圧の発生により、寄生トランジスタＱ０のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ０）以上の電位差が生じると、寄生トランジスタＱ０がオンしてトランジスタＭ２のドレイン（延いてはトランジスタＭ１のゲート）から電流が引き抜かれる。その結果、オペアンプＡＭＰのゲート制御に反して、トランジスタＭ１が誤オンしてしまい、半導体装置１００を搭載したセットの誤動作や破壊を招くおそれがある。

なお、負電圧が発生し得る外部端子Ｔ１に接続されて寄生トランジスタＱ０の原因となる寄生要因素子としては、静電保護素子（例えばツェナダイオードＤ１）以外にも、Ｎチャネル型ＭＯＳ電界効果トランジスタなどを挙げることができる。

以下では、外部端子Ｔ１における負電圧発生時の挙動について、図面を参照しながら具体的に説明する。

図３は、比較例における負電圧発生時の挙動を示す図であり、上から順に、出力電圧ＶＯＵＴ、入力電流ＩＩＮ、ダイオード電流ＩＤｉ、並びに、損失電力Ｐｌｏｓｓのそれぞれについて、出力電流ＩＯＵＴとの相関関係が描写されている。

期間（１）は、半導体装置１００の正常動作期間に相当する。すなわち、期間（１）では、外部端子Ｔ１に負電圧が発生しておらず、寄生トランジスタＱ０もオンしていない。また、入力電流ＩＩＮが過電流保護値ＩＯＣＰに達すると、それ以上電流が流れないように過電流保護回路ＯＣＰが動作する。従って、基本的に入力電流ＩＩＮが過電流保護値ＩＯＣＰを超えて流れることはない。なお、期間（１）では、Ｐ１＝（ＶＩＮ－ＶＯＵＴ）×ＩＯＵＴで決定される損失電力Ｐｌｏｓｓが発生する。

期間（２）は、過電流保護回路ＯＣＰによる電流制限期間に相当する。外部端子Ｔ１にインダクタンス成分が存在する場合や強制的な負荷試験が行われる場合には、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出されることがある。このとき、入力電流ＩＩＮは、過電流保護値ＩＯＣＰに制限されるので、不足分の電流がダイオード電流ＩＤｉとして流れる。その結果、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。ただし、期間（２）では、未だＶｆ（Ｄ１）＜Ｖｆ（Ｑ０）であり、寄生トランジスタＱ０がオンしない。従って、期間（２）では、Ｐ２＝（ＶＩＮ＋Ｖｆ（Ｄ１））×ＩＯＣＰ＋Ｖｆ（Ｄ１）×（ＩＯＵＴ－ＩＯＣＰ）で決定される損失電力Ｐｌｏｓｓが発生する。

なお、期間（２）の長さは、半導体装置１００のレイアウトや内部回路、インピーダンス等によって決定される。負電圧の発生直後に寄生素子（例えば寄生トランジスタＱ０）が内部回路を誤動作させる場合もあれば、寄生素子による誤作動が生じない場合もある。

期間（３）は、寄生素子による誤動作期間に相当する。負電圧（＝－Ｖｆ（Ｄ１））の発生により、寄生トランジスタＱ０のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ０）以上の電位差が生じて寄生トランジスタＱ０がオンすると、内部回路が誤動作する。

例えば、先出の図１で示したように、オペアンプＡＭＰの出力段を形成するトランジスタＭ２のドレインが寄生トランジスタＱ０のコレクタになった場合を考える。この場合、過電流保護回路ＯＣＰ（または過熱保護回路ＴＳＤ）がトランジスタＭ１のゲートに流し込んでいるオフ電流（例えばμＡオーダー）よりも遥かに大きいコレクタ電流（例えばｍＡオーダー）がトランジスタＭ１のゲートから寄生トランジスタＱ０に引き抜かれ得る。

このような状況に陥ると、過電流保護回路ＯＣＰがゲート信号Ｇ１をハイレベルに維持できなくなり、トランジスタＭ１が誤オンしてしまう。その結果、入力電流ＩＩＮ（延いては出力電流ＩＯＵＴ）が過電流保護値ＩＯＣＰを超えて増大し、半導体装置１００やこれを搭載したセットの破壊を招くおそれがある。

なお、期間（３）では、Ｐ３＝（ＶＩＮ＋Ｖｆ（Ｄ１））×（ＩＯＵＴ－Ｉｄｉ）＋Ｖｆ（Ｄ１）×ＩＤｉで決定される損失電力Ｐｌｏｓｓが発生する。すなわち、入力電圧ＶＩＮが高いほど損失電力Ｐｌｏｓｓが大きくなり、延いては、半導体装置１００やこれを搭載したセットが破壊に至る可能性も高まる。

以下では、上記の不具合を解消することのできる種々の実施形態について説明する。

＜半導体装置（第１実施形態）＞
図４は、半導体装置の第１実施形態を示す図である。本実施形態の半導体装置２１は、先出の比較例（図１）を基本としつつ、ｎｐｎ型バイポーラトランジスタＱ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ４と、抵抗Ｒ３と、をさらに有する。

トランジスタＱ２のベースとエミッタは、接地端（例えばＰ型半導体基板）に接続されている。トランジスタＱ２のコレクタは、トランジスタＭ４のゲートに接続されている。このように接続されたトランジスタＱ２は、常にオフされたダミー素子として機能する。なお、トランジスタＱ２は、ツェナダイオードＤ１とトランジスタＭ２との間（＝トランジスタＭ２よりもツェナダイオードＤ１に近い位置）に形成されており、ツェナダイオードＤ１のカソードとトランジスタＱ２のコレクタとの間には、寄生トランジスタＱ３が付随する（詳細は後述）。

トランジスタＭ４のソースと抵抗Ｒ３の第１端は、トランジスタＭ１のソースに接続されている。トランジスタＭ４のゲートと抵抗Ｒ３の第２端は、トランジスタＱ２のコレクタ（延いては寄生トランジスタＱ３のコレクタ）に接続されている。トランジスタＭ４のドレインは、トランジスタＭ１のゲートに接続されている。このように接続されたトランジスタＭ４及び抵抗Ｒ３は、寄生トランジスタＱ３がオンしたときにトランジスタＭ１を強制的にオフするオフ回路ＯＦＦとして機能する。なお、トランジスタＭ４は、寄生トランジスタＱ３がオンしたときにトランジスタＭ１のゲート・ソース間を短絡するスイッチ素子に相当する。

以下では、半導体装置２１の模式的な平面レイアウト及び縦断面を参照しながら、寄生トランジスタＱ３の説明を続ける。

図５は、半導体装置２１の平面レイアウト（上段）と縦断面（下段）を示す図である。本図で示したように、半導体装置２１のＰ型半導体基板２００には、複数の素子形成領域（本図では、素子形成領域２１０、２２０及び２３０の３つを例示）が形成されている。

素子形成領域２１０は、静電保護素子（例えばツェナダイオードＤ１）の形成領域に相当する。素子形成領域２１０において、Ｐ型半導体基板２００には、Ｎ型半導体ウェル２１１が形成されている。Ｎ型半導体ウェル２１１には、Ｎ型半導体コンタクト２１２及び２１３が形成されている。また、Ｎ型半導体ウェル２１１には、Ｐ型半導体ウェル２１４が形成されている。Ｐ型半導体ウェル２１４には、Ｐ型半導体コンタクト２１５が形成されている。

なお、Ｎ型半導体ウェル２１１は、ツェナダイオードＤ１のカソード（Ｃ）に相当し、Ｎ型半導体コンタクト２１２及び２１３を介して外部端子Ｔ１に接続されている。これらのＮ型半導体ウェル２１１並びにＮ型半導体コンタクト２１２及び２１３は、外部端子Ｔ１に接続されたＮ型の第１半導体領域として理解することができる。一方、Ｐ型半導体ウェル２１４は、ツェナダイオードＤ１のアノード（Ａ）に相当し、Ｐ型半導体コンタクト２１５を介して接地端に接続されている。

素子形成領域２２０は、内部回路（例えばトランジスタＭ２）の形成領域に相当する。素子形成領域２２０において、Ｐ型半導体基板２００には、Ｐ型半導体ウェル２２１が形成されている。Ｐ型半導体ウェル２２１には、Ｐ型半導体コンタクト２２２が形成されている。また、Ｐ型半導体ウェル２２１には、Ｎ型半導体領域２２３及び２２４が形成されている。

なお、Ｎ型半導体領域２２３及び２２４は、トランジスタＭ２のソース（Ｓ）及びドレイン（Ｄ）に相当し、相互間のチャネル領域上には、絶縁層を挟んでゲート（Ｇ）が形成されている。これらのＮ型半導体領域２２３及び２２４は、内部回路を形成するＮ型の第２半導体領域として理解することができる。一方、Ｐ型半導体ウェル２２１は、トランジスタＭ２のバックゲート（ＢＧ）に相当し、Ｐ型半導体コンタクト２２２を介してトランジスタＭ２のソース（＝Ｎ型半導体領域２２３）に接続されている。

素子形成領域２３０は、ダミー素子（例えば、トランジスタＱ２）の形成領域に相当する。なお、素子形成領域２３０は、本図で示したように、素子形成領域２２０よりも素子形成領域２１０に近い位置（例えば、素子形成領域２１０と素子形成領域２２０との間）に配置されている。言い換えると、素子形成領域２１０と素子形成領域２３０との距離ｄｘは、素子形成領域２１０と素子形成領域２２０との距離ｄｙよりも短い。

素子形成領域２３０において、Ｐ型半導体基板２００には、Ｎ型半導体ウェル２３１が形成されている。なお、Ｎ型半導体ウェル２３１には、Ｎ型半導体コンタクト２３２が形成されている。また、Ｎ型半導体ウェル２３１には、Ｐ型半導体ウェル２３３が形成されている。Ｐ型半導体ウェル２３３には、Ｐ型半導体コンタクト２３４とＮ型半導体領域２３５が形成されている。

なお、Ｎ型半導体ウェル２３１は、トランジスタＱ２のコレクタ（Ｃ）に相当し、Ｎ型半導体コンタクト２３２を介してオフ回路ＯＦＦ（より詳細にはトランジスタＭ４のゲート）に接続されている。これらのＮ型半導体ウェル２３１及びＮ型半導体コンタクト２３２は、第１半導体領域（＝Ｎ型半導体ウェル２１１並びにＮ型半導体コンタクト２１２及び２１３）と第２半導体領域（＝Ｎ型半導体領域２２３及び２２４）との間に形成された第３半導体領域として理解することができる。一方、Ｐ型半導体ウェル２３３は、トランジスタＱ２のベース（Ｂ）に相当し、Ｐ型半導体コンタクト２３４を介して接地端に接続されている。また、Ｎ型半導体領域２３５は、トランジスタＱ２のエミッタ（Ｅ）に相当し、接地端に接続されている。

ただし、素子形成領域２３０に形成されるダミー素子は、ｎｐｎ型バイポーラトランジスタＱ２に限られるものではなく、寄生トランジスタＱ３のコレクタとなるＮ型半導体領域（＝第３半導体領域に相当）を持つものであれば、ｐｎｐ型バイポーラトランジスタ、Ｎチャネル型ＭＯＳ電界効果トランジスタ、若しくは、Ｐチャネル型ＭＯＳ電界効果トランジスタなど、任意のダミー素子を用いることができる。

また、ダミー素子として、Ｎ型半導体領域のみ（例えばＮ型半導体ウェル２３１及びＮ型半導体コンタクト２３２だけ）を形成しても構わない。すなわち、ダミー素子は、それ単体で機能する素子でなくともよい。

上記のデバイス構造を持つ半導体装置２１において、寄生トランジスタＱ３は、Ｐ型半導体基板２００をベースとし、Ｎ型半導体ウェル２１１並びにＮ型半導体コンタクト２１２及び２１３（＝ツェナダイオードＤ１のカソード）をエミッタとし、Ｎ型半導体ウェル２３１ないしはＮ型半導体コンタクト２３２（＝トランジスタＱ２のコレクタ）をコレクタとするｎｐｎ型バイポーラトランジスタとして形成される。

このような寄生トランジスタＱ３が付随する半導体装置２１において、例えば、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出された場合、接地端からツェナダイオードＤ１を介して外部端子Ｔ１に向けた順方向のダイオード電流ＩＤｉ（＝ＩＯＵＴ－ＩＯＣＰ）が流れる。従って、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。

上記負電圧の発生により、寄生トランジスタＱ３のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ３）以上の電位差が生じると、寄生トランジスタＱ３がオンする。このとき、寄生トランジスタＱ３は、エミッタとなるＮ型半導体領域（＝Ｎ型半導体ウェル２１１並びにＮ型半導体コンタクト２１２及び２１３）から見て、より近くに存在するＮ型半導体領域をコレクタとして電流を引き始める。

本図に即して述べると、寄生トランジスタＱ３は、寄生トランジスタＱ０がトランジスタＭ２のドレイン（＝Ｎ型半導体領域２２４）から電流を引き始めるよりも先に、トランジスタＱ２のコレクタ（＝Ｎ型半導体ウェル２３１及びＮ型半導体コンタクト２３２）から電流を引き始める。すなわち、寄生トランジスタＱ３は、内部回路よりも静電保護素子に近いダミー素子から最先に電流を引き始める。その結果、オフ回路ＯＦＦが動作してトランジスタＭ１が強制的にオフされる。以下では、このような負電圧発生時の挙動について、図面を参照しながら具体的に説明する。

図６は、第１実施形態における負電圧発生時の挙動を示す図であり、先の図３と同様、上から順に、出力電圧ＶＯＵＴ、入力電流ＩＩＮ、ダイオード電流ＩＤｉ、並びに、損失電力Ｐｌｏｓｓのそれぞれについて、出力電流ＩＯＵＴとの相関関係が描写されている。

期間（１）は、半導体装置２１の正常動作期間に相当する。つまり、期間（１）では、外部端子Ｔ１に負電圧が発生しておらず、寄生トランジスタＱ３もオンしていないので、トランジスタＭ４のゲートが抵抗Ｒ３を介して入力電圧ＶＩＮにプルアップされる。従って、トランジスタＭ４がオフするので、オフ回路ＯＦＦがトランジスタＭ１の駆動制御に悪影響を及ぼすことはない。なお、期間（１）では、Ｐ１＝（ＶＩＮ－ＶＯＵＴ）×ＩＯＵＴで決定される損失電力Ｐｌｏｓｓが発生する。このように、半導体装置２１の正常動作期間については、先出の比較例（図３を参照）と何ら変わりがない。

期間（２）は、過電流保護回路ＯＣＰによる電流制限期間に相当する。先述のように、外部端子Ｔ１にインダクタンス成分が存在する場合や強制的な負荷試験が行われる場合には、外部端子Ｔ１から過電流保護値ＩＯＣＰよりも大きい出力電流ＩＯＵＴが引き出されることがある。このとき、入力電流ＩＩＮは、過電流保護値ＩＯＣＰに制限されるので、不足分の電流がダイオード電流ＩＤｉとして流れる。その結果、外部端子Ｔ１には、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）に相当する負電圧（＝－Ｖｆ（Ｄ１））が生じる。ただし、期間（２）では、未だＶｆ（Ｄ１）＜Ｖｆ（Ｑ３）であり、寄生トランジスタＱ３がオンしない。従って、期間（２）では、Ｐ２＝（ＶＩＮ＋Ｖｆ（Ｄ１））×ＩＯＣＰ＋Ｖｆ（Ｄ１）×（ＩＯＵＴ－ＩＯＣＰ）で決定される損失電力Ｐｌｏｓｓが発生する。

このように、過電流保護回路ＯＣＰによる電流制限期間についても、先出の比較例（図３）と基本的に変わりがない。ただし、寄生トランジスタＱ３がトランジスタＱ２のコレクタから電流を引き始めるタイミングは、寄生トランジスタＱ０がトランジスタＭ２のドレインから電流を引き始めるタイミングよりも早くなる。従って、期間（２）の長さは、先出の比較例（図３を参照）よりも短くなる。

期間（３）は、寄生動作による出力オフ期間に相当する。ダイオード電流ＩＤｉの増大に伴って出力電圧ＯＵＴがさらに負に低下していき、寄生トランジスタＱ３のベース・エミッタ間に順方向降下電圧Ｖｆ（Ｑ３）以上の電位差が生じると、寄生トランジスタＱ３がオンする。

寄生トランジスタＱ３がオンすると、トランジスタＭ４のゲートには、外部端子Ｔ１の負電圧（＝－Ｖｆ（Ｑ３））が印加されるのでトランジスタＭ４がオンする。その結果、トランジスタＭ１のゲート・ソース間が短絡されるので、トランジスタＭ１が強制的にオフされて入力電流ＩＩＮが遮断された状態となる。

このように、トランジスタＭ１のゲート・ソース間を短絡しておけば、その後に、寄生トランジスタＱ０がトランジスタＭ２のドレイン（延いてはトランジスタＭ１のゲート）から電流を引き抜き始めても、トランジスタＭ４が十分な電流能力を有する限り、トランジスタＭ１を確実にオフしておくことができる。

なお、期間（３）では、外部端子Ｔ１から引き出される出力電流ＩＯＵＴが全てダイオード電流ＩＤｉにより賄われるので、先の比較例（図３）と異なり、Ｐ３＝Ｖｆ（Ｄ１）×ＩＯＵＴで決定される損失電力Ｐｌｏｓｓしか発生しなくなる。言い換えると、損失電力Ｐｌｏｓｓが入力電圧ＶＩＮに依存しなくなる。

従って、入力電圧ＶＩＮが高い場合でも、ツェナダイオードＤ１の順方向降下電圧Ｖｆ（Ｄ１）が低いので、損失電力Ｐｌｏｓｓを小さく抑えることが可能となり、延いては、半導体装置２１やこれを搭載したセットの破壊を未然に防止することが可能となる。

＜半導体装置（第２実施形態）＞
図７は、半導体装置の第２実施形態を示す図である。本実施形態の半導体装置２２は、先の第１実施形態（図４）を基本としつつ、寄生素子のオン時に異常保護回路（例えば過熱保護回路ＴＳＤ）を介してオフ回路ＯＦＦを制御する構成とされている。

例えば、本実施形態の過熱保護回路ＴＳＤは、半導体装置２２のジャンクション温度Ｔｊが過熱保護値Ｔｔｓｄよりも高くなったときに、オペアンプＡＭＰを制御するのではなく、オフ回路ＯＦＦ（トランジスタＭ４）を制御することにより、トランジスタＭ１を強制的にオフする機能を備えている。

このように、過熱保護回路ＴＳＤがオフ回路ＯＦＦの制御機能を備えている場合には、トランジスタＱ２のコレクタ（延いては寄生トランジスタＱ３のコレクタ）を過熱保護回路ＴＳＤに接続しておき、過熱検出時だけでなく、寄生トランジスタＱ３のオン時にも、過熱保護回路ＴＳＤを動作させるとよい。本構成であれば、オフ回路ＯＦＦの重複を招くことなく、トランジスタＭ１を強制的にオフすることが可能となる。

なお、第２実施形態における負電圧発生時の挙動は、第１実施形態（図６）と全く同様であるため、重複した説明を割愛する。

また、オフ回路ＯＦＦの制御主体となる異常保護回路は、過熱保護回路ＴＳＤに限定されるものではなく、過電流保護回路ＯＣＰや過電圧保護回路ＯＶＰであっても構わない。すなわち、自らが監視対象の異常を検出したときだけでなく、寄生トランジスタＱ３がオンしたときにも、オフ回路ＯＦＦを介してトランジスタＭ１を強制的にオフする機能を備えた異常保護回路でありさえすれば、本来の監視対象は不問である。

＜半導体装置（第３実施形態）＞
図８は、半導体装置の第３実施形態（上段：平面レイアウト、下段：等価回路）を示す図である。本実施形態の半導体装置２３は、先の第１実施形態（図４）ないしは第２実施形態（図７）を基本としつつ、外部端子Ｔ１に接続された静電保護素子（＝ツェナダイオードＤ１）の周囲に、複数のダミー素子（本図ではｎｐｎ型バイポーラトランジスタＱ２ａ及びＱ２ｂ）を有する構成とされている。

例えば、上段の平面レイアウトで示すように、ツェナダイオードＤ１から見て複数の方向に内部回路ＩＮＴａ及びＩＮＴｂが分散して配置されている場合を考える。このような場合には、ツェナダイオードＤ１と内部回路ＩＮＴａとの間、及び、ツェナダイオードＤ１と内部回路ＩＮＴｂとの間に、それぞれ、ダミー素子（＝トランジスタＱ２ａ及びＱ２ｂ）を形成するとよい。

このようなデバイス構造を採用することにより、外部端子Ｔ１に負電圧が発生したときには、ツェナダイオードＤ１のカソードとトランジスタＱ２ａ及びＱ２ｂそれぞれのコレクタとの間に付随する寄生素子（＝ｎｐｎ型バイポーラトランジスタＱ３ａ及びＱ３ｂ）のうち、少なくとも一方が最先にオンするので、確実にオフ回路ＯＦＦを動作させることが可能となる。

なお、ダミー素子を複数設ける場合でも、オフ回路ＯＦＦは共通でよい。このような構成であれば、回路規模を不必要に増大せずに済む。

また、ダミー素子の平面形状は、必ずしも矩形状に限らず、静電保護素子の周囲を取り囲むために任意の形状（環状、円弧状、屈曲形状など）を採用することができる。

＜その他の変形例＞
なお、上記実施形態では、ＬＤＯレギュレータＩＣへの適用例を挙げたが、適用対象は何らこれに限定されるものではない。このように、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、寄生素子を持つ半導体装置全般に広く利用することが可能である。

２１、２２、２３、１００ 半導体装置
１０１ Ｐ型半導体基板
１０２、１０３ Ｎ型半導体ウェル
１０４、１０５、１０６ Ｎ型半導体コンタクト
１０７ Ｐ型半導体ウェル
１０８ Ｐ型半導体コンタクト
２００ Ｐ型半導体基板
２１０ 素子形成領域
２１１ Ｎ型半導体ウェル
２１２、２１３ Ｎ型半導体コンタクト
２１４ Ｐ型半導体ウェル
２１５ Ｐ型半導体コンタクト
２２０ 素子形成領域
２２１ Ｐ型ウェル
２２２ Ｐ型半導体コンタクト
２２３、２２４ Ｎ型半導体領域
２３０ 素子形成領域
２３１ Ｎ型半導体ウェル
２３２ Ｎ型半導体コンタクト
２３３ Ｐ型半導体ウェル
２３４ Ｐ型半導体コンタクト
２３５ Ｎ型半導体領域
ＡＭＰ オペアンプ（出力駆動部）
Ｄ１ ツェナダイオード（静電保護素子、寄生要因素子）
ＩＮＴａ、ＩＮＴｂ 内部回路
Ｍ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ（出力素子）
Ｍ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｍ４ Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＯＣＰ 過電流保護回路
ＯＦＦ オフ回路
Ｑ０ ｎｐｎ型バイポーラトランジスタ（寄生素子）
Ｑ２、Ｑ２ａ、Ｑ２ｂ ｎｐｎ型バイポーラトランジスタ（ダミー素子）
Ｑ３、Ｑ３ａ、Ｑ３ｂ ｎｐｎ型バイポーラトランジスタ（寄生素子）
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｔ１ 外部端子
ＴＳＤ 過熱保護回路

Claims (10)

1. 外部端子と、
   出力素子と、
   前記外部端子に接続された第１半導体領域と、
   内部回路を形成する第２半導体領域と、
   前記第２半導体領域よりも前記第１半導体領域の近くに形成された第３半導体領域と、
   前記第１半導体領域と前記第３半導体領域との間に付随する寄生素子がオンしたときに前記出力素子を強制的にオフするオフ回路と、
   を有することを特徴とする半導体装置。
2. 前記寄生素子は、Ｐ型の半導体基板をベースとし、Ｎ型の前記第１半導体領域をエミッタとし、Ｎ型の前記第３半導体領域をコレクタとするｎｐｎ型トランジスタであることを特徴とする請求項１に記載の半導体装置。
3. 前記オフ回路は、前記寄生素子がオンしたときに前記出力素子のゲート・ソース間を短絡するスイッチ素子を含むことを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記スイッチ素子は、ソースが前記出力素子のソースに接続されてドレインが前記出力素子のゲートに接続されたＰチャネル型トランジスタであることを特徴とする請求項３に記載の半導体装置。
5. 前記オフ回路は、前記スイッチ素子のゲート・ソース間に接続された抵抗をさらに含むことを特徴とする請求項３または請求項４に記載の半導体装置。
6. 前記スイッチ素子のゲートは、前記第３半導体領域に接続されていることを特徴とする請求項３～請求項５のいずれか一項に記載の半導体装置。
7. 自らが監視対象の異常を検出したときだけでなく前記寄生素子がオンしたときにも前記オフ回路を介して前記出力素子を強制的にオフする異常保護回路をさらに有することを特徴とする請求項１～請求項５のいずれか一項に記載の半導体装置。
8. 前記異常保護回路は、過電流保護回路、過熱保護回路、または、過電圧保護回路であることを特徴とする請求項７に記載の半導体装置。
9. 前記第１半導体領域は、前記外部端子と基準電位端との間に接続された静電保護素子を形成することを特徴とする請求項１～請求項８のいずれか一項に記載の半導体装置。
10. 前記外部端子に現れる出力電圧またはこれに応じた帰還電圧と所定の参照電圧とが一致するように、入力電圧の入力端と前記外部端子との間に接続された前記出力素子を駆動する出力駆動部をさらに有することを特徴とする請求項１～請求項９のいずれか一項に記載の半導体装置。

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