KR101024242B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치에서 CML 영역에서 스윙하는 신호를 생성하거나 전달하기 위한 회로에 관한 것으로서, 제1 전원전압을 전원으로 사용하며 제1 레벨을 기준으로 스윙하는 CML 클록을 입력받아 그 스윙 기준레벨을 제2 레벨 - 제1 레벨보다 낮음 - 로 전환하기 위한 스윙레벨 전환부, 및 제2 전원전압을 전원으로 사용하며 스윙레벨 전환부로부터 전달되는 제2 레벨을 기준으로 스윙하는 CML 클록을 버퍼링하기 위한 CML 클록 전달 버퍼링부를 구비하고, 제1 전원전압을 전원으로 사용하며 소스클록을 버퍼링하여 제1 레벨을 기준으로 스윙하는 CML 클록을 생성하기 위한 CML 클록 생성 버퍼링부를 더 구비하는 반도체 장치를 제공한다.
CML 영역에서 스윙하는 신호, CMOS 영역에서 스윙하는 신호, CML 클록, CMOS 클록, 전원전압 레벨 쉬프팅, 지터, 듀티비

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치에서 CML 영역에서 스윙하는 신호를 생성하거나 전달하기 위한 회로에 관한 것이다.
일반적으로, 반도체 장치에서 클록(Clock) 등과 같이 고주파수를 갖는 신호의 입/출력(I/O) 인터페이스에는 CML(current mode logic) 영역에서 스윙하는 주로 신호가 사용된다.
여기서, CML 영역이란 예정된 직류(DC) 전위레벨에 의해 정의되는 예정된 범위의 전위레벨 영역 또는 예정된 기준에 의해 결정된 평균적인 전위레벨에 의해 정의되는 예정된 범위의 전위레벨 영역을 의미하며, CML 영역에서 스윙하는 신호는 CML 영역 내에서 기준이 되는 전위레벨을 기준으로 CML 영역의 최고 전위레벨(Vmax)과 CML 영역의 최저 전위레벨(Vmin) 사이를 예정된 주파수로 토글링 하는 신호를 의미한다.
예를 들어, CML 영역에서 스윙하는 신호를 입/출력하기 위한 예정된 장치의 전원전압(VDD) 레벨이 1.5(V)이고, 접지전압(VSS) 레벨이 0(V)이라고 하여도, CML 영역은 1.5(V)에서 1.0(V)로 정의될 수 있고, 이러한 CML 영역의 기준 전위레벨은 1.25(V)이며, CML 영역에서 스윙하는 신호는 1.25(V)를 기준으로 0.5(V)의 스윙 폭(swing range)을 갖는 상태에서 예정된 주파수로 토글링하는 신호가 된다.
상기에서 예를 든 바와 같이 CML 영역은 CML 영역에서 스윙하는 신호를 입/출력하기 위한 예정된 장치의 전원전압(VDD) 레벨과 접지전압(VSS) 레벨의 차이에 의한 전위레벨 영역에 비해 그 영역의 크기가 상대적으로 작도록 설계되며, 이렇게 설계하는 이유는 CML 영역에서 스윙하는 신호가 주로 고주파수를 갖는 클록(Clock)이기 때문이다.
즉, CML 영역은 기가 헤르트(Giga Hertz) 또는 수십 기가 헤르츠(Giga Hertz) 이상의 매우 빠른 고주파수를 갖는 클록(Clock)의 경우에도 안정적으로 전송되도록 하기 위해 정의된 영역이다.
그리고, 반도체 장치에서 데이터(Data) 등과 같이 그 논리레벨을 판단하기 위한 신호의 입/출력(I/O) 인터페이스에는 CMOS 영역에서 스윙하는 신호가 주로 사용된다.
여기서, CMOS 영역이란 전원전압(VDD) 레벨과 접지전압(VSS) 레벨의 차이에 의한 전위레벨 영역을 의미하며, CMOS 영역에서 스윙하는 신호는 CMOS 영역 내에서 기준이 되는 전위레벨, 즉, 전원전압(VDD) 레벨과 접지전압(VSS) 레벨 사이에서 1/2이 되는 전위레벨을 기준으로 CMOS 영역의 최고 전위레벨(Vmax)인 전원전압(VDD) 레벨과 CMOS 영역의 최저 전위레벨(Vmin)인 접지전압(VSS) 레벨 사이를 예 정된 주파수로 토글링 하는 신호를 의미한다.
따라서, 상기에서 예를 든 바와 같이 CML 영역의 경우 전원전압(VDD) 레벨이 1.5(V) 접지전압(VSS) 레벨이 0(V)라고 하여도 1.5(V)와 1.0(V)라는 전위레벨이 CML 영역으로 특정되어 CML 영역에서 스윙하는 신호의 스윙폭이 0.5(V)가 될 수 있었지만, CMOS 영역의 경우 전원전압(VDD) 레벨이 1.5(V) 접지전압(VSS) 레벨이 0(V)이면 1.5(V)와 0(V)라는 전위레벨이 CMOS 영역으로 결정되어 있으므로 CMOS 영역에서 스윙하는 신호의 스윙폭은 무조건 1.5(V)가 된다.
때문에, CMOS 영역에서 스윙하는 신호의 스윙 폭이 CML 영역에서 스윙하는 신호의 스윙 폭보다 클 수밖에 없고, 이는, CMOS 영역에서 스윙하는 신호가 전위레벨에 따라 그 논리레벨이 결정되는 데이터(Data)로서 사용되기에 적합하다는 것을 의미한다.
도 1a는 종래기술에 따른 반도체 장치에서 CMOS 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로를 상세히 도시한 회로도이다.
도 1b는 종래기술에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로를 상세히 도시한 회로도이다.
도 1a를 참조하면, CMOS 영역에서 스윙하는 신호(CMOS_IN)가 제1 전원전압(VDD1)을 전원으로 사용하는 인버터(INV1, INV2)로 입력되어 제1 전원전압(VDD1)과 접지전압(VSS) 사이의 CMOS 영역에서 스윙하는 신호(CMOS_IN, /CMOS_IN)가 되는 것을 알 수 있다.
이렇게, 제1 전원전압(VDD1)과 접지전압(VSS) 사이의 CMOS 영역에서 스윙하는 신호(CMOS_IN, /CMOS_IN)가 제2 전원전압(VDD2)을 전원으로 사용하는 전압레벨 쉬프터(100)로 입력됨으로써, 제2 전원전압(VDD2)과 접지전압(VSS) 사이의 CMOS 영역에서 스윙하는 신호(CMOS_OUT, /CMOS_OUT)가 되는 것을 알 수 있다.
전압레벨 쉬프터(100)의 동작을 좀 더 구체적으로 살펴보면, 전압레벨 쉬프터(100)에서 제1 전원전압(VDD1)과 접지전압(VSS) 사이의 CMOS 영역에서 스윙하는 신호(CMOS_IN, /CMOS_IN)를 입력받기 위한 NMOS 트랜지스터(MN1, MN2)의 게이트(CMOS_IN_ND, /CMOS_IN_ND)로 인가될 때 그에 응답하여 드레인 접속된 CMOS 신호 출력단(CMOS_OUT_ND, /CMOS_OUT_ND)과 소스 접속된 접지전압(VSS)단이 연결되는 것을 온/오프(on/off) 제어함으로써 CMOS 신호 출력단(CMOS_OUT_ND, /CMOS_OUT_ND)의 전압레벨이 제2 전원전압(VDD2)과 접지전압(VSS) 사이의 CMOS 영역에서 스윙하도록 하는 동작을 수행하는 것을 알 수 있다.
이때, 전압레벨 쉬프터(100)의 NMOS 트랜지스터(MN1, MN2)의 게이트(CMOS_IN_ND, /CMOS_IN_ND)로 인가되는 제1 전원전압(VDD1)과 접지전압(VSS) 사이의 CMOS 영역에서 스윙하는 신호(CMOS_IN, /CMOS_IN)는 CMOS 영역에서 스윙한다는 사실만으로도 그 스윙 폭이 충분히 넓은 편이라는 것을 알 수 있으며, 그에 따라 전압레벨 쉬프터(100)의 NMOS 트랜지스터(MN1, MN2)가 아무런 문제없이 정상적으로 동작할 수 있도록 한다는 것을 알 수 있다.
따라서, 도 1a와 같은 구성을 갖는 전압레벨 쉬프터(100)에서는 제1전원전압(VDD1)의 레벨이 제2전원전압(VDD2)의 레벨보다 높든 낮든 상관없이 정상적으로 전원전압 레벨 쉬프팅 동작을 수행할 수 있게 된다.
도 1b를 참조하면, CML 영역에서 스윙하는 신호(CML_IN, /CML_IN)가 제1 전원전압(VDD1)을 전원으로 사용하는 CML 버퍼(120)로 입력되어 제1 전원전압(VDD1)의 레벨보다 설정된 레벨만큼 낮은 제1 레벨을 기준으로 스윙하는 CML 신호(CML_TRANS, /CML_TRANS)를 생성하는 것을 알 수 있다.
참고로, CML 영역에서 스윙하는 신호는 상기에서 설명한 바와 같이 그 스윙 폭이 작은 신호이므로 제1 전원전압(VDD1)의 레벨보다 설정된 레벨만큼 낮은 제1 레벨이 의미하는 것은 제1 전원전압(VDD1)과 접지전압(VSS)의 레벨을 반으로 나눈 레벨(1/2 * VDD1)보다 높은 전압레벨이 될 것이라는 것을 예상할 수 있으며, 따라서, 제1 전원전압(VDD1)을 전원으로 사용하는 CML 버퍼(120)에서 출력되는 CML 신호(CML_TRANS, /CML_TRANS)는 제1 전원전압(VDD1)의 레벨 쪽으로 치우쳐서 스윙하는 신호가 된다는 것을 예상할 수 있다.
제1 전원전압(VDD1)을 전원으로 사용하는 CML 버퍼(120)의 동작을 좀 더 구체적으로 살펴보면, 먼저, CML 버퍼(120)로 입력되는 CML 입력신호(CML_IN, /CML_IN)가 CML 버퍼(120)에 구비된 NMOS 트랜지스터(MN1, MN2)를 온/오프 시키기에 충분한 스윙 폭을 갖는다고 가정하면, CML 버퍼(120)에 구비된 NMOS 트랜지스터들(MN1, MN2)을 번갈아 가면서 온/오프 시키면서 제1 전원전압(VDD1)의 레벨보다 설정된 레벨만큼 낮은 제1 레벨을 기준으로 스윙하는 CML 신호(CML_TRANS, /CML_TRANS)를 생성하는 것이 가능하다.
그리고, 제1 전원전압(VDD1)의 레벨보다 설정된 레벨만큼 낮은 제1 레벨을 기준으로 스윙하는 CML 신호(CML_TRANS, /CML_TRANS)는 제2 전원전압(VDD2)을 전원으로 사용하는 CML 버퍼(140)로 입력되어 제1 전원전압(VDD1)을 전원으로 사용하는 CML 버퍼(120)와 동일한 동작을 통해 제2전원전압(VDD2)의 레벨보다 설정된 레벨만큼 낮은 제2 레벨을 기준으로 스윙하는 CML 신호(CML_OUT, /CML_OUT)를 생성함으로써 전원전압 레벨 쉬프팅 동작을 완성하게 된다.
그런데, 도 1b와 같은 구성을 갖는 전원전압 레벨 쉬프팅 회로에서는 제1전원전압(VDD1)의 레벨과 제2전원전압(VDD2)의 레벨 관계에 따라 전원전압 레벨 쉬프팅 동작을 정상적으로 수행하지 못하는 경우가 발생할 수 있다.
즉, 제1 전원전압(VDD1)의 레벨이 제2 전원전압(VDD2)의 레벨보다 낮은 경우에는 제1 전원전압(VDD1)을 전원으로 사용하는 CML 버퍼(120)에서 출력되는 CML 신호(CML_TRANS, /CML_TRANS)가 제2 전원전압(VDD2)을 전원으로 사용하는 CML 버퍼(140)에 구비된 NMOS 트랜지스터(MN3, MN4)를 온/오프 시키기에 충분한 스윙폭을 갖는 것이 가능하므로 전원전압 레벨 쉬프팅 동작이 아무런 문제없이 수행될 수 있다.
하지만, 제1 전원전압(VDD1)의 레벨이 제2전원전압(VDD2)의 레벨보다 높은 경우에는 제1 전원전압(VDD1)을 전원으로 사용하는 CML 버퍼(120)에서 출력되는 CML 신호(CML_TRANS, /CML_TRANS)가 제2 전원전압(VDD2)을 전원으로 사용하는 CML 버퍼(140)에 구비된 NMOS 트랜지스터(MN3, MN4)를 온/오프 시키기에 충분한 스윙폭을 가질 수 없게 되므로 전원전압 레벨 쉬프팅 동작을 수행하지 못하는 문제가 발 생한다.
예를 들어, 제1 전원전압(VDD1)의 레벨이 2.1V, 제2 전원전압(VDD2)의 레벨이 1.2V, 제1 전원전압(VDD1)을 전원으로 사용하는 CML 버퍼(120)에서 출력되는 CML 신호(CML_TRANS, /CML_TRANS)의 스윙폭이 0.4V(2.1V ~ 1.7V가 됨), 제2 전원전압(VDD2)을 전원으로 사용하는 CML 버퍼(140)에 구비된 NMOS 트랜지스터(MN3, MN4)의 문턱전압(Vth)이 0.4V라고 가정하자. 이때, 제2 전원전압(VDD2)을 전원으로 사용하는 CML 버퍼(140)에 구비된 NMOS 트랜지스터(MN3, MN4)의 드레인과 소스 사이에 전류가 흐르기 위해서는 소스 단의 전압레벨이 드레인 단의 전압레벨보다는 작아야 한다는 것을 알 수 있으며, 드레인 단의 전압레벨이 1.2V이고 소스 단의 전압레벨이 0.8V가 되어야 한다는 것을 알 수 있다. 그런데, 게이트로 인가되는 제1 전원전압(VDD1)을 전원으로 사용하는 CML 버퍼(120)에서 출력되는 CML 신호(CML_TRANS, /CML_TRANS)의 스윙폭은 2.1V ~ 1.7V이 되므로, CML 신호(CML_TRANS, /CML_TRANS)의 레벨이 변동하는 것과 상관없이 제2 전원전압(VDD2)을 전원으로 사용하는 CML 버퍼(140)에 구비된 NMOS 트랜지스터(MN3, MN4)의 드레인과 소스 사이에 항상 전류가 흐르게 되어 출력되는 CML 신호(CML_OUT, /CML_OUT)는 스윙하지 못하고 항상 0.8V의 레벨을 유지하는 상태가 된다.
이와 같이 도 1b와 같은 구성을 갖는 전원전압 레벨 쉬프팅 회로에서는 제1전원전압(VDD1)의 레벨과 제2전원전압(VDD2)의 레벨 관계에 따라 전원전압 레벨 쉬프팅 동작을 정상적으로 수행하지 못하는 경우가 발생할 수 있으므로 실질적으로 사용되지 못했으며, 이를 대신하여 종래에는 도 1a와 같은 구성을 갖는 레벨 쉬프 트 회로가 도 1b와 같은 구성을 갖는 레벨 쉬프트 회로 중간에 삽입되어 전원전압 레벨 쉬프팅을 성공적으로 수행하는 방식을 사용하였다.
즉, CML 영역에서 스윙하는 신호의 레벨을 쉬프팅하기 위해서 먼저, CML 영역에서 스윙하는 신호를 CMOS 영역에서 스윙하는 신호로 변환한 뒤 CMOS 영역에서 레벨을 쉬프팅하고 그 이후에 다시 CML 영역에서 스윙하는 신호로 변환하는 방식을 사용하였다.
그런데, 전술한 것과 같이 스윙영역을 여러번 변환하는 방식을 사용하다보면, 중간과정에서 신호에 지터(jitter)가 발생하거나 듀티 비(duty ratio)가 틀어지도록 하는 문제점을 발생시키므로 결국 최종적으로 출력되는 CML 신호를 사용하는 반도체 장치가 오작동하게 되는 원인이 될 수 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 스윙영역을 변환시키지 시키지 않고 CML 영역에서 스윙하는 신호를 CML 영역에서 스윙하는 신호로 전원전압 레벨 쉬프팅할 수 있는 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 제1 전원전압을 전원으로 사용하며, 제1 레벨을 기준으로 스윙하는 CML 클록을 입력받아 그 스윙 기준레벨을 제2 레벨 - 상기 제1 레벨보다 낮음 - 로 전환하기 위한 스윙레벨 전환부; 및 제2 전원전압을 전원으로 사용하며, 상기 스윙레벨 전환부로부터 전달되는 제2 레벨을 기준으로 스윙하는 CML 클록을 버퍼링하기 위한 CML 클록 전달 버퍼링부를 구비하고, 상기 제1 전원전압을 전원으로 사용하며, 소스클록을 버퍼링하여 상기 제1 레벨을 기준으로 스윙하는 CML 클록을 생성한 뒤 상기 스윙레벨 전환부에 제공하기 위한 CML 클록 생성 버퍼링부를 더 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 제1 전원전압 및 접지전압을 전원으로 사용하며, 제1 레벨을 기준으로 스윙하는 CML 클록을 입력받아 그 스윙 기준레벨을 접지전압의 레벨보다 설정된 레벨만큼 높은 제2 레벨 - 상기 제1 레벨보다 낮음 - 로 전환하기 위한 제1 스윙레벨 전환부; 및 제2 전원전압 및 접지전압을 전원으로 사용하며, 상기 제1 스윙레벨 전환부로부터 전달되는 제2 레벨을 기준으로 스윙하는 CML 클록을 입력받아 그 스윙 기준레벨을 상기 제2 전원전압의 레벨보다 설정된 레벨만큼 낮은 제3 레벨 - 상기 제2 레벨보다 높음 - 로 전환하기 위한 제2 스윙레벨 전환부를 구비하고, 상기 제1 전원전압 및 접지전압을 전원으로 사용하며, 소스클록을 버퍼링하여 상기 제1 전원전압의 레벨보다 설정된 레벨만큼 낮은 상기 제1 레벨을 기준으로 스윙하는 CML 클록을 생성한 뒤 상기 제1 스윙레벨 전환부에 제공하기 위한 CML 클록 생성 버퍼링부를 더 구비하는 반도체 장치를 제공한다.
전술한 본 발명은 CML 영역에서 스윙하는 신호의 전원전압 레벨 쉬프팅을 수행하는 과정 중간에 CML 영역에서 스윙하는 신호의 스윙레벨을 적절히 이동시키는 동작을 추가함으로써, 스윙영역을 변환시킬 필요없이 CML 영역에서 스윙하는 신호를 CML 영역에서 스윙하는 신호로 그대로 전원전압 레벨 쉬프팅할 수 있는 효과가 있다.
이로 인해, CML 영역에서 스윙하는 신호의 전원전압 레벨 쉬프팅하는 과정에서 지터(jitter)가 발생하거나 듀티 비(duty ratio)가 틀어지는 현상을 최소화할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로를 도시한 블록 다이어그램이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로는, 제1 전원전압(VDD1)을 전원으로 사용하며, 소스클록(CML_IN, /CML_IN)을 버퍼링하여 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P)을 생성하기 위한 CML 클록 생성 버퍼링부(200)와, 제1 전원전압(VDD1)을 전원으로 사용하며, CML 클록 생성 버퍼링부(200)로부터 전달되는 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P)을 입력받아 그 스윙 기준레벨을 제1 레벨보다 낮은 제2 레벨로 전환하여 출력(CML_TRANS_L, /CML_TRANS_L)하기 위한 스윙레벨 전환부(220), 및 제2 전원전압(VDD2)을 전원으로 사용하며, 스윙레벨 전환부(220)로부터 전달되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L) 을 버퍼링하여 출력(CML_OUT, /CML_OUT)하기 위한 CML 클록 전달 버퍼링부(240)를 구비한다.
이때, 제1 전원전압(VDD1)의 레벨은 제2 전원전압(VDD2)의 레벨보다 높은 전압레벨 일수도 있고, 낮은 전압레벨 일수도 있다. 다만, 제1 전원전압(VDD1)과 제2 전원전압(VDD2)의 레벨은 서로 같은 레벨이 아니며, 본 발명의 특징이 크게 들어나는 경우는 제1 전원전압(VDD1)의 레벨이 제2 전원전압(VDD2)의 레벨보다 높은 경우가 될 것이다.
또한, CML 클록 생성 버퍼링부(200)로 입력되는 소스클록(CML_IN, /CML_IN)은 CML 영역에서 스윙하는 신호일 수도 있지만, CMOS 영역에서 스윙하는 신호일 수도 있다. 즉, CML 클록 생성 버퍼링부(200)는 소스클록(CML_IN, /CML_IN)의 성분이 어떻든지 간에 상관없이 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P)을 생성하는 동작을 수행하게 된다.
도 3a는 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로를 상세히 도시한 회로도이다.
도 3a를 참조하면, 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로의 구성요소 중 CML 클록 생성 버퍼링부(200A)는, 게이트를 통해 인가되는 소스클록(CML_IN, /CML_IN) 중 정 클록(CML_IN)에 응답하여 드레인 접속된 버퍼링 CML 출 력노드(CML_OUT_ND1, /CML_OUT_ND1) 중 부 출력노드(/CML_OUT_ND1)와 소스 접속된 버퍼링 공통노드(COMN1)가 연결되는 것을 제어하기 위한 제1 버퍼링 NMOS 트랜지스터(MN1)와, 제1 전원전압(VDD1)단과 버퍼링 CML 출력노드(CML_OUT_ND1, /CML_OUT_ND1) 중 부 출력노드(/CML_OUT_ND1) 사이에 접속되어 버퍼링 CML 출력노드(CML_OUT_ND1, /CML_OUT_ND1) 중 부 출력노드(/CML_OUT_ND1)로 출력되는 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P) 중 부 CML 클록(/CML_TRANS_P)의 스윙 폭을 조절하기 위한 제1 버퍼링 저항(R1)과, 게이트를 통해 인가되는 소스클록(CML_IN, /CML_IN) 중 부 클록(/CML_IN)에 응답하여 드레인 접속된 버퍼링 CML 출력노드(CML_OUT_ND1, /CML_OUT_ND1) 중 부 출력노드(/CML_OUT_ND1)와 소스 접속된 버퍼링 공통노드(COMN1)가 연결되는 것을 제어하기 위한 제2 버퍼링 NMOS 트랜지스터(MN2)와, 제1 전원전압(VDD1)단과 버퍼링 CML 출력노드(CML_OUT_ND1, /CML_OUT_ND1) 중 정 출력노드(CML_OUT_ND1) 사이에 접속되어 버퍼링 CML 출력노드(CML_OUT_ND1, /CML_OUT_ND1) 중 정 출력노드(CML_OUT_ND1)로 출력되는 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P) 중 정 CML 클록(CML_TRANS_P)의 스윙 폭을 조절하기 위한 제2 버퍼링 저항(R2), 및 버퍼링 공통노드(COMN1)에서 접지전압(VSS)단으로 버퍼링 싱킹전류가 흐르도록 하기 위한 버퍼링 싱킹전류원(ICS_MN)을 구비한다.
그리고, CML 클록 전달 버퍼링부(240A)는, 제2 전원전압(VDD2)단에서 버퍼링 공통노드(COMN3)로 버퍼링 소싱전류가 흐르도록 하기 위한 버퍼링 소싱전류원(ICS_MP)와, 게이트로 인가되는 제2 레벨을 기준으로 스윙하는 CML 클 록(CML_TRANS_L, /CML_TRANS_L) 중 부 클록(/CML_TRANS_L)에 응답하여 소스 접속된 버퍼링 공통노드(COMN3)와 드레인 접속된 버퍼링 CML 출력노드(CML_OUT_ND3, /CML_OUT_ND3) 중 정 출력노드(CML_OUT_ND3)가 연결되는 것을 제어하기 위한 제1 버퍼링 PMOS 트랜지스터(MP1)와, 버퍼링 CML 출력노드(CML_OUT_ND3, /CML_OUT_ND3) 중 정 출력노드(CML_OUT_ND3)와 접지전압(VSS)단 사이에 접속되어 버퍼링 CML 출력노드(CML_OUT_ND3, /CML_OUT_ND3) 중 정 출력노드(CML_OUT_ND3)를 통해 출력되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_OUT, /CML_OUT) 중 정 클록(CML_OUT)의 스윙 폭을 조절하는 제1저항(R5)와, 게이트로 인가되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L) 중 정 클록(CML_TRANS_L)에 응답하여 소스 접속된 버퍼링 공통노드(COMN3)와 드레인 접속된 버퍼링 CML 출력노드(CML_OUT_ND3, /CML_OUT_ND3) 중 부 출력노드(/CML_OUT_ND3)가 연결되는 것을 제어하기 위한 제2 버퍼링 PMOS 트랜지스터(MP2), 및 버퍼링 CML 출력노드(CML_OUT_ND3, /CML_OUT_ND3) 중 부 출력노드(/CML_OUT_ND3)와 접지전압(VSS)단 사이에 접속되어 버퍼링 CML 출력노드(CML_OUT_ND3, /CML_OUT_ND3) 중 부 출력노드(/CML_OUT_ND3)를 통해 출력되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_OUT, /CML_OUT) 중 부 클록(/CML_OUT)의 스윙 폭을 조절하는 제2저항(R6)을 구비한다.
참고로, 도 2 및 도 3a에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전압레벨을 쉬프팅하기 위해 사용되는 회로는 입/출력되는 신호가 디퍼런셜(differential) 방식으로 제공되는 경우를 가정하여 도시한 도면이다. 물론, CML 영역에서 스윙하는 신호의 경우 대부분 디퍼런셜(differential) 방식으로 입/출력되는 것이 당연한 것이긴 하지만, 싱글(single) 방식으로 동작하는 것이 불가능한 것은 아니므로, 여기서는 본 발명의 상세한 구성을 설명함에 있어서, 먼저 CML 영역에서 스윙하는 신호가 싱글(single) 방식으로 제공되는 경우를 가정한다면 어떤 구성 - 도면에는 직접적으로 도시되지 않았음 - 을 갖는지에 대해 설명한 후, CML 영역에서 스윙하는 신호가 디퍼런셜(differential) 방식으로 제공되는 경우를 도면을 참조하여 설명하도록 하겠다.
먼저, 스윙레벨 전환부(220A)가 싱글(single) 방식으로 제공되는 경우를 살펴보면, 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P)에 응답하여 제1 전원전압(VDD1)단을 통해 제공되는 전류(ICS_TP1)가 CML 클록출력(CML_OUT_ND2)단 - 접지전압(VSS)단과 사이에 설정된 값을 갖는 저항(R3)이 접속됨 - 으로 흐르도록 제어하거나 접지전압(VSS)단으로 흐르도록 제어함으로써, CML 클록출력단(CML_OUT_ND2)을 통해 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L)을 생성한다.
구체적으로 그 구성을 살펴보면, 스윙레벨 전환부(220A)는, 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P)에 응답하여 제1전원전압(VDD1)단과 CML 클록출력단(CML_OUT_ND2) 사이에 위치하는 전류경로전환노드(CML_TRANS_ND)와 접지전압(VSS)단이 연결되는 것을 온/오프 제어하기 위한 전류경로 전환제어부(222A), 및 전류경로 전환제어부(222A)의 동작결과에 대응하여 CML 클록출력단(CML_OUT_ND2)을 통해 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L)을 생성하기 위한 CML 클록 생성부(224A)를 구비한다.
여기서, 전류경로 전환제어부(222A)는, 게이트로 인가되는 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P)에 응답하여 드레인 접속된 전류경로전환노드(CML_TRANS_ND)와 소스 접속된 전류경로 공통노드(COMN2)가 연결되는 것을 제어하기 위한 전류경로 선택 NMOS 트랜지스터(TN1), 및 전류경로 공통노드(COMN2)에서 접지전압(VSS)단으로 싱킹전류가 흐르도록 하기 위한 전류경로 싱킹전류원(ICS_TN)을 구비한다.
그리고, CML 클록 생성부(224A)는, 제1 전원전압(VDD1)단에서 전류경로전환노드(CML_TRANS_ND)로 소싱전류가 흐르도록 하기 위한 전류경로 소싱전류원(ICS_TP1)과, 게이트로 인가되는 설정된 레벨을 갖는 캐스케이드 전압(VCAS)에 응답하여 소스 접속된 전류경로전환노드(CML_TRANS_ND)와 드레인 접속된 CML 클록출력단(CML_OUT_ND2) 사이를 캐스케이드(cascade) 연결하기 위한 캐스케이드 PMOS 트랜지스터(TP1), 및 CML 클록출력단(CML_OUT_ND2)과 접지전압(VSS)단 사이에 접속되어 CML 클록출력단(CML_OUT_ND2)을 통해 출력되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L)의 스윙 폭을 조절하는 저항(R3)을 구비한다.
이때, 전류경로 싱킹전류원(ICS_TN)을 통해 전류경로 공통노드(COMN2)에서 접지전압(VSS)단으로 흐르는 싱킹전류와 전류경로 소싱전류원(ICS_TP1)을 통해 제1 전원전압(VDD1)에서 전류경로전환노드(CML_TRANS_ND)으로 흐르는 소싱전류는 서로 같은 크기를 갖는 상태가 되도록 설계자에 의해 싱킹전류원(ICS_TN)과 소싱전류원(ICS_TP1)의 상태가 셋팅되어 있어야 한다.
그리고, 스윙레벨 전환부(220A)가 디퍼런셜(differential) 방식으로 제공되는 경우를 살펴보면, 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P)에 응답하여 제1 전원전압(VDD1)단을 통해 제공되는 전류(ICS_TP1, ICS_TP2)가 CML 클록출력(CML_OUT_ND2, /CML_OUT_ND2)단 - 접지전압(VSS)단과 사이에 설정된 값을 갖는 저항(R3, R4)이 접속됨 - 으로 흐르도록 제어하거나 접지전압(VSS)단으로 흐르도록 제어함으로써, CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2)을 통해 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L)을 생성한다.
구체적으로 그 구성을 살펴보면, 스윙레벨 전환부(220A)는, 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P)에 응답하여 제1전원전압(VDD1)단과 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 사이에 위치하는 전류경로전환노드(CML_TRANS_ND, /CML_TRANS_ND)와 접지전압(VSS)단이 연결되는 것을 온/오프 제어하기 위한 전류경로 전환제어부(222A), 및 전류경로 전환제어부(222A)의 동작결과에 대응하여 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2)을 통해 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L)을 생성하기 위한 CML 클록 생성부(224A)를 구비한다.
여기서, 전류경로 전환제어부(222A)는, 게이트로 인가되는 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P) 중 정 CML 클록(CML_TRANS_P)에 응답하여 드레인 접속된 전류경로전환노드(CML_TRANS_ND, /CML_TRANS_ND) 중 부 노드(/CML_TRANS_ND)와 소스 접속된 전류경로 공통노드(COMN2)가 연결되는 것을 제 어하기 위한 제1 전류경로 선택 NMOS 트랜지스터(TN2)와, 게이트로 인가되는 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P) 중 부 CML 클록(/CML_TRANS_P)에 응답하여 드레인 접속된 전류경로전환노드(CML_TRANS_ND, /CML_TRANS_ND) 중 정 노드(CML_TRANS_ND)와 소스 접속된 전류경로 공통노드(COMN2)가 연결되는 것을 제어하기 위한 제2 전류경로 선택 NMOS 트랜지스터(TN1), 및 전류경로 공통노드(COMN2)에서 접지전압(VSS)단으로 설정된 크기의 전류가 싱킹되도록 하기 위한 전류경로 싱킹전류원(ICS_TN)을 구비한다.
또한, CML 클록 생성부(224A)는, 제1 전원전압(VDD1)단에서 전류경로전환노드(CML_TRANS_ND, /CML_TRANS_ND) 중 부 노드(/CML_TRANS_ND)로 제1 소싱전류가 흐르도록 하기 위한 제1 전류경로 소싱전류원(ICS_TP2)와, 게이트로 인가되는 설정된 레벨을 갖는 캐스케이드 전압(VCAS)에 응답하여 소스 접속된 전류경로전환노드(CML_TRANS_ND, /CML_TRANS_ND) 중 부 노드(/CML_TRANS_ND)와 드레인 접속된 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 부 출력단(/CML_OUT_ND2) 사이를 캐스케이드 연결하기 위한 제1 캐스케이드 PMOS 트랜지스터(TP2)와, CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 부 출력단(/CML_OUT_ND2)과 접지전압(VSS)단 사이에 접속되어 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 부 출력단(/CML_OUT_ND2)을 통해 출력되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L) 중 부 클록(/CML_TRANS_L)의 스윙 폭을 조절하는 제1 저항(R4)와, 제1 전원전압(VDD1)단에서 전류경로전환노드(CML_TRANS_ND, /CML_TRANS_ND) 중 정 노드(CML_TRANS_ND)로 제2 소싱전류가 흐르도록 하기 위한 제2 전류경로 소싱전류원(ICS_TP1)와, 게이트로 인가되는 설정된 레벨을 갖는 캐스케이드 전압(VCAS)에 응답하여 소스 접속된 전류경로전환노드(CML_TRANS_ND, /CML_TRANS_ND) 중 정 노드(CML_TRANS_ND)와 드레인 접속된 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 정 출력단(CML_OUT_ND2) 사이를 캐스케이드 연결하기 위한 제2 캐스케이드 PMOS 트랜지스터(TP1)와, CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 정 출력단(CML_OUT_ND2)과 접지전압(VSS)단 사이에 접속되어 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 정 출력단(CML_OUT_ND2)을 통해 출력되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L) 중 정 클록(CML_TRANS_L)의 스윙 폭을 조절하는 제2 저항(R3)을 구비한다.
이때, 전류경로 싱킹전류원(ICS_TN)을 통해 전류경로 공통노드(COMN2)에서 접지전압(VSS)단으로 흐르는 싱킹전류와 제1전류경로 소싱전류원(ICS_TP2)을 통해 제1 전원전압(VDD1)에서 전류경로전환노드(CML_TRANS_ND, /CML_TRANS_ND) 중 부 노드(/CML_TRANS_ND)로 흐르는 소싱전류 및 제2전류경로 소싱전류원(ICS_TP1)을 통해 제1 전원전압(VDD1)에서 전류경로전환노드(CML_TRANS_ND, /CML_TRANS_ND) 중 정 노드(CML_TRANS_ND)로 흐르는 소싱전류는 서로 같은 크기를 갖는 상태가 되도록 설계자에 의해 싱킹전류원(ICS_TN)과 제1 및 제2 전류경로 소싱전류원(ICS_TP2, ICS_TP1)의 상태가 셋팅되어 있어야 한다.
전술한 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신 호의 전원전압 레벨을 쉬프팅하기 위한 사용되는 회로의 구성을 바탕으로 그 동작을 도 3c를 참조하여 설명하면 다음과 같다.
먼저, 제1 전원전압(VDD1)의 레벨이 2.1V라고 하면 CML 클록 생성 버퍼링부(200A)에서 출력되는 CML 영역에서 스윙하는 신호(CML_TRANS_P, /CML_TRANS_P)의 스윙 폭은 0.4V 스윙범위는 2.1V ~ 1.7V가 된다.
이때, CML 클록 생성 버퍼링부(200A)에서 출력되는 CML 영역에서 스윙하는 정 신호(CML_TRANS_P)가 2.1V이고, CML 클록 생성 버퍼링부(200A)에서 출력되는 CML 영역에서 스윙하는 부 신호(/CML_TRANS_P)가 1.7V라고 가정하면, 스윙레벨 전환부(220A)의 구성요소 중 전류경로 전환제어부(222A)에 구비된 제1 전류경로 선택 NMOS 트랜지스터(TN2)는 턴 온되고 제2 전류경로 선택 NMOS 트랜지스터(TN1)는 턴 오프되며, 그에 따라, 제1전원전압(VDD1)단에서 제1 전류경로 소싱전류원(ICS_TP2)을 통해 부 전류경로전환노드(/CML_TRANS_ND)로 제공되었던 소싱전류는 싱킹전류원(ICS_TN)과 전류경로 공통노드(COMN2)를 통해 접지전압(VSS)단으로 그대로 흘러들어가 버리고, 제1전원전압(VDD1)단에서 제2 전류경로 소싱전류원(ICS_TP1)을 통해 정 전류경로전환노드(CML_TRANS_ND)로 제공되었던 소싱전류는 정 CML 클록출력단(CML_OUT_ND2)으로 제공되므로 제2 저항(R3)의 크기에 따라 전압분배의 법칙이 적용되어 정 클록(CML_TRANS_L)의 스윙 폭을 조절하는 동작을 수행하게 된다. 따라서, 정 CML 클록출력단(CML_OUT_ND2)에서 출력되는 정 클록(CML_TRANS_L)은 제1 전원전압(VDD1)보다 낮은 특정 전압레벨이 되며 이상적으로는 0.4V가 되고, 반대로, 전류가 전혀 공급되지 못하는 부 CML 클록출력단(/CML_OUT_ND2)에서 출력되는 부 클록(/CML_TRANS_L)은 접지전압과 같은 레벨이 되어 이상적으로는 0V가 될 것이다.
마찬가지로, CML 클록 생성 버퍼링부(200A)에서 출력되는 CML 영역에서 스윙하는 정 신호(CML_TRANS_P)가 1.7V이고, CML 클록 생성 버퍼링부(200A)에서 출력되는 CML 영역에서 스윙하는 부 신호(/CML_TRANS_P)가 2.1V라고 가정하면, 스윙레벨 전환부(220A)의 구성요소 중 전류경로 전환제어부(222A)에 구비된 제1 전류경로 선택 NMOS 트랜지스터(TN2)는 턴 오프되고 제2 전류경로 선택 NMOS 트랜지스터(TN1)는 턴 온되며, 그에 따라, 제1전원전압(VDD1)단에서 제2 전류경로 소싱전류원(ICS_TP1)을 통해 정 전류경로전환노드(CML_TRANS_ND)로 제공되었던 소싱전류는 싱킹전류원(ICS_TN)과 전류경로 공통노드(COMN2)를 통해 접지전압(VSS)단으로 그대로 흘러들어가 버리고, 제1전원전압(VDD1)단에서 제1 전류경로 소싱전류원(ICS_TP2)을 통해 부 전류경로전환노드(/CML_TRANS_ND)로 제공되었던 소싱전류는 부 CML 클록출력단(/CML_OUT_ND2)으로 제공되므로 제1 저항(R4)의 크기에 따라 전압분배의 법칙이 적용되어 부 클록(/CML_TRANS_L)의 스윙 폭을 조절하는 동작을 수행하게 된다. 따라서, 부 CML 클록출력단(/CML_OUT_ND2)에서 출력되는 부 클록(/CML_TRANS_L)은 제1 전원전압(VDD1)보다 낮은 특정 전압레벨이 되며 이상적으로는 0.4V가 되고, 반대로, 전류가 전혀 공급되지 못하는 정 CML 클록출력단(CML_OUT_ND2)에서 출력되는 정 클록(CML_TRANS_L)은 접지전압과 같은 레벨이 되어 이상적으로는 0V가 될 것이다. 이렇게, 스윙레벨 전환부(220A)의 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2)에서 출력되는 클록은 스윙폭이 0.4V 스윙범위가 0.4V ~ 0V가 되는 신호가 된다.
전술한 바와 같이 스윙레벨 전환부(220A)에 의해 그 스윙범위가 제1전원전압(VDD1)의 레벨에 가까운 쪽으로 치우치지 않고 접지전압(VSS)의 레벨에 가까운 쪽으로 치우치게 되면, 제2 전원전압(VDD2)의 레벨이 제1 전원전압(VDD1)의 레벨보다 높든 낮든 상관없이 CML 클록 전달 버퍼링부(240A)에 구비된 PMOS 트랜지스터(MP1, MP2)를 턴 온/턴 오프 시킬 수 있으며, 그에 따라 CML 클록 전달 버퍼링부(240A)에서는 정상적으로 CML 영역에서 스윙하는 신호(CML_OUT, /CML_OUT)가 생성되게 되므로, 성공적으로 전원전압 레벨 쉬프팅 동작을 수행할 수 있게 된다.
도 3b는 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압의 레벨을 쉬프팅하기 위해 사용되는 회로를 상세히 도시한 회로도이다.
도 3b를 참조하면, 도 3b에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로의 상세한 구성이 스윙레벨 전환부(220B)이외에 CML 클록 생성 버퍼링부(200B)와 CML 클록 전달 버퍼링부(240B)가 도 3a에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로의 구성과 완전히 동일한 것을 알 수 있다. 따라서, 여기에서는 도 3b에 도시된 스윙레벨 전환부(220B)의 구성만 설명하도록 하겠다.
먼저, 도 3b에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압의 레벨을 쉬프팅하기 위해 사용되는 회로의 구성요소 중 스윙레벨 전환부(220B)가 싱글(single) 방식으로 제공되는 경우를 살펴보면, 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P)의 전압레벨을 설정된 레벨만큼 감압시켜 CML 감압클록(CML_TRANS_M, /CML_TRANS_M)으로서 출력하기 위한 전압레벨 감압부(222B), 및 CML 감압클록(CML_TRANS_M, /CML_TRANS_M)에 응답하여 제1 전원전압(VDD1)단을 통해 제공되는 전류가 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) - 접지전압(VSS)단과의 사이에 설정된 값을 갖는 저항(R3, R4)이 접속됨 - 으로 제공되는 것을 온/오프 제어함으로서, CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2)을 통해 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L)을 생성하기 위한 CML 클록 생성부(224B)를 구비한다.
여기서, 전압레벨 감압부(222B)는, 게이트로 인가되는 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P)에 응답하여 드레인 접속된 제1 전원전압(VDD1)단과 소스 접속된 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4) 사이를 소스 팔로우(source follow) 연결함으로서, 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4)을 통해 CML 감압클록(CML_TRANS_M, /CML_TRANS_M)이 출력되도록 하기 위한 소스 팔로우 NMOS 트랜지스터(TN1, TN2), 및 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4)에서 접지전압(VSS)단으로 싱킹전류가 흐르도록 하기 위한 감압싱킹전류원(ICS_TN1, ICS_TN2)을 구비한다. 참고로, 전압레벨 감압부(222B)에서는 소스 팔로잉 동작을 통해 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P)의 스윙기준 레벨을 감압시킬 수 있으며, 감압되는 전압레벨의 크기는 소스 팔로우 NMOS 트랜지스터(TN1, TN2)의 사이즈 변동을 통해 결정할 수 있다.
그리고, CML 클록 생성부(224B)는, 제1 전원전압(VDD1)단에서 클록생성 공통노드(COMN2)로 소싱전류가 흐르도록 하기 위한 클록생성 소싱전류원(ICS_TP)과, 게이트로 인가되는 CML 감압클록(CML_TRANS_M, /CML_TRANS_M)에 응답하여 소스 접속된 클록생성 공통노드(COMN2)와 드레인 접속된 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2)이 연결되는 것을 제어하기 위한 클록생성 PMOS 트랜지스터(TP1, TP2)와, CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2)과 접지전압(VSS)단 사이에 접속되어 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2)을 통해 출력되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L)의 스윙 폭을 조절하는 저항(R3, R4)를 구비한다.
이때, 감압싱킹전류원(ICS_TN1, ICS_TN2)을 통해 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4)에서 접지전압(VSS)단으로 흐르는 싱킹전류와 버퍼링 소싱전류원(ICS_TP)을 통해 제1 전원전압(VDD1)단에서 클록생성 공통노드(COMN2)로 흐르는 소싱전류는 서로 같은 크기를 갖는 상태가 되도록 감압싱킹전류원(ICS_TN1, ICS_TN2)과 버퍼링 소싱전류원(ICS_TP)의 상태가 셋팅되어 있어야 한다.
그리고, 스윙레벨 전환부(220B)가 디퍼런셜(differential) 방식으로 제공되는 경우를 살펴보면, 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P)의 전압레벨을 설정된 레벨만큼 감압시켜 CML 감압클록(CML_TRANS_M, /CML_TRANS_M)으로서 출력하기 위한 전압레벨 감압부(222B), 및 CML 감압클록(CML_TRANS_M, /CML_TRANS_M)에 응답하여 제1 전원전압(VDD1)단을 통해 제공되는 전류가 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) - 접지전압(VSS)단과의 사이에 설정된 값을 갖는 저항(R3, R4)이 접속됨 - 으로 제공되는 것을 온/오프 제어함으로서, CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2)을 통해 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L)을 생성하기 위한 CML 클록 생성부(224B)를 구비한다.
여기서, 전압레벨 감압부(222B)는, 게이트로 인가되는 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P) 중 정 CML 클록(CML_TRANS_P)에 응답하여 드레인 접속된 제1 전원전압(VDD1)단과 소스 접속된 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4) 중 부 출력단(/CML_OUT_ND4) 사이를 소스 팔로우(source follow) 연결함으로서, 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4) 중 부 출력단(/CML_OUT_ND4)을 통해 CML 감압클록(CML_TRANS_M, /CML_TRANS_M) 중 부 클록(/CML_TRANS_M)이 출력되도록 하기 위한 제1 소스 팔로우 NMOS 트랜지스터(TN2)와, 게이트로 인가되는 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P) 중 부 CML 클록(/CML_TRANS_P)에 응답하여 드레인 접속된 제1 전원전압(VDD1)단과 소스 접속된 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4) 중 정 출력단(CML_OUT_ND4) 사이를 소스 팔로우(source follow) 연결함으로서, 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4) 중 정 출력단(CML_OUT_ND4)을 통해 CML 감압클록(CML_TRANS_M, /CML_TRANS_M) 중 정 클 록(CML_TRANS_M)이 출력되도록 하기 위한 제2 소스 팔로우 NMOS 트랜지스터(TN1)와, 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4) 중 부 출력단(/CML_OUT_ND4)에서 접지전압(VSS)단으로 제1 싱킹전류가 흐르도록 하기 위한 제1 감압싱킹전류원(ICS_TN2), 및 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4) 중 정 출력단(CML_OUT_ND4)에서 접지전압(VSS)단으로 제2 싱킹전류가 흐르도록 하기 위한 제2 감압싱킹전류원(ICS_TN1)을 구비한다. 참고로, 전압레벨 감압부(222B)에서는 소스 팔로잉 동작을 통해 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P, /CML_TRANS_P)의 스윙기준 레벨을 감압시켜 CML 감압클록(CML_TRANS_M, /CML_TRANS_M) 수 있으며, 감압되는 전압레벨의 크기는 소스 팔로우 NMOS 트랜지스터(TN1, TN2)의 사이즈 변동을 통해 결정할 수 있다.
그리고, CML 클록 생성부(224B)는, 제1 전원전압(VDD1)단에서 클록생성 공통노드(COMN2)로 소싱전류가 흐르도록 하기 위한 클록생성 소싱전류원(ICS_TP)과, 게이트로 인가되는 CML 감압클록(CML_TRANS_M, /CML_TRANS_M) 중 부 클록(/CML_TRANS_M)에 응답하여 소스 접속된 클록생성 공통노드(COMN2)와 드레인 접속된 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 정 출력단(CML_OUT_ND2)이 연결되는 것을 제어하기 위한 제1 클록생성 PMOS 트랜지스터(TP2)와, 게이트로 인가되는 CML 감압클록(CML_TRANS_M, /CML_TRANS_M) 중 정 클록(CML_TRANS_M)에 응답하여 소스 접속된 클록생성 공통노드(COMN2)와 드레인 접속된 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 부 출력단(/CML_OUT_ND2)이 연결되는 것을 제어하기 위한 제2 클록생성 PMOS 트랜지스터(TP1)와, CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 정 출력단(CML_OUT_ND2)과 접지전압(VSS)단 사이에 접속되어 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 정 출력단(CML_OUT_ND2)을 통해 출력되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L) 중 정 클록(CML_TRANS_L)의 스윙 폭을 조절하는 제1저항(R6), 및 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 부 출력단(/CML_OUT_ND2)과 접지전압(VSS)단 사이에 접속되어 CML 클록출력단(CML_OUT_ND2, /CML_OUT_ND2) 중 부 출력단(/CML_OUT_ND2)을 통해 출력되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L, /CML_TRANS_L) 중 부 클록(/CML_TRANS_L)의 스윙 폭을 조절하는 제2저항(R5)를 구비한다.
이때, 제1감압싱킹전류원(ICS_TN2)을 통해 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4) 중 부 출력단(/CML_OUT_ND4)에서 접지전압(VSS)단으로 흐르는 제1싱킹전류와 제2감압싱킹전류원(ICS_TN1)을 통해 감압클록 출력단(CML_OUT_ND4, /CML_OUT_ND4) 중 정 출력단(CML_OUT_ND4)에서 접지전압(VSS)단으로 흐르는 제2싱킹전류 및 버퍼링 소싱전류원(ICS_TP)을 통해 제1 전원전압(VDD1)단에서 클록생성 공통노드(COMN2)로 흐르는 소싱전류는 서로 같은 크기를 갖는 상태가 되도록 제1 감압싱킹전류원(ICS_TN2)과 제2감압싱킹전류원(ICS_TN1) 및 버퍼링 소싱전류원(ICS_TP)의 상태가 셋팅되어 있어야 한다.
전술한 바와 같이 도 3b에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로의 구성은 도 3a에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스 윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로의 구성과 매우 유사하며, 동시에 목표로 하는 동작 또한 유사하다. 다만, 도 3a에 도시된 회로에서는 전류가 흐르는 방향을 적절히 조절하는 폴디드 케스코드 증폭(folded-cascode amplifire) 방법을 사용하여 CML 영역에서 스윙하는 신호의 기준전압레벨을 변동시켰고, 도 3b에 도시된 회로에서는 입력되는 신호의 전압레벨을 인위적으로 하강시키는 소스 팔로워(source follower) 방법을 사용하여 CML 영역에서 스윙하는 신호의 기준전압레벨을 변동시켰다는 점이 다를 뿐이다.
그리고, 상기에서 예를 들어 설명한 바와 같이 도 3a 및 도 3b에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로의 동작결과로 인해 출력된 CML 영역에서 스윙하는 신호(CML_OUT, /CML_OUT)는 그 스윙범위가 접지전압(VSS)의 레벨에 치우쳐진 상태에서 설정된 스윙폭을 갖게 되는 것을 예상할 수 있다.
그런데, 일반적으로 'CML 영역에서 스윙하는 신호'라고 하면, 그 스윙범위가 전원전압(VDD)의 레벨에 치우쳐진 상태에서 설정된 스윙폭을 갖는 신호를 의미한다. 즉, 일반적인 반도체 장치에서는 'CML 영역에서 스윙하는 신호'를 사용할 때에 그 스윙범위가 접지전압(VSS)의 레벨에 치우쳐진 상태에서 설정된 스윙폭을 갖는 신호를 사용하는 것이 아니라 그 스윙범위가 전원전압(VDD)의 레벨에 치우쳐진 상태에서 설정된 스윙폭을 갖는 신호를 사용한다.
따라서, 도 3a 및 도 3b에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로에서 출력되는 CML 영역에서 스윙하는 신호(CML_OUT, /CML_OUT)의 스윙범위를 접지전압(VSS)의 레벨에 치우쳐진 상태에서 전원전압(VDD)의 레벨에 치우쳐진 상태가 되도록 하기 위한 과정이 필요해질 수 있다.
이때, 도 3a 및 도 3b에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로에서 출력되는 CML 영역에서 스윙하는 신호(CML_OUT, /CML_OUT)의 스윙범위를 접지전압(VSS)의 레벨에 치우쳐진 상태에서 전원전압(VDD)의 레벨에 치우쳐진 상태가 되도록 하기 위한 과정에 필요한 회로는 실질적으로 이미 도 2에 제시되어 있다. 즉, 도 2에 도시된 스윙레벨 전환부(220A)의 구성에서 NMOS 트랜지스터(TN1, TN2)와 PMOS 트랜지스터(TP1, TP2)의 역할을 반대로만 해주면 전술한 동작을 수행하는 것이 가능해진다.
좀 더 구체적으로 상기의 구성을 도 4를 참조하여 표현해보면, 제1 전원전압(VDD1)을 전원으로 사용하며, 소스클록(CML_IN, /CML_IN)을 버퍼링하여 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P1, /CML_TRANS_P1)을 생성하기 위한 CML 클록 생성 버퍼링부(400)와, 제1 전원전압(VDD1)을 전원으로 사용하며, CML 클록 생성 버퍼링부(400)로부터 전달되는 제1 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_P1, /CML_TRANS_P1)을 입력받아 그 스윙 기준레벨을 제1 레벨보다 낮은 제2 레벨로 전환하여 출력(CML_TRANS_L1, /CML_TRANS_L1)하기 위한 제1 스윙레벨 전환부(420), 및 제2 전원전압(VDD2)을 전원으로 사용하며, 제1 스윙레벨 전환 부(420)로부터 전달되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L1, /CML_TRANS_L1)을 입력받아 그 스윙 기준레벨을 제2 레벨보다 높은 제3 레벨로 전환하여 출력하기 위한 제2 스윙레벨 전환부(460)를 구비하도록 할 수 있다.
또한, 제1 스윙레벨 전환부(420)와 제2 스윙레벨 전환부(460) 사이에는 도 3a에 도시된 CML 클록 전달 버퍼링부(240A)와 유사한 형태의 상세회로구성을 갖는 제1 CML 클록 전달 버퍼링부(440)가 더 구비될 수 있다. 즉, 제2전원전압(VDD2)을 전원으로 사용하며, 제1 스윙레벨 전환부(420)로부터 전달되는 제2 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L1, /CML_TRANS_L1)을 버퍼링하여 제2 스윙레벨 전환부(460)로 전달(CML_TRANS_P2, /CML_TRANS_P2)하기 위한 제1 CML 클록 전달 버퍼링부(440)를 더 구비할 수 있다.
또한, 제2 스윙레벨 전환부(460)의 출력단에는 도 3a에 도시된 CML 클록 생성 버퍼링부(200A)와 유사한 형태의 구성을 갖는 제2 CML 클록 전달 버퍼링부(480)가 더 구비될 수 있다. 즉, 제2 전원전압(VDD2)을 전원으로 사용하며, 제2 스윙레벨 전환부(460)로부터 전달되는 제3 레벨을 기준으로 스윙하는 CML 클록(CML_TRANS_L2, /CML_TRANS_L2)을 버퍼링하여 설정된 동작을 수행하는 내부회로(도면에 도시되지 않음)로 전달(CML_OUT, /CML_OUT)하기 위한 제2 CML 클록 전달 버퍼링부(480)를 더 구비할 수 있다.
그리고, 도 4를 참조하여 전술한 구성에서 제1레벨과 제3레벨은 서로 같을 수도 있고, 제1레벨이 제3레벨보다 더 높을 수도 있으며, 제1레벨이 제3레벨보다 더 낮을 수도 있다. 즉, 제1레벨과 제3레벨은 서로 종속되는 관계가 아니므로 제1 전원전압(VDD1)이 제2 전원전압(VDD2)보다 높을 수도 있고 제1 전원전압(VDD1)이 제2 전원전압(VDD2)보다 낮을 수도 있다.
그리고, 도 4를 참조하여 전술한 구성을 바탕으로 그 동작을 도 5를 참조하여 설명하면 다음과 같다.
먼저, 제1 전원전압(VDD1)의 레벨이 2.1V라고 하면 CML 클록 생성 버퍼링부(400)에서 출력되는 CML 영역에서 스윙하는 신호(CML_TRANS_P1, /CML_TRANS_P1)의 스윙 폭은 0.4V 스윙범위는 2.1V ~ 1.7V가 된다.
이와 같이 스윙 폭은 0.4V 스윙범위는 2.1V ~ 1.7V가 되는 CML 영역에서 스윙하는 신호(CML_TRANS_P1, /CML_TRANS_P1)를 도 3a에 도시된 스윙레벨 전환부(220A)와 동일한 동작을 수행하는 제1 스윙레벨 전환부(420) - CML 클록 생성 버퍼링부(400)와 동일하게 제1 전원전압(VDD1)을 전원으로 사용함 - 로 제공하여 스윙기준레벨을 전환하는 동작을 수행하게 되면, 제1 스윙레벨 전환부(420)에서는 스윙 폭은 0.4V 스윙범위는 0.4V ~ 0V가 되는 CML 영역에서 스윙하는 신호(CML_TRANS_P2, /CML_TRANS_P2)를 출력하게 된다.
그리고, 스윙 폭은 0.4V 스윙범위는 0.4V ~ 0V가 되는 CML 영역에서 스윙하는 신호(CML_TRANS_P2, /CML_TRANS_P2)를 도 3a에 도시된 스윙레벨 전환부(220A)와 반대 동작을 수행하는 제2 스윙레벨 전환부(460) - 제1 스윙레벨 전환부(420)와 동일한 전원전압을 사용하지 않음, 여기서는 제2 전원전압(VDD2)을 사용하는 것으로 가정함 - 로 제공하여 스윙 기준레벨을 전환하는 동작을 수행하게 되면, 제2 스윙레벨 전환부(460)에서는 스윙 폭은 0.4V 스윙범위는 1.2V ~ 0.8V가 되는 CML 영역 에서 스윙하는 신호(CML_OUT, /CML_OUT)를 출력하게 된다.
전술한 바와 같이 서로 반대의 동작을 수행하되 제공되는 전원전압의 레벨이 서로 다른 제1 스윙레벨 전환부(420)와 제2 스윙레벨 전환부(460)를 같이 사용하게 되면, CML 영역에서 스윙하는 신호(CML_IN, /CML_IN)의 스윙영역을 바꾸지 않고 그대로 CML 영역에서 스윙하도록 하는 상태에서 안정적으로 전원전압 레벨 쉬프팅 동작을 수행할 수 있을 뿐만 아니라, 입력되는 CML 영역에서 스윙하는 신호(CML_IN, /CML_IN)와 출력되는 CML 영역에서 스윙하는 신호(CML_OUT, /CML_OUT)가 모두 전원전압(VDD1 or VDD2) 레벨 쪽으로 치우쳐서 스윙하는 상태가 되도록 할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, CML 영역에서 스윙하는 신호의 전원전압 레벨 쉬프팅을 수행하는 과정 중간에 CML 영역에서 스윙하는 신호의 스윙레벨을 적절히 이동시키는 동작을 추가함으로써, 스윙영역을 변환시킬 필요없이 CML 영역에서 스윙하는 신호를 CML 영역에서 스윙하는 신호로 그대로 전원전압 레벨 쉬프팅할 수 있다.
이로 인해, CML 영역에서 스윙하는 신호를 전원전압 레벨 쉬프팅하는 과정에서 지터(jitter)가 발생하거나 듀티 비(duty ratio)가 틀어지는 현상을 최소화할 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1a는 종래기술에 따른 반도체 장치에서 CMOS 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로를 상세히 도시한 회로도.
도 1b는 종래기술에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로를 상세히 도시한 회로도.
도 2는 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위한 사용되는 회로를 도시한 블록 다이어그램.
도 3a는 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로를 상세히 도시한 회로도.
도 3b은 도 2에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로를 상세히 도시한 회로도.
도 3c는 도 2, 도 3a, 도 3b에 각각 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로의 동작을 설명하기 위해 도시된 파형도.
도 4는 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로를 도시한 블록 다이어그램.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 장치에서 CML 영역에서 스윙하는 신호의 전원전압 레벨을 쉬프팅하기 위해 사용되는 회로의 동작을 설명하기 위해 도시된 파형도.
*도면의 주요부분에 대한 부호의 설명
100 : CMOS 전압레벨 쉬프터 120, 140 : CML 버퍼
200, 200A, 200B, 400 : CML 클록 생성 버퍼링부
240A, 240B : CML 클록 전달 버퍼링부
420 : 제1 스윙레벨 전환부
460 : 제2 스윙레벨 전환부
220A, 220B : 스윙레벨 전환부 222A : 전류경로 전환제어부
224A, 224B : CML 클록 생성부 222B : 전압레벨 감압부
440 : 제1 CML 클록 전달 버퍼링부
480 : 제2 CML 클록 전달 버퍼링부

Claims (23)

  1. 제1 전원전압을 전원으로 사용하며, 제1 레벨을 기준으로 스윙하는 CML 클록을 입력받아 그 스윙 기준레벨을 제2 레벨 - 상기 제1 레벨보다 낮음 - 로 전환하기 위한 스윙레벨 전환부; 및
    제2 전원전압을 전원으로 사용하며, 상기 스윙레벨 전환부로부터 전달되는 제2 레벨을 기준으로 스윙하는 CML 클록을 버퍼링하기 위한 CML 클록 전달 버퍼링부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 전원전압을 전원으로 사용하며, 소스클록을 버퍼링하여 상기 제1 레벨을 기준으로 스윙하는 CML 클록을 생성한 뒤 상기 스윙레벨 전환부에 제공하기 위한 CML 클록 생성 버퍼링부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 스윙레벨 전환부는,
    상기 제1 레벨을 기준으로 스윙하는 CML 클록에 응답하여 제1 전원전압단을 통해 제공되는 전류가 CML 클록출력단 - 접지전압단과 사이에 설정된 값을 갖는 저항이 접속됨 - 으로 흐르도록 제어하거나 접지전압단으로 흐르도록 제어함으로써, 상기 CML 클록출력단을 통해 상기 제2 레벨을 기준으로 스윙하는 CML 클록을 생성하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 스윙레벨 전환부는,
    상기 제1 레벨을 기준으로 스윙하는 CML 클록에 응답하여 상기 제1전원전압단과 상기 CML 클록출력단 사이에 위치하는 전류경로전환노드와 접지전압단이 연결되는 것을 온/오프 제어하기 위한 전류경로 전환제어부; 및
    상기 전류경로 전환제어부의 동작결과에 대응하여 상기 CML 클록출력단을 통해 상기 제2 레벨을 기준으로 스윙하는 CML 클록을 생성하기 위한 CML 클록 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 전류경로 전환제어부는,
    게이트로 인가되는 상기 제1 레벨을 기준으로 스윙하는 CML 클록에 응답하여 드레인 접속된 상기 전류경로전환노드와 소스 접속된 전류경로 공통노드가 연결되 는 것을 제어하기 위한 전류경로 선택 NMOS 트랜지스터; 및
    상기 전류경로 공통노드에서 접지전압단으로 싱킹전류가 흐르도록 하기 위한 전류경로 싱킹전류원을 구비하는 반도체 장치.
  6. 제5항에 있어서,
    상기 CML 클록 생성부는,
    상기 제1 전원전압단에서 상기 전류경로전환노드로 소싱전류가 흐르도록 하기 위한 전류경로 소싱전류원;
    게이트로 인가되는 설정된 레벨을 갖는 캐스케이드 전압에 응답하여 소스 접속된 상기 전류경로전환노드와 드레인 접속된 상기 CML 클록출력단 사이를 캐스케이드 연결하기 위한 캐스케이드 PMOS 트랜지스터; 및
    상기 CML 클록출력단과 접지전압단 사이에 접속되어 상기 CML 클록출력단을 통해 출력되는 상기 제2 레벨을 기준으로 스윙하는 CML 클록의 스윙 폭을 조절하는 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 싱킹전류와 상기 소싱전류는 서로 같은 크기를 갖는 것을 특징으로 하는 반도체 장치.
  8. 제4항에 있어서,
    상기 전류경로 전환제어부는,
    게이트로 인가되는 상기 제1 레벨을 기준으로 스윙하는 CML 클록 중 정 CML 클록에 응답하여 드레인 접속된 상기 전류경로전환노드 중 부 노드와 소스 접속된 전류경로 공통노드가 연결되는 것을 제어하기 위한 제1 전류경로 선택 NMOS 트랜지스터;
    게이트로 인가되는 상기 제1 레벨을 기준으로 스윙하는 CML 클록 중 부 CML 클록에 응답하여 드레인 접속된 상기 전류경로전환노드 중 정 노드와 소스 접속된 전류경로 공통노드가 연결되는 것을 제어하기 위한 제2 전류경로 선택 NMOS 트랜지스터; 및
    상기 전류경로 공통노드에서 접지전압단으로 설정된 크기의 전류가 싱킹되도록 하기 위한 전류경로 싱킹전류원을 구비하는 반도체 장치.
  9. 제8항에 있어서,
    상기 CML 클록 생성부는,
    상기 제1 전원전압단에서 상기 전류경로전환노드 중 부 노드로 제1 소싱전류가 흐르도록 하기 위한 제1 전류경로 소싱전류원;
    게이트로 인가되는 설정된 레벨을 갖는 캐스케이드 전압에 응답하여 소스 접속된 상기 전류경로전환노드 중 부 노드와 드레인 접속된 상기 CML 클록출력단 중 부 출력단 사이를 캐스케이드 연결하기 위한 제1 캐스케이드 PMOS 트랜지스터;
    상기 CML 클록출력단 중 부 출력단과 접지전압단 사이에 접속되어 상기 CML 클록출력단 중 부 출력단을 통해 출력되는 상기 제2 레벨을 기준으로 스윙하는 CML 클록 중 부 클록의 스윙 폭을 조절하는 제1 저항;
    상기 제1 전원전압단에서 상기 전류경로전환노드 중 정 노드로 제2 소싱전류가 흐르도록 하기 위한 제2 전류경로 소싱전류원;
    게이트로 인가되는 설정된 레벨을 갖는 캐스케이드 전압에 응답하여 소스 접속된 상기 전류경로전환노드 중 정 노드와 드레인 접속된 상기 CML 클록출력단 중 정 출력단 사이를 캐스케이드 연결하기 위한 제2 캐스케이드 PMOS 트랜지스터;
    상기 CML 클록출력단 중 정 출력단과 접지전압단 사이에 접속되어 상기 CML 클록출력단 중 정 출력단을 통해 출력되는 상기 제2 레벨을 기준으로 스윙하는 CML 클록 중 정 클록의 스윙 폭을 조절하는 제2 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 싱킹전류와 상기 제1 소싱전류 및 상기 제2 소싱전류는 서로 같은 크기를 갖는 것을 특징으로 하는 반도체 장치.
  11. 제2항에 있어서,
    상기 스윙레벨 전환부는,
    상기 제1 레벨을 기준으로 스윙하는 CML 클록의 전압레벨을 설정된 레벨만큼 감압시켜 CML 감압클록으로서 출력하기 위한 전압레벨 감압부; 및
    상기 CML 감압클록에 응답하여 상기 제1 전원전압단을 통해 제공되는 전류가 CML 클록출력단 - 접지전압단과 사이에 설정된 값을 갖는 저항이 접속됨 - 으로 제공되는 것을 온/오프 제어함으로서, 상기 CML 클록출력단을 통해 상기 제2 레벨을 기준으로 스윙하는 CML 클록을 생성하기 위한 CML 클록 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 전압레벨 감압부는,
    게이트로 인가되는 상기 제1 레벨을 기준으로 스윙하는 CML 클록에 응답하여 드레인 접속된 상기 제1 전원전압단과 소스 접속된 감압클록 출력단 사이를 소스 팔로우 연결함으로서, 상기 감압클록 출력단을 통해 상기 CML 감압클록이 출력되도록 하기 위한 소스 팔로우 NMOS 트랜지스터; 및
    상기 감압클록 출력단에서 접지전압단으로 싱킹전류가 흐르도록 하기 위한 감압싱킹전류원을 구비하는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 CML 클록 생성부는,
    상기 제1 전원전압단에서 클록생성 공통노드로 소싱전류가 흐르도록 하기 위한 클록생성 소싱전류원;
    게이트로 인가되는 상기 CML 감압클록에 응답하여 소스 접속된 상기 클록생성 공통노드와 드레인 접속된 상기 CML 클록출력단이 연결되는 것을 제어하기 위한 클록생성 PMOS 트랜지스터; 및
    상기 CML 클록출력단과 접지전압단 사이에 접속되어 상기 CML 클록출력단을 통해 출력되는 상기 제2 레벨을 기준으로 스윙하는 CML 클록의 스윙 폭을 조절하는 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 싱킹전류와 상기 소싱전류는 서로 같은 크기를 갖는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    상기 전압레벨 감압부는,
    게이트로 인가되는 상기 제1 레벨을 기준으로 스윙하는 CML 클록 중 정 CML 클록에 응답하여 드레인 접속된 상기 제1 전원전압단과 소스 접속된 감압클록 출력단 중 부 출력단 사이를 소스 팔로우 연결함으로서, 상기 감압클록 출력단 중 부 출력단을 통해 상기 CML 감압클록 중 부 클록이 출력되도록 하기 위한 제1 소스 팔로우 NMOS 트랜지스터;
    상기 제1 감압클록 출력단에서 접지전압단으로 제1 싱킹전류가 흐르도록 하기 위한 제1 감압싱킹전류원;
    게이트로 인가되는 상기 제1 레벨을 기준으로 스윙하는 CML 클록 중 부 CML 클록에 응답하여 드레인 접속된 상기 제1 전원전압단과 소스 접속된 감압클록 출력단 중 정 출력단 사이를 소스 팔로우 연결함으로서, 상기 감압클록 출력단 중 정 출력단을 통해 상기 CML 감압클록 중 정 클록이 출력되도록 하기 위한 제2 소스 팔로우 NMOS 트랜지스터; 및
    상기 제2 감압클록 출력단에서 접지전압단으로 제2 싱킹전류가 흐르도록 하기 위한 제2 감압싱킹전류원을 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 CML 클록 생성부는,
    상기 제1 전원전압단에서 클록생성 공통노드로 소싱전류가 흐르도록 하기 위한 클록생성 소싱전류원;
    게이트로 인가되는 상기 CML 감압클록 중 부 클록에 응답하여 소스 접속된 상기 클록생성 공통노드와 드레인 접속된 상기 CML 클록출력단 중 정 출력단이 연결되는 것을 제어하기 위한 제1 클록생성 PMOS 트랜지스터;
    상기 CML 클록출력단 중 정 출력단과 접지전압단 사이에 접속되어 상기 CML 클록출력단 중 정 출력단을 통해 출력되는 상기 제2 레벨을 기준으로 스윙하는 CML 클록 중 정 클록의 스윙 폭을 조절하는 제1저항;
    게이트로 인가되는 상기 CML 감압클록 중 정 클록에 응답하여 소스 접속된 상기 클록생성 공통노드와 드레인 접속된 상기 CML 클록출력단 중 부 출력단이 연결되는 것을 제어하기 위한 제2 클록생성 PMOS 트랜지스터; 및
    상기 CML 클록출력단 중 부 출력단과 접지전압단 사이에 접속되어 상기 CML 클록출력단 중 부 출력단을 통해 출력되는 상기 제2 레벨을 기준으로 스윙하는 CML 클록 중 부 클록의 스윙 폭을 조절하는 제2저항을 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 싱킹전류와 상기 제2 싱킹전류 및 상기 소싱전류는 서로 같은 크기를 갖는 것을 특징으로 하는 반도체 장치.
  18. 제2항에 있어서,
    상기 CML 클록 생성 버퍼링부는,
    게이트를 통해 인가되는 상기 소스클록 중 정 클록에 응답하여 드레인 접속된 버퍼링 CML 출력노드 중 부 출력노드와 소스 접속된 버퍼링 공통노드가 연결되는 것을 제어하기 위한 제1 버퍼링 NMOS 트랜지스터;
    제1 전원전압단과 상기 버퍼링 CML 출력노드 중 부 출력노드 사이에 접속되어 상기 버퍼링 CML 출력노드 중 부 출력노드로 출력되는 상기 제1 레벨을 기준으로 스윙하는 CML 클록 중 부 CML 클록의 스윙 폭을 조절하기 위한 제1 버퍼링 저항;
    게이트를 통해 인가되는 상기 소스클록 중 부 클록에 응답하여 드레인 접속된 상기 버퍼링 CML 출력노드 중 부 출력노드와 소스 접속된 상기 버퍼링 공통노드가 연결되는 것을 제어하기 위한 제2 버퍼링 NMOS 트랜지스터;
    상기 제1 전원전압단과 상기 버퍼링 CML 출력노드 중 정 출력노드 사이에 접속되어 상기 버퍼링 CML 출력노드 중 정 출력노드로 출력되는 상기 제1 레벨을 기준으로 스윙하는 CML 클록 중 정 CML 클록의 스윙 폭을 조절하기 위한 제2 버퍼링 저항; 및
    상기 버퍼링 공통노드에서 접지전압단으로 버퍼링 싱킹전류가 흐르도록 하기 위한 버퍼링 싱킹전류원을 구비하는 반도체 장치.
  19. 제2항에 있어서,
    상기 CML 클록 전달 버퍼링부는,
    상기 제2 전원전압단에서 버퍼링 공통노드로 버퍼링 소싱전류가 흐르도록 하기 위한 버퍼링 소싱전류원;
    게이트로 인가되는 상기 제2 레벨을 기준으로 스윙하는 CML 클록 중 부 클록에 응답하여 소스 접속된 상기 버퍼링 공통노드와 드레인 접속된 버퍼링 CML 출력노드 중 정 출력노드가 연결되는 것을 제어하기 위한 제1 버퍼링 PMOS 트랜지스터;
    상기 버퍼링 CML 출력노드 중 정 출력노드와 접지전압단 사이에 접속되어 상기 버퍼링 CML 출력노드 중 정 출력노드를 통해 출력되는 상기 제2 레벨을 기준으로 스윙하는 CML 클록 중 정 클록의 스윙 폭을 조절하는 제1저항;
    게이트로 인가되는 상기 제2 레벨을 기준으로 스윙하는 CML 클록 중 정 클록에 응답하여 소스 접속된 상기 버퍼링 공통노드와 드레인 접속된 상기 버퍼링 CML 출력노드 중 부 출력노드가 연결되는 것을 제어하기 위한 제2 버퍼링 PMOS 트랜지스터; 및
    상기 버퍼링 CML 출력노드 중 부 출력노드와 접지전압단 사이에 접속되어 상기 버퍼링 CML 출력노드 중 부 출력노드를 통해 출력되는 상기 제2 레벨을 기준으로 스윙하는 CML 클록 중 부 클록의 스윙 폭을 조절하는 제2저항을 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제1 전원전압 및 접지전압을 전원으로 사용하며, 제1 레벨을 기준으로 스윙하는 CML 클록을 입력받아 그 스윙 기준레벨을 접지전압의 레벨보다 설정된 레벨만큼 높은 제2 레벨 - 상기 제1 레벨보다 낮음 - 로 전환하기 위한 제1 스윙레벨 전환부;
    제2 전원전압 및 접지전압을 전원으로 사용하며, 상기 제1 스윙레벨 전환부로부터 전달되는 제2 레벨을 기준으로 스윙하는 CML 클록을 입력받아 그 스윙 기준레벨을 상기 제2 전원전압의 레벨보다 설정된 레벨만큼 낮은 제3 레벨 - 상기 제2 레벨보다 높음 - 로 전환하기 위한 제2 스윙레벨 전환부
    를 구비하는 반도체 장치.
  21. 제20항에 있어서,
    상기 제1 전원전압 및 접지전압을 전원으로 사용하며, 소스클록을 버퍼링하여 상기 제1 전원전압의 레벨보다 설정된 레벨만큼 낮은 상기 제1 레벨을 기준으로 스윙하는 CML 클록을 생성한 뒤 상기 제1 스윙레벨 전환부에 제공하기 위한 CML 클록 생성 버퍼링부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서,
    상기 제2전원전압 및 접지전압을 전원으로 사용하며, 상기 제1 스윙레벨 전환부로부터 전달되는 제2 레벨을 기준으로 스윙하는 CML 클록을 버퍼링하여 상기 제2 스윙레벨 전환부로 전달하기 위한 제1 CML 클록 전달 버퍼링부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서,
    상기 제2 전원전압 및 접지전압을 전원으로 사용하며, 상기 제2 스윙레벨 전환부로부터 전달되는 제3 레벨을 기준으로 스윙하는 CML 클록을 버퍼링하여 설정된 동작을 수행하는 내부회로로 전달하기 위한 제2 CML 클록 전달 버퍼링부를 더 구비하는 것을 특징으로 하는 반도체 장치.
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