JP5065424B2 - リンギング抑制回路 - Google Patents
リンギング抑制回路 Download PDFInfo
- Publication number
- JP5065424B2 JP5065424B2 JP2010005894A JP2010005894A JP5065424B2 JP 5065424 B2 JP5065424 B2 JP 5065424B2 JP 2010005894 A JP2010005894 A JP 2010005894A JP 2010005894 A JP2010005894 A JP 2010005894A JP 5065424 B2 JP5065424 B2 JP 5065424B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- potential side
- signal line
- switching element
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Description
このような通信ネットワークでは、バスラインがレセッシブレベルとドミナントレベルとの間に変化する際に、信号波形にリンギング(オーバーシュート,アンダーシュート)が生じることが問題となる。例えば、ドミナントレベルからレセッシブレベルに変化する場合には、バスラインが有するインダクタンス分によって蓄積されている電流エネルギーによりアンダーシュートが発生する。
本発明は上記事情に鑑みてなされたものであり、その目的は、フリーホイールダイオードを用いることなく、より低い電圧のアンダーシュートでも低減できるリンギング抑制回路を提供することにある。
以下、第1実施例について図1ないし図4を参照して説明する。図2は、差動通信ネットワークの構成を示す。差動通信ネットワーク1は、車両に搭載される複数のノード2間の制御通信のために、それらのノード2がツイストペア線で構成される伝送線路3を介して並列にバス接続されたネットワークである。各ノード2は、それぞれ車両の状態を検出するためのセンサ類やセンサからの情報に基づいてアクチュエータをコントロールする制御用のコントローラ(ECU:Electronic Control Unit)である。各ノード2にはそれぞれ通信回路が設けられており、伝送線路3での通信プロトコルに従って送信データや受信データを通信信号に変換し、他のノード2との通信を行う。伝送線路2の途中には、適宜、伝送線路3を分岐するためのハブ4が設けられている。
尚、上記の作用は、送信ドライバ回路11が伝送線路12をドライブした場合に限らず、他のノードが同様に伝送線路12をドライブすることで送信された信号を、送信ドライバ回路11に併設されている図示しない受信回路が受信する場合についても同様に作用する。
図5及び図6は第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例は、第1実施例における基準電圧源21,22に相当する構成を具体的な回路で示したものである。電源Vccとグランドとの間には、抵抗素子23及び24の直列回路が接続されており、それらの共通接続点は、抵抗素子25を介してオペアンプ26の反転入力端子に接続されている。
そして、信号線12Pの電位VBMが低下して(Vgp−VBM>Vt)になるとNチャネルMOSFET19がオンするので、第1実施例と同様にアンダーシュートが抑制される。また、信号線12Mの電位VBPが上昇して(Vgm−VBP>−Vt)になるとPチャネルMOSFET20がオンするので、やはり同様にアンダーシュートが抑制される。
図6は、図3と同じ通信ネットワークのモデルを用いてリンギング抑制回路46の動作をシミュレーションした結果を示す。リンギング抑制回路46を設けた場合のアンダーシュートレベルは最大で−0.5V程度,オーバーシュートレベルは最大で3.1V程度に低下している。
図7及び図8は参考例を示すものであり、第2実施例と異なる部分について説明する。参考例のリンギング抑制回路47は、第2実施例における第1電位調整回路36より加算回路31及び反転バッファ回路35を削除して、抵抗素子23及び24の共通接続点をNチャネルMOSFET19のゲートに直接接続し、第2電位調整回路44より減算回路44を削除して、抵抗素子37及び38の共通接続点をPチャネルMOSFET20のゲートに直接接続したものである。すなわち、抵抗素子23及び24が第1基準電位付与回路(第1基準電位付与手段)48を構成し、抵抗素子37及び38が第2基準電位付与回路(第2基準電位付与手段)49を構成している。そして、抵抗素子23及び24の共通接続点の電位が第1基準電位,抵抗素子37及び38の共通接続点の電位が第2基準電位となっている。
図9は第3実施例であり、第1実施例における第1,第2基準電圧源21,22に相当する構成に、バンドギャップリファレンス回路51を用いたものである。バンドギャップリファレンス回路51の正側端子52は、電流源53を介して電源Vccに接続されていると共に、抵抗素子54及びNPNトランジスタ55の直列回路を介して負側端子56に接続されている。また、正側端子52は、抵抗素子57,NPNトランジスタ58及び抵抗素子59の直列回路を介して負側端子56に接続されている。
VBG=VBE(T1)+(kT/q)(R2/R3)ln(R2/R1)
但し、
VBE(T1):NPNトランジスタ55のベース−エミッタ間電圧
R1〜R3:抵抗素子54,57,59の抵抗値
k:ボルツマン定数,q:電子の電荷,T:絶対温度
である。
以上のように第3実施例によれば、基準電圧源21,22を、バンドギャップリファレンス回路51を用いて構成するので、動作環境温度が変化する場合でも、NチャネルMOSFET19,PチャネルMOSFET20のゲートに安定した電位を付与できる。
図10は第4実施例であり、第2実施例の第1電位調整回路36,第2電位調整回路45の構成を若干変更して、第1電位調整回路61,第2電位調整回路62を構成した場合を示す。すなわち、第2実施例の第1電位調整回路36,第2電位調整回路45では、抵抗素子29,42に対して共通に中点電位VMを付与していたが、第1電位調整回路61,第2電位調整回路62では、中点電位VMを付与する替わりに、抵抗素子29を信号線12Mに接続し、抵抗素子42を信号線12Pに接続している。この場合、第1電位調整回路61によってNチャネルMOSFET19のゲートに与えられる電位Vgpは(VBM+Vr1),第2電位調整回路62によってPチャネルMOSFET20のゲートに与えられる電位Vgmは(Vr2−VBP)となる。
図11は第5実施例であり、第1実施例と異なる部分について説明する。第5実施例のリンギング抑制回路63は、NチャネルMOSFET19をNPNトランジスタ(高電位側スイッチング素子)64に置き換え、PチャネルMOSFET20をPNPトランジスタ(低電位側スイッチング素子)65に置き換えた構成である。そして、NPNトランジスタ64のベースは、抵抗素子66を介して第1基準電圧源21’の正側端子に接続されており、PNPトランジスタ65のベースは、抵抗素子67を介して第2基準電圧源22’の正側端子に接続されている。また、第1基準電圧源21’,第2基準電圧源22’によって付与される基準電位は、それぞれNPNトランジスタ64,PNPトランジスタ65のベース−エミッタ間電圧VBEに等しくなるように設定されている。
以上のように構成される第5実施例によれば、NPNトランジスタ64,PNPトランジスタ65を用いてリンギング抑制回路63を構成した場合も、第1実施例と同様の効果が得られる。
基準電圧源21,22が与える基準電圧や、第2実施例における共通接続点の電位Vr1,Vr2のレベルは、個別の設計において抑制するアンダーシュートのレベルに応じて適宜設定すれば良い。
第1実施例において、第1基準電圧源21,第2基準電圧源22を削除し、NチャネルMOSFET19のゲートを信号線12Mに直結し、PチャネルMOSFET20のゲートを信号線12Pに直結しても良い。斯様に構成すれば、信号線12P,12M間の電位差が(VBP+Vt<VBM)以上となった場合に、NチャネルMOSFET19,PチャネルMOSFET20を同時にオンさせることができる。また、第5実施例についても同様に、第1基準電圧源21’,第2基準電圧源22’を削除しても良い。
CAN以外の差動通信プロトコルに適用しても良い。
Claims (9)
- 高電位側信号線及び低電位側信号線により差動信号を伝送する伝送線路に接続され、前記伝送線路を介して通信を行う通信回路に使用されるもので、
高電位基準点と前記高電位側信号線との間に接続される高電位側スイッチング素子と、
前記低電位側信号線と低電位基準点との間に接続される低電位側スイッチング素子と、
前記信号線の電位と、前記スイッチング素子の制御端子に付与される電位との差に応じて前記スイッチング素子をオンさせて、前記信号線に発生しようとするリンギングの抑制を図るリンギング抑制手段とを備え、
前記リンギング抑制手段は、
前記高電位側スイッチング素子の制御端子を前記低電位側信号線に接続すると共に、
前記低電位側スイッチング素子の制御端子を前記高電位側信号線に接続して構成されることを特徴とするリンギング抑制回路。 - 高電位側信号線及び低電位側信号線により差動信号を伝送する伝送線路に接続され、前記伝送線路を介して通信を行う通信回路に使用されるもので、
高電位基準点と前記高電位側信号線との間に接続される高電位側スイッチング素子と、
前記低電位側信号線と低電位基準点との間に接続される低電位側スイッチング素子と、
前記信号線の電位と、前記スイッチング素子の制御端子に付与される電位との差に応じて前記スイッチング素子をオンさせて、前記信号線に発生しようとするリンギングの抑制を図るリンギング抑制手段とを備え、
前記リンギング抑制手段は、
前記高電位側スイッチング素子の制御端子と前記低電位側信号線との間に挿入され、前記高電位側スイッチング素子をオンさせるための電位を調整する第1電位調整回路と、
前記低電位側スイッチング素子の制御端子と前記高電位側信号線との間に挿入され、前記低電位側スイッチング素子をオンさせるための電位を調整する第2電位調整回路とで構成されることを特徴とするリンギング抑制回路。 - 前記高電位側信号線と前記低電位側信号線との中点電位を検出する中点電位検出手段を備え、
前記第1電位調整回路は、前記中点電位に所定電圧を加算した電圧を、前記高電位側スイッチング素子の制御端子に出力し、
前記第2電位調整回路は、所定電圧より前記中点電位を減算した電圧を、前記低電位側スイッチング素子の制御端子に出力することを特徴とする請求項2記載のリンギング抑制回路。 - 前記第1電位調整回路は、前記低電位側信号線の電位に所定電圧を加算した電圧を、前記高電位側スイッチング素子の制御端子に出力し、
前記第2電位調整回路は、所定電圧より前記高電位側信号線の電位を減算した電圧を、前記低電位側スイッチング素子の制御端子に出力することを特徴とする請求項2記載のリンギング抑制回路。 - 前記第1及び第2電位調整回路は、バンドギャップリファレンス回路を用いて構成されていることを特徴とする請求項2記載のリンギング抑制回路。
- 前記高電位側スイッチング素子を、制御端子がゲートに対応し、ドレインが前記高電位基準点に接続され、ソースが前記高電位側信号線に接続されるNチャネルMOSFETで構成し、
前記低電位側スイッチング素子を、制御端子がゲートに対応し、ドレインが前記低電位基準点に接続され、ソースが前記低電位側信号線に接続されるPチャネルMOSFETで構成したことを特徴とする請求項1ないし5の何れかに記載のリンギング抑制回路。 - 前記高電位側スイッチング素子を、制御端子がベースに対応し、エミッタが前記高電位基準点に接続され、コレクタが前記高電位側信号線に接続されるNPNトランジスタで構成し、
前記低電位側スイッチング素子を、制御端子がベースに対応し、エミッタが前記低電位基準点に接続され、コレクタが前記低電位側信号線に接続されるPNPトランジスタで構成したことを特徴とする請求項1ないし6の何れかに記載のリンギング抑制回路。 - 高電位側信号線及び低電位側信号線により差動信号を伝送する伝送線路に接続され、前記伝送線路を介して通信を行う通信回路に使用されるもので、
高電位基準点と前記高電位側信号線との間に接続される高電位側スイッチング素子と、
前記低電位側信号線と低電位基準点との間に接続される低電位側スイッチング素子と、
前記信号線の電位と、前記スイッチング素子の制御端子に付与される電位との差に応じて前記スイッチング素子をオンさせて、前記信号線に発生しようとするリンギングの抑制を図るリンギング抑制手段とを備え、
前記高電位側スイッチング素子を、制御端子がベースに対応し、エミッタが前記高電位基準点に接続され、コレクタが前記高電位側信号線に接続されるNPNトランジスタで構成し、
前記低電位側スイッチング素子を、制御端子がベースに対応し、エミッタが前記低電位基準点に接続され、コレクタが前記低電位側信号線に接続されるPNPトランジスタで構成し、
前記リンギング抑制手段は、
前記NPNトランジスタのベースを、抵抗素子を介して前記低電位側信号線に接続すると共に、
前記PNPトランジスタのベースを、抵抗素子を介して前記高電位側信号線に接続して構成されることを特徴とするリンギング抑制回路。 - 高電位側信号線及び低電位側信号線により差動信号を伝送する伝送線路に接続され、前記伝送線路を介して通信を行う通信回路に使用されるもので、
高電位基準点と前記高電位側信号線との間に接続される高電位側スイッチング素子と、
前記低電位側信号線と低電位基準点との間に接続される低電位側スイッチング素子と、
前記信号線の電位と、前記スイッチング素子の制御端子に付与される電位との差に応じて前記スイッチング素子をオンさせて、前記信号線に発生しようとするリンギングの抑制を図るリンギング抑制手段とを備え、
前記高電位側スイッチング素子を、制御端子がベースに対応し、エミッタが前記高電位基準点に接続され、コレクタが前記高電位側信号線に接続されるNPNトランジスタで構成し、
前記低電位側スイッチング素子を、制御端子がベースに対応し、エミッタが前記低電位基準点に接続され、コレクタが前記低電位側信号線に接続されるPNPトランジスタで構成し、
前記リンギング抑制手段は、
前記NPNトランジスタのベースと前記低電位側信号線との間に挿入される抵抗素子及び基準電圧源の直列回路と、
前記PNPトランジスタのベースと前記高電位側信号線との間に挿入される抵抗素子及び基準電圧源の直列回路とで構成されることを特徴とするリンギング抑制回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010005894A JP5065424B2 (ja) | 2010-01-14 | 2010-01-14 | リンギング抑制回路 |
US13/004,916 US8427220B2 (en) | 2010-01-14 | 2011-01-12 | Ringing suppression circuit |
US13/712,260 US8860473B2 (en) | 2010-01-14 | 2012-12-12 | Ringing suppression circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010005894A JP5065424B2 (ja) | 2010-01-14 | 2010-01-14 | リンギング抑制回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011146902A JP2011146902A (ja) | 2011-07-28 |
JP5065424B2 true JP5065424B2 (ja) | 2012-10-31 |
Family
ID=44258086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010005894A Expired - Fee Related JP5065424B2 (ja) | 2010-01-14 | 2010-01-14 | リンギング抑制回路 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8427220B2 (ja) |
JP (1) | JP5065424B2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009295694A (ja) * | 2008-06-03 | 2009-12-17 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP4837081B2 (ja) * | 2009-10-13 | 2011-12-14 | 株式会社日本自動車部品総合研究所 | 差動通信用送信装置 |
JP5035391B2 (ja) * | 2010-01-12 | 2012-09-26 | 株式会社デンソー | 信号出力回路 |
US8779819B1 (en) * | 2012-04-30 | 2014-07-15 | Pmc-Sierra Us, Inc. | Transmitter output impedance calibration for output rise and fall time equalization and edge rate control |
US9231789B2 (en) | 2012-05-04 | 2016-01-05 | Infineon Technologies Ag | Transmitter circuit and method for operating thereof |
US10340864B2 (en) * | 2012-05-04 | 2019-07-02 | Infineon Technologies Ag | Transmitter circuit and method for controlling operation thereof |
JP5811141B2 (ja) * | 2013-05-30 | 2015-11-11 | 株式会社デンソー | 通信システム |
JP6490339B2 (ja) * | 2013-11-28 | 2019-03-27 | ザインエレクトロニクス株式会社 | 送信装置,受信装置および送受信システム |
JP6117747B2 (ja) * | 2014-07-31 | 2017-04-19 | 株式会社日本自動車部品総合研究所 | 信号伝送回路 |
JP6471619B2 (ja) | 2015-06-12 | 2019-02-20 | 株式会社デンソー | 電子装置 |
TWI561952B (en) * | 2015-08-27 | 2016-12-11 | Self-feedback control circuit | |
JP6336508B2 (ja) * | 2015-09-01 | 2018-06-06 | 株式会社Soken | リンギング抑制回路 |
JP6460049B2 (ja) * | 2016-05-31 | 2019-01-30 | 株式会社デンソー | リンギング抑制回路 |
JP2017228920A (ja) * | 2016-06-22 | 2017-12-28 | 株式会社デンソー | リンギング抑制回路 |
JP6524981B2 (ja) * | 2016-07-29 | 2019-06-05 | 株式会社デンソー | リンギング抑制回路 |
JP6601341B2 (ja) | 2016-08-02 | 2019-11-06 | 株式会社デンソー | 送信回路 |
JP6538768B2 (ja) * | 2016-08-23 | 2019-07-03 | 株式会社Soken | リンギング抑制回路及びリンギング抑制方法 |
DE102017107149B4 (de) * | 2017-04-03 | 2019-03-14 | Infineon Technologies Ag | Elektronische Schaltung mit einer Schwingungsunterdrückungsschaltung, Netzwerk und Verfahren zum Betrieb der elektronischen Schaltung |
JP7168332B2 (ja) * | 2018-03-16 | 2022-11-09 | 株式会社Soken | リンギング抑制回路 |
JP7092612B2 (ja) * | 2018-08-22 | 2022-06-28 | 株式会社Soken | 電子制御装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63253642A (ja) * | 1987-04-10 | 1988-10-20 | Nec Corp | 集積回路 |
JPH03235363A (ja) * | 1990-02-13 | 1991-10-21 | Toshiba Corp | 半導体集積回路 |
JPH0514240A (ja) * | 1991-07-03 | 1993-01-22 | Canon Inc | 信号伝送回路 |
JP3469351B2 (ja) * | 1995-04-17 | 2003-11-25 | 三菱電機株式会社 | リンギング防止回路、デバイスアンダーテストボード、ピンエレクトロニクスカード及び半導体装置 |
TW303512B (en) * | 1996-03-16 | 1997-04-21 | Winbond Electronics Corp | Electrostatic discharge protection circuit inside CMOS integrated circuit |
JP2000022508A (ja) * | 1998-07-06 | 2000-01-21 | Mitsubishi Electric Corp | 半導体装置 |
JP3678156B2 (ja) * | 2001-03-01 | 2005-08-03 | 株式会社デンソー | 静電気保護回路 |
JP2006060505A (ja) | 2004-08-19 | 2006-03-02 | Sony Corp | パルス駆動回路及びパルスリンギング抑制回路 |
JP2006101430A (ja) * | 2004-09-30 | 2006-04-13 | Yazaki Corp | 車両用通信装置 |
JP4711110B2 (ja) * | 2004-12-17 | 2011-06-29 | 横河電機株式会社 | 2線式伝送器 |
KR100652391B1 (ko) * | 2004-12-17 | 2006-12-01 | 삼성전자주식회사 | 저전압 차동 신호 드라이버 |
JP4567762B2 (ja) * | 2008-03-17 | 2010-10-20 | 株式会社日本自動車部品総合研究所 | 受信装置 |
-
2010
- 2010-01-14 JP JP2010005894A patent/JP5065424B2/ja not_active Expired - Fee Related
-
2011
- 2011-01-12 US US13/004,916 patent/US8427220B2/en active Active
-
2012
- 2012-12-12 US US13/712,260 patent/US8860473B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20130099849A1 (en) | 2013-04-25 |
JP2011146902A (ja) | 2011-07-28 |
US8860473B2 (en) | 2014-10-14 |
US8427220B2 (en) | 2013-04-23 |
US20110169547A1 (en) | 2011-07-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5065424B2 (ja) | リンギング抑制回路 | |
US6686772B2 (en) | Voltage mode differential driver and method | |
US11677370B2 (en) | Lower-skew receiver circuit with RF immunity for controller area network (CAN) | |
WO2018020783A1 (ja) | リンギング抑制回路 | |
JP2002314397A (ja) | 差動信号出力回路 | |
JPH09321586A (ja) | レベル比較器 | |
JP4159883B2 (ja) | 電流源出力とrf信号に対する高い免疫性とを有するラインドライバ | |
WO2018020782A1 (ja) | リンギング抑制回路 | |
US6218884B1 (en) | Cancellation of Ron resistance for switching transistor in LVDS driver output | |
JP5411001B2 (ja) | 送信ドライバ回路 | |
US20130154604A1 (en) | Reference current generation circuit and reference voltage generation circuit | |
KR20150119551A (ko) | 인터페이스 회로 | |
JP2003264435A (ja) | D級増幅器 | |
US6052018A (en) | Small amplitude signal output circuit | |
JP4658838B2 (ja) | 基準電位発生回路 | |
US9356587B2 (en) | High voltage comparison circuit | |
JP2007214158A (ja) | 半導体集積回路装置 | |
JP2004140576A (ja) | 電圧比較器およびリーク電流検出装置 | |
JP2018061115A (ja) | イネーブル信号生成回路 | |
JPH0766709A (ja) | Ecl/cmosレベル変換回路及びこれを含む半導体集積回路 | |
JPH0548014A (ja) | パワーオンリセツト回路 | |
JPH03222195A (ja) | センス増幅回路 | |
US8659348B2 (en) | Current mirrors | |
JP2007184759A (ja) | 演算増幅器 | |
JP2004145702A (ja) | 電圧発生回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111220 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120210 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120717 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120809 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5065424 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150817 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |