JPS63253642A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS63253642A JPS63253642A JP62088018A JP8801887A JPS63253642A JP S63253642 A JPS63253642 A JP S63253642A JP 62088018 A JP62088018 A JP 62088018A JP 8801887 A JP8801887 A JP 8801887A JP S63253642 A JPS63253642 A JP S63253642A
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- JP
- Japan
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- circuit
- output
- undershoot
- ttl
- output terminal
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
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- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にＴＴＬ回路により構成さ
れた複数個の出力回路ブロックをチップ周辺に配列する
事が可能で、配線工程マスクの変更により所望の機能を
達成するゲートアレイ型集積回路に関する。
れた複数個の出力回路ブロックをチップ周辺に配列する
事が可能で、配線工程マスクの変更により所望の機能を
達成するゲートアレイ型集積回路に関する。
従来ＴＴＬ出力回路を持つ集積回路において、そのＴＴ
Ｌ出力回路の出力端子が高レベルから低レベルに反転動
作をする際に、出力回路中の出力トランジスタに急激な
負荷容量放電電流が流れる事に起因して、反転出力端子
の電圧波形に過度のアンダーシュートが発生し、集積回
路の内部回路を誤動作させたり、他出万端子の論理レベ
ルに悪影響を及ぼしたり不都合が発生していた。こうし
た障害は、同時タイミングで反転する出力回路の数が増
加するほど顕著となり、ゲートアレイのように同等出力
回路がチップ周辺部に多数個配列されているＩＣにとっ
ては、その使用方法において出力同時動作数に制限を設
けなければならない程の悪影響を与えている。従来この
アンダーシュートを軽減させるためには第３図に示す様
にＴＴＬ回路の出力部にクランプ用ダイオードＤ３を接
続する方法がとられていた。
Ｌ出力回路の出力端子が高レベルから低レベルに反転動
作をする際に、出力回路中の出力トランジスタに急激な
負荷容量放電電流が流れる事に起因して、反転出力端子
の電圧波形に過度のアンダーシュートが発生し、集積回
路の内部回路を誤動作させたり、他出万端子の論理レベ
ルに悪影響を及ぼしたり不都合が発生していた。こうし
た障害は、同時タイミングで反転する出力回路の数が増
加するほど顕著となり、ゲートアレイのように同等出力
回路がチップ周辺部に多数個配列されているＩＣにとっ
ては、その使用方法において出力同時動作数に制限を設
けなければならない程の悪影響を与えている。従来この
アンダーシュートを軽減させるためには第３図に示す様
にＴＴＬ回路の出力部にクランプ用ダイオードＤ３を接
続する方法がとられていた。
上述した従来の方法では、全てのＴＴＬ出力端子部にク
ランプダイオードが接続され、さらに、このクランプダ
イオードとしては充分なりランプ能力を持せるため、又
出力端子の静電耐圧特性の低下防止の為電流容量の大き
なダイオードが必要であり素子面積として大きなダイオ
ードとなりゲートアレイのように同等出力回路を多数個
配列しなれげばならないＩＣにとっては一出力回路内に
上述クランプダイオードを含める事は、チップ面積の大
巾な増大を招くものでありチップ面積縮少化のなめには
大きな障害となっている。
ランプダイオードが接続され、さらに、このクランプダ
イオードとしては充分なりランプ能力を持せるため、又
出力端子の静電耐圧特性の低下防止の為電流容量の大き
なダイオードが必要であり素子面積として大きなダイオ
ードとなりゲートアレイのように同等出力回路を多数個
配列しなれげばならないＩＣにとっては一出力回路内に
上述クランプダイオードを含める事は、チップ面積の大
巾な増大を招くものでありチップ面積縮少化のなめには
大きな障害となっている。
上述した従来のクランプダイオード付出力回路に対し、
本発明はクランプ回路を設けることによるチップ面積の
増大もなく、アンダーシュートが、負荷容量、電源イン
ピーダンス等の兼ね合いで実動作上特に問題となる出力
回路部分のみに選択的にダイオードによらないクランプ
回路を接続出来る点に独創的内容を有するものである。
本発明はクランプ回路を設けることによるチップ面積の
増大もなく、アンダーシュートが、負荷容量、電源イン
ピーダンス等の兼ね合いで実動作上特に問題となる出力
回路部分のみに選択的にダイオードによらないクランプ
回路を接続出来る点に独創的内容を有するものである。
本発明の集積回路は、反転動作時のアンダーシュートの
発生するＴＴＬ出力回路において、その出力回路に隣接
する他の出力回路の出力端子をハイインピーダンスに設
定し、さらに上記２つの各々の出力端子同士を短絡接続
した事を特徴とする。
発生するＴＴＬ出力回路において、その出力回路に隣接
する他の出力回路の出力端子をハイインピーダンスに設
定し、さらに上記２つの各々の出力端子同士を短絡接続
した事を特徴とする。
上記接続によりアンダーシュート波形に対し、ハイイン
ピーダンスに設定した隣接ＴＴＬ回路のオフバッファ回
路より補償電流が流入しアンダーシュート電圧を軽減す
る様に動作するものである。
ピーダンスに設定した隣接ＴＴＬ回路のオフバッファ回
路より補償電流が流入しアンダーシュート電圧を軽減す
る様に動作するものである。
従ってクランプ回路として出力回路部分に新たに素子を
追加する事なく、任意の隣接出力回路をハイインピーダ
ンスに設定することでクランプ能力を持たせて構成する
ものでありチップ面積の増大はない。
追加する事なく、任意の隣接出力回路をハイインピーダ
ンスに設定することでクランプ能力を持たせて構成する
ものでありチップ面積の増大はない。
次に本発明について図面を用いて説明する。
第１図は本発明の実施例を示す回路図である。
第１図においてＧ１は、入力信号に応じて論理動作を行
うＴＴＬ出力回路であり、状況に応じその出力部にアン
ダーシュートの発生しうるちのである。Ｇ２はＧ１に隣
接するＴＴＬ出力回路であり、Ｇ１と同様通常論理動作
も可能であるが図では、アンダーシュート防止用クラン
プ回路として用いられ、通常ハイインピーダンス設定の
ための制御信号が入力されるダイオードＤｉ、Ｄ２のカ
ソード端子は固定低レベルが入力されるよう接続され、
出力端子０ＵＴ２はＧ１の出力端子０ＵＴＩにショート
されている。上記した、出力回路からクランプ回路への
変更及びクランプ回路と通常出力回路の出力端子間の短
絡接続は、ゲートアレイにおいては配線工程用マスクパ
ターンの変更により容易に実現できるものである。Ｇ１
においては、Ｄｌ、Ｄ２のカソード端子に低レベルが入
力されている為にトランジスタＱ３．Ｑ４はオフ、さら
に○ＵＴ２端子のレベルが通常論理レベル内の値の時は
、Ｑｌ、Ｇ２もオフ状態でありすなわちハイインピーダ
ンス状態に設定されている。この時、トランジスタＱ２
のベース電位はほぼ接地電位（ＯＶ）に等しくなってい
る。こうした状態でＧ１の出力回路の出力端子が高レベ
ルがら低レベルに反転し、過度のアンダーシュートが発
生し０ＵＴ１の電位レベルが−ＶＢ！以下となった場合
、Ｇ２回路中のトランジスタＱ２は、ペースエミッタ間
がバイアスされた状態となり導通し、抵抗Ｒ１を介し出
力端子０ＵＴＩヘアンダーシユート補償電流が流入する
事になる。一般的にＴＴＬ出力回路のオフバッファ回路
（Ｑｌ、Ｇ２．Ｒ１）の駆動能力は大きく、クランプ回
路として使用する場合でも充分なりランプ能力を有する
ものである、第１図の例は、同等のＴＴＬ出力回路が複
数個配列している場合には、クランプ回路として使用す
る出力回路は、任意のものをＴＴＬ出力回路群より選択
出来るものである。従って実使用時にアンダーシュート
が問題となる出力部のみに選択的にクランプ回路の接続
が可能であり、又クランプ回路用として新たな素子を必
要としないためチップ面積を増加させる等の悪影響も避
ける事の出来るものである。
うＴＴＬ出力回路であり、状況に応じその出力部にアン
ダーシュートの発生しうるちのである。Ｇ２はＧ１に隣
接するＴＴＬ出力回路であり、Ｇ１と同様通常論理動作
も可能であるが図では、アンダーシュート防止用クラン
プ回路として用いられ、通常ハイインピーダンス設定の
ための制御信号が入力されるダイオードＤｉ、Ｄ２のカ
ソード端子は固定低レベルが入力されるよう接続され、
出力端子０ＵＴ２はＧ１の出力端子０ＵＴＩにショート
されている。上記した、出力回路からクランプ回路への
変更及びクランプ回路と通常出力回路の出力端子間の短
絡接続は、ゲートアレイにおいては配線工程用マスクパ
ターンの変更により容易に実現できるものである。Ｇ１
においては、Ｄｌ、Ｄ２のカソード端子に低レベルが入
力されている為にトランジスタＱ３．Ｑ４はオフ、さら
に○ＵＴ２端子のレベルが通常論理レベル内の値の時は
、Ｑｌ、Ｇ２もオフ状態でありすなわちハイインピーダ
ンス状態に設定されている。この時、トランジスタＱ２
のベース電位はほぼ接地電位（ＯＶ）に等しくなってい
る。こうした状態でＧ１の出力回路の出力端子が高レベ
ルがら低レベルに反転し、過度のアンダーシュートが発
生し０ＵＴ１の電位レベルが−ＶＢ！以下となった場合
、Ｇ２回路中のトランジスタＱ２は、ペースエミッタ間
がバイアスされた状態となり導通し、抵抗Ｒ１を介し出
力端子０ＵＴＩヘアンダーシユート補償電流が流入する
事になる。一般的にＴＴＬ出力回路のオフバッファ回路
（Ｑｌ、Ｇ２．Ｒ１）の駆動能力は大きく、クランプ回
路として使用する場合でも充分なりランプ能力を有する
ものである、第１図の例は、同等のＴＴＬ出力回路が複
数個配列している場合には、クランプ回路として使用す
る出力回路は、任意のものをＴＴＬ出力回路群より選択
出来るものである。従って実使用時にアンダーシュート
が問題となる出力部のみに選択的にクランプ回路の接続
が可能であり、又クランプ回路用として新たな素子を必
要としないためチップ面積を増加させる等の悪影響も避
ける事の出来るものである。
第２図は本発明の他の実施例を示す図である。
第２図においては、クランプ回路を構成する隣接ＴＴＬ
回路の接続を変更したもので、第１図におけるダイオー
ドＤ１．トランジスタＱ３．Ｑ４を削除したものであり
、アンダーシュートに対する動作は前記の場合と同一で
ある。又クランプ回路として複数個のＴＴＬ出力回路か
ら任意の回路を選別できる点についても前記の場合と同
様に配線工程用マスクパターンの変更により容易に実現
できる。
回路の接続を変更したもので、第１図におけるダイオー
ドＤ１．トランジスタＱ３．Ｑ４を削除したものであり
、アンダーシュートに対する動作は前記の場合と同一で
ある。又クランプ回路として複数個のＴＴＬ出力回路か
ら任意の回路を選別できる点についても前記の場合と同
様に配線工程用マスクパターンの変更により容易に実現
できる。
以上説明したように、本発明は複数個のＴＴＬ出力回路
がチップ周辺に配列され配線工程用マスクの変更により
所望の機能を達成するゲートアレイ型集積回路において
第一のＴＴＬ出力回路の出力状態をハイインピーダンス
状態に固定する手段と、該第一のＴＴＬ出力回路の出力
端子と、第一のＴＴＬ出力回路に隣接する第二のＴＴＬ
出力回路の出力端子とを短絡接続する手段とを有する集
積回路を提供する事によりＴＴＬ出力端子に発生する過
度のアンダーシュートに起因する集積回路の誤動作誘発
を防止するものであり、従来回路に比較し、チップ面積
を増加させる事なく、問題出力部分のみに選択的に適用
し効果的な対策の行なえるものである。
がチップ周辺に配列され配線工程用マスクの変更により
所望の機能を達成するゲートアレイ型集積回路において
第一のＴＴＬ出力回路の出力状態をハイインピーダンス
状態に固定する手段と、該第一のＴＴＬ出力回路の出力
端子と、第一のＴＴＬ出力回路に隣接する第二のＴＴＬ
出力回路の出力端子とを短絡接続する手段とを有する集
積回路を提供する事によりＴＴＬ出力端子に発生する過
度のアンダーシュートに起因する集積回路の誤動作誘発
を防止するものであり、従来回路に比較し、チップ面積
を増加させる事なく、問題出力部分のみに選択的に適用
し効果的な対策の行なえるものである。
第１図は本発明の第一の実施例を示す回路図、第２図は
本発明の第二の実施例を示す回路図、第３図は従来の例
を示す回路図。 Ｑ１〜Ｑ４．Ｑ２１〜Ｑ２４はトランジスタ、Ｄ１〜Ｄ
２．Ｄ２１〜Ｄ２２．Ｄ３はダイオード、Ｒ１−Ｒ４，
Ｒ２１〜Ｒ２４は抵抗をそれぞれ示す。
本発明の第二の実施例を示す回路図、第３図は従来の例
を示す回路図。 Ｑ１〜Ｑ４．Ｑ２１〜Ｑ２４はトランジスタ、Ｄ１〜Ｄ
２．Ｄ２１〜Ｄ２２．Ｄ３はダイオード、Ｒ１−Ｒ４，
Ｒ２１〜Ｒ２４は抵抗をそれぞれ示す。
Claims (1)
- 複数個のＴＴＬ出力回路がチップ周辺に配列され配線
工程用マスクの変更により所望の機能を達成するゲート
アレイ型集積回路において、第一のＴＴＬ出力回路の出
力状態をハイインピーダンス状態に固定する手段と、該
第一のＴＴＬ出力回路の出力端子と、第一のＴＴＬ出力
回路に隣接する第二のＴＴＬ出力回路の出力端子とを短
絡接続する手段とを有する事を特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088018A JPS63253642A (ja) | 1987-04-10 | 1987-04-10 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088018A JPS63253642A (ja) | 1987-04-10 | 1987-04-10 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63253642A true JPS63253642A (ja) | 1988-10-20 |
Family
ID=13931098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088018A Pending JPS63253642A (ja) | 1987-04-10 | 1987-04-10 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011146902A (ja) * | 2010-01-14 | 2011-07-28 | Nippon Soken Inc | リンギング抑制回路 |
-
1987
- 1987-04-10 JP JP62088018A patent/JPS63253642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011146902A (ja) * | 2010-01-14 | 2011-07-28 | Nippon Soken Inc | リンギング抑制回路 |
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