JPH04234216A - 低ダイナミック・インピーダンスの単一駆動レベルシフター - Google Patents
低ダイナミック・インピーダンスの単一駆動レベルシフターInfo
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- JPH04234216A JPH04234216A JP3179723A JP17972391A JPH04234216A JP H04234216 A JPH04234216 A JP H04234216A JP 3179723 A JP3179723 A JP 3179723A JP 17972391 A JP17972391 A JP 17972391A JP H04234216 A JPH04234216 A JP H04234216A
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- drive signal
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- 239000003990 capacitor Substances 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
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- 230000002028 premature Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、低ダイナミック・イン
ピーダンスを有する単一駆動レベルシフターに関する。 一面では、本発明は、ＣＭＯＳ技術による集積形式で実
施することが適している単一駆動レベルシフターに関す
る。ほかの面では、本発明は、電力を集積回路へ送る電
力ステージを駆動する改良されたレベルシフターに係る
。
ピーダンスを有する単一駆動レベルシフターに関する。 一面では、本発明は、ＣＭＯＳ技術による集積形式で実
施することが適している単一駆動レベルシフターに関す
る。ほかの面では、本発明は、電力を集積回路へ送る電
力ステージを駆動する改良されたレベルシフターに係る
。
【０００２】
【従来の技術と発明が解決しようとする課題】当該技術
分野に於いてレベルシフトを行う回路は、いくつか知ら
れている。これら既知の回路の大部分は、二重駆動、す
なわち、一般に逆の位相にある、二つのＤＭＯＳ（ダブ
ル拡散ＭＯＳ）であり、これは、電力ステージを駆動す
るインバータステージを駆動する双安定回路をセットあ
るいはリセットする。この種の回路の図例が図１に示さ
れており、抵抗性負荷１４と１６と、電圧制御ツェナー
ダイオード１８と２０とを備えた二つのＤＭＯＳトラン
ジスタ１０と１２は、フリップフロップ２２のセットと
リセットの入力部を駆動し、その出力部は、図示されて
いない電力ステージのドライバ２４を駆動する。
分野に於いてレベルシフトを行う回路は、いくつか知ら
れている。これら既知の回路の大部分は、二重駆動、す
なわち、一般に逆の位相にある、二つのＤＭＯＳ（ダブ
ル拡散ＭＯＳ）であり、これは、電力ステージを駆動す
るインバータステージを駆動する双安定回路をセットあ
るいはリセットする。この種の回路の図例が図１に示さ
れており、抵抗性負荷１４と１６と、電圧制御ツェナー
ダイオード１８と２０とを備えた二つのＤＭＯＳトラン
ジスタ１０と１２は、フリップフロップ２２のセットと
リセットの入力部を駆動し、その出力部は、図示されて
いない電力ステージのドライバ２４を駆動する。
【０００３】トランジスタ１４と１６は、どちらも、す
べての動作状態において電流を送るので、このタイプの
回路は、大きい半導体領域を占有しているほかに、望ま
しくない連続的電力消費を呈する。連続的電力消費を避
けるために、回路の変形が提案され、受動的負荷が、能
動的負荷に代わっているが、回路が一層複雑になり占有
面積の問題を悪化している。
べての動作状態において電流を送るので、このタイプの
回路は、大きい半導体領域を占有しているほかに、望ま
しくない連続的電力消費を呈する。連続的電力消費を避
けるために、回路の変形が提案され、受動的負荷が、能
動的負荷に代わっているが、回路が一層複雑になり占有
面積の問題を悪化している。
【０００４】二重駆動構造体のほかに、単一駆動回路が
提案されており、この場合、占有面積は減少しているが
、連続的電力消費のコストの点では、問題が残っている
。このタイプの回路の実施例は、図２に示されており、
負荷が、並列に配置された抵抗体２８とツェナーダイオ
ード３０とにより構成されており、ＤＭＯＳトランジス
タ２６は、パワートランジスタ３４を駆動するインバー
タのドライバ３２を駆動する。トランジスタ２６により
発生した電流パルスにより、″スイッチ・オン″になる
が、″スイッチ・オフ″に関しては、トランジスタ２６
のドレインの電圧増加、すなわち、ノードＶ２ に対す
るノードＶ１の電圧増加を待つことが必要である。この
電圧増加は、トランジスタ３４のドレインとソースとの
間の寄生的コンデンサ３６の放電によって制御され、こ
れにより、二重駆動回路に関して遅れが、特に″スイッ
チ・オン″の間に発生する。この遅れは、次のステージ
のスイッチングしきい値を減少するか、あるいは、負荷
の抵抗体または寄生的コンデンサを減少することにより
、低減することが出来る。
提案されており、この場合、占有面積は減少しているが
、連続的電力消費のコストの点では、問題が残っている
。このタイプの回路の実施例は、図２に示されており、
負荷が、並列に配置された抵抗体２８とツェナーダイオ
ード３０とにより構成されており、ＤＭＯＳトランジス
タ２６は、パワートランジスタ３４を駆動するインバー
タのドライバ３２を駆動する。トランジスタ２６により
発生した電流パルスにより、″スイッチ・オン″になる
が、″スイッチ・オフ″に関しては、トランジスタ２６
のドレインの電圧増加、すなわち、ノードＶ２ に対す
るノードＶ１の電圧増加を待つことが必要である。この
電圧増加は、トランジスタ３４のドレインとソースとの
間の寄生的コンデンサ３６の放電によって制御され、こ
れにより、二重駆動回路に関して遅れが、特に″スイッ
チ・オン″の間に発生する。この遅れは、次のステージ
のスイッチングしきい値を減少するか、あるいは、負荷
の抵抗体または寄生的コンデンサを減少することにより
、低減することが出来る。
【０００５】しかし、上記周知の回路は、ほかの、より
微妙な不利な点を有しており、これは、″スイッチ・オ
ン″において給電される構成要素への印加電圧が、急激
に傾斜してはならない装置の場合特に不利である。これ
らの回路において、電圧の傾斜ｄｖ／ｄｔが過度に傾斜
しているとＤＭＯＳトランジスタの寄生的コンデンサに
電流が注入される。この電流は、負荷（能動的あるいは
受動的）を通過することにより、装置の早めのスイッチ
ング、すなわち、駆動信号がＤＭＯＳトランジスタへ到
着する前に、スイッチングが行われる。負荷への出力電
圧Ｖの挙動は、時間の関数として、図３に質的に示され
ており、点Ａは、装置がスイッチされた時点を示し、点
Ｂは、駆動信号がＤＭＯＳへ送られた時点を示す。
微妙な不利な点を有しており、これは、″スイッチ・オ
ン″において給電される構成要素への印加電圧が、急激
に傾斜してはならない装置の場合特に不利である。これ
らの回路において、電圧の傾斜ｄｖ／ｄｔが過度に傾斜
しているとＤＭＯＳトランジスタの寄生的コンデンサに
電流が注入される。この電流は、負荷（能動的あるいは
受動的）を通過することにより、装置の早めのスイッチ
ング、すなわち、駆動信号がＤＭＯＳトランジスタへ到
着する前に、スイッチングが行われる。負荷への出力電
圧Ｖの挙動は、時間の関数として、図３に質的に示され
ており、点Ａは、装置がスイッチされた時点を示し、点
Ｂは、駆動信号がＤＭＯＳへ送られた時点を示す。
【０００６】装置の偽りの″スイッチ・オン″は、負荷
の抵抗値を減少することにより解消するが、その結果、
さらに電力消費が増加する。
の抵抗値を減少することにより解消するが、その結果、
さらに電力消費が増加する。
【０００７】
【課題を解決するための手段】従って、本発明の目的は
、ＣＭＯＳ技術の集積された形式で実施するのに適した
新しいレベルシフターを提供することである。本発明の
ほかの目的は、電力を集積回路へ送る電力ステージを駆
動するのに特に適しているレベルシフターを提供するこ
とである。本発明のそのほかの目的は、単一のトランジ
スタを必要とし、低ダイナミック・インピーダンスを有
し、連続的な大きい電力消費と早めの″スイッチ・オン
″の現象とを防止するレベルシフターを提供することで
ある。
、ＣＭＯＳ技術の集積された形式で実施するのに適した
新しいレベルシフターを提供することである。本発明の
ほかの目的は、電力を集積回路へ送る電力ステージを駆
動するのに特に適しているレベルシフターを提供するこ
とである。本発明のそのほかの目的は、単一のトランジ
スタを必要とし、低ダイナミック・インピーダンスを有
し、連続的な大きい電力消費と早めの″スイッチ・オン
″の現象とを防止するレベルシフターを提供することで
ある。
【０００８】本発明は、上記及びほかの目的と利点を達
成するもので、これらのことは、単一駆動信号レベルシ
フターにより、次の説明から明らかになるであろう。こ
のレベルシフターは、ドレイン、ゲート、及びソースを
それぞれ有し、第１トランジスタがＤＭＯＳであり、第
２トランジスタがＭＯＳトランジスタである第１と第２
のトランジスタと、前記トランジスタのゲートへ接続し
た信号源と、電圧源と、負荷要素とより成っている。前
記第１トランジスタは、前記負荷要素と互いに直列に前
記電圧源に接続され、前記第２トランジスタは、前記負
荷要素と並列に接続され、インバータは入力側と出力側
を有し、前記インバータの入力側は、前記負荷要素への
前記第１トランジスタの接続部へ接続し、駆動ステージ
は入力側と出力側を有し、前記駆動ステージの入力側は
、前記インバータの出力側へ接続され、前記第２トラン
ジスタのゲートは、前記インバータの出力側へ接続され
ている。
成するもので、これらのことは、単一駆動信号レベルシ
フターにより、次の説明から明らかになるであろう。こ
のレベルシフターは、ドレイン、ゲート、及びソースを
それぞれ有し、第１トランジスタがＤＭＯＳであり、第
２トランジスタがＭＯＳトランジスタである第１と第２
のトランジスタと、前記トランジスタのゲートへ接続し
た信号源と、電圧源と、負荷要素とより成っている。前
記第１トランジスタは、前記負荷要素と互いに直列に前
記電圧源に接続され、前記第２トランジスタは、前記負
荷要素と並列に接続され、インバータは入力側と出力側
を有し、前記インバータの入力側は、前記負荷要素への
前記第１トランジスタの接続部へ接続し、駆動ステージ
は入力側と出力側を有し、前記駆動ステージの入力側は
、前記インバータの出力側へ接続され、前記第２トラン
ジスタのゲートは、前記インバータの出力側へ接続され
ている。
【０００９】ＣＭＯＳ技術の集積された形式での実施に
適し、特に集積回路へ電力を供給する電力ステージを駆
動することに適している単一レベルシフターのこの好適
な実施例において、デジタル信号により駆動される単一
駆動ＤＭＯＳトランジスタは、そのドレイン負荷として
負荷抵抗体を有し、ツェナーダイオードが負荷抵抗体と
並列に接続され、シフトされた出力信号が負荷抵抗体の
端末に発生する。ＤＭＯＳトランジスタのドレインは、
インバータの入力側へ接続されている。第２トランジス
タは、負荷抵抗体と並列に配置されたＰチャンネルトラ
ンジスタであり、Ｐチャンネルトランジスタのゲートは
、インバータの出力により駆動される。Ｐチャンネルト
ランジスタの抵抗は、負荷抵抗体よりかなり低い。イン
バータの出力側は、電力を集積回路へ供給する電力回路
を駆動する駆動回路の入力側へ接続されている。
適し、特に集積回路へ電力を供給する電力ステージを駆
動することに適している単一レベルシフターのこの好適
な実施例において、デジタル信号により駆動される単一
駆動ＤＭＯＳトランジスタは、そのドレイン負荷として
負荷抵抗体を有し、ツェナーダイオードが負荷抵抗体と
並列に接続され、シフトされた出力信号が負荷抵抗体の
端末に発生する。ＤＭＯＳトランジスタのドレインは、
インバータの入力側へ接続されている。第２トランジス
タは、負荷抵抗体と並列に配置されたＰチャンネルトラ
ンジスタであり、Ｐチャンネルトランジスタのゲートは
、インバータの出力により駆動される。Ｐチャンネルト
ランジスタの抵抗は、負荷抵抗体よりかなり低い。イン
バータの出力側は、電力を集積回路へ供給する電力回路
を駆動する駆動回路の入力側へ接続されている。
【００１０】本発明は、好適な実施例に関して非常に詳
細に説明されているが、これは例示に過ぎずこれに限定
されるものではない。
細に説明されているが、これは例示に過ぎずこれに限定
されるものではない。
【００１１】
【実施例】図４に示された、本発明によるレベルシフタ
ーにおいて、ＤＭＯＳトランジスタ４０は、デジタル信
号源４２からデジタル信号を受信する。抵抗体４４が、
トランジスタ４０のドレイン負荷として働くように、Ｄ
ＭＯＳトランジスタ４０と負荷抵抗４４は、電圧基準接
地と高電圧源Ｖｃｃとの間で、互いに直列に接続されて
いる。抵抗体４４は、２０ＫΩ程度の比較的高い値を有
している。ＤＭＯＳトランジスタ４０のドレインＶ１
は、インバータ４６を駆動し、インバータ４６の出力は
、ＶｃｃとＶ２ との間のフローティング電圧により給
電されたパワートランジスタ５０を駆動するドライバー
・ステージを順次に駆動する。
ーにおいて、ＤＭＯＳトランジスタ４０は、デジタル信
号源４２からデジタル信号を受信する。抵抗体４４が、
トランジスタ４０のドレイン負荷として働くように、Ｄ
ＭＯＳトランジスタ４０と負荷抵抗４４は、電圧基準接
地と高電圧源Ｖｃｃとの間で、互いに直列に接続されて
いる。抵抗体４４は、２０ＫΩ程度の比較的高い値を有
している。ＤＭＯＳトランジスタ４０のドレインＶ１
は、インバータ４６を駆動し、インバータ４６の出力は
、ＶｃｃとＶ２ との間のフローティング電圧により給
電されたパワートランジスタ５０を駆動するドライバー
・ステージを順次に駆動する。
【００１２】Ｐチャンネルトランジスタは、抵抗体４４
と並列に接続し、１ＫΩ程度の低導電抵抗を有するよう
に、大きさが設定されている。トランジスタ５２のゲー
トは、インバータ４６の出力により駆動される。ツェナ
ーダイオード５４は、トランジスタ５２と負荷抵抗体４
４とへ並列に接続されている。
と並列に接続し、１ＫΩ程度の低導電抵抗を有するよう
に、大きさが設定されている。トランジスタ５２のゲー
トは、インバータ４６の出力により駆動される。ツェナ
ーダイオード５４は、トランジスタ５２と負荷抵抗体４
４とへ並列に接続されている。
【００１３】ＤＭＯＳトランジスタ４０の入力ゲートに
デジタル信号がない場合、トランジスタ４０は″オフ″
であり、そのドレインは高く、インバータ４６の出力は
低い。従って、Ｐチャンネルトランジスタ５２は、″オ
ン″である。デジタル信号源４２が、インパルス電流を
ＤＭＯＳトランジスタ４０のゲートに加えると、トラン
ジスタ４０のドレインの電圧は降下し、これにより、イ
ンバータ４６の出力は上昇するようになり、Ｐチャンネ
ルトランジスタ５２を″スイッチ・オフ″の状態に向っ
て誘導する。ＤＭＯＳトランジスタ４０の負荷のインピ
ーダンスは増加する傾向にあるので（トランジスタ５２
の″スイッチ・オフ″により）、スイッチングを容易に
する正帰還がトリガーされて、ＤＭＯＳトランジスタ４
０のドレインの電圧は減少し、インバータ４６の出力は
増加するようになる。従って、パワートランジスタ５０
は、″オン″に切換わり、これが″オン″であると、抵
抗体４２を流れる低電流は、この状態を維持するのに十
分である。
デジタル信号がない場合、トランジスタ４０は″オフ″
であり、そのドレインは高く、インバータ４６の出力は
低い。従って、Ｐチャンネルトランジスタ５２は、″オ
ン″である。デジタル信号源４２が、インパルス電流を
ＤＭＯＳトランジスタ４０のゲートに加えると、トラン
ジスタ４０のドレインの電圧は降下し、これにより、イ
ンバータ４６の出力は上昇するようになり、Ｐチャンネ
ルトランジスタ５２を″スイッチ・オフ″の状態に向っ
て誘導する。ＤＭＯＳトランジスタ４０の負荷のインピ
ーダンスは増加する傾向にあるので（トランジスタ５２
の″スイッチ・オフ″により）、スイッチングを容易に
する正帰還がトリガーされて、ＤＭＯＳトランジスタ４
０のドレインの電圧は減少し、インバータ４６の出力は
増加するようになる。従って、パワートランジスタ５０
は、″オン″に切換わり、これが″オン″であると、抵
抗体４２を流れる低電流は、この状態を維持するのに十
分である。
【００１４】図５は、ＤＭＯＳトランジスタ４０を流れ
る電流Ｉの質的挙動を、時間ｔの関数として示しており
、時点Ｃは、駆動信号が信号源４２から送られた時点で
あり、時点Ｄは、スイッチングが完了した時点である。
る電流Ｉの質的挙動を、時間ｔの関数として示しており
、時点Ｃは、駆動信号が信号源４２から送られた時点で
あり、時点Ｄは、スイッチングが完了した時点である。
【００１５】次の″スイッチ・オフ″の場合、スイッチ
オフの時定数は、寄生的コンデンサ５６により与えられ
る。しかし、この場合も、正帰還がトリガーされ、Ｐチ
ャンネルトランジスタ５２の作動により、スイッチング
を加速する。
オフの時定数は、寄生的コンデンサ５６により与えられ
る。しかし、この場合も、正帰還がトリガーされ、Ｐチ
ャンネルトランジスタ５２の作動により、スイッチング
を加速する。
【００１６】しかし、トランジスタ５２は低抵抗であり
、抵抗値はその寸法により決定されるので、出力の導関
数ｄｖ／ｄｔによる、抵抗による電圧降下は、パワート
ランジスタ５０の早めの″スイッチ・オン″が発生しな
いように、制御することが出来る。
、抵抗値はその寸法により決定されるので、出力の導関
数ｄｖ／ｄｔによる、抵抗による電圧降下は、パワート
ランジスタ５０の早めの″スイッチ・オン″が発生しな
いように、制御することが出来る。
【００１７】本発明の好適な実施例を説明したが、発明
的概念の範囲を逸脱しない、ほかの修正と変更が、採用
することが出来ることは、理解されよう。
的概念の範囲を逸脱しない、ほかの修正と変更が、採用
することが出来ることは、理解されよう。
【００１８】すべての請求の範囲に記載された技術的特
徴に参照符号が付されているが、これらの参照符号は、
請求の範囲を分り易くするだけのためのものであって、
従って、この種の参照符号は、この例示による各要素の
範囲に少しも限定を与えるものではない。
徴に参照符号が付されているが、これらの参照符号は、
請求の範囲を分り易くするだけのためのものであって、
従って、この種の参照符号は、この例示による各要素の
範囲に少しも限定を与えるものではない。
【図１】従来の技術による、二重駆動レベルシフターの
回路図である。
回路図である。
【図２】従来技術の単一駆動レベルシフターの回路図で
ある。
ある。
【図３】従来技術のレベルシフターの不利な点を示すに
役立つグラフである。
役立つグラフである。
【図４】本発明の好適な実施例による単一駆動レベルシ
フターの回路図である。
フターの回路図である。
【図５】図４の回路の駆動トランジスタを流れる電流の
挙動を示すグラフである。
挙動を示すグラフである。
４４…負荷抵抗
４０…ＤＭＯＳトランジスタ ４６…インバータ
４８…駆動ステージ ５０…電力ステージ
４０…ＤＭＯＳトランジスタ ４６…インバータ
４８…駆動ステージ ５０…電力ステージ
Claims (10)
- 【請求項１】 ドレイン、ゲート、及びソースをそれ
ぞれ有し、第１トランジスタがＤＭＯＳトランジスタ（
４０）であり、第２トランジスタがＭＯＳトランジスタ
（５２）である前記の第１と第２のトランジスタと、信
号源が前記第１トランジスタのゲートへ接続されている
前記信号源と、電圧源と、負荷要素（４４）とより成り
、前記第１トランジスタが互いに直列に負荷要素へまた
前記電圧源と接続され、前記第２トランジスタが前記負
荷要素と並列に接続され、インバータ（４６）が入力側
と出力側とを有し、前記インバータの入力側が前記負荷
要素への前記第１トランジスタの接続部へ接続され、駆
動ステージが前記インバータの出力側へ接続され、前記
第２トランジスタのゲートが前記インバータの出力側へ
接続されていることを特徴とする単一駆動信号レベルシ
フター。 - 【請求項２】 請求項１に記載の単一駆動信号レベル
シフターと、電力を集積回路へ供給する電力ステージと
より成り、前記電力ステージが入力側を有し、前記電力
ステージの入力側が前記駆動ステージの出力側へ接続さ
れていることを特徴とする回路。 - 【請求項３】 前記負荷要素が前記第１トランジスタ
のドレインと前記電圧源との間に接続されていることを
特徴とする請求項１に記載の単一駆動信号レベルシフタ
ー。 - 【請求項４】 前記第２トランジスタがＰチャンネル
であり、前記Ｐチャンネルトランジスタのドレインが、
前記第１トランジスタのドレインへ接続されていること
を特徴とする前記請求項の一つの請求項に記載の単一駆
動信号レベルシフター。 - 【請求項５】 さらに、前記負荷要素と並列に接続し
たツェナーダイオード（５４）より成ることを特徴とす
る前記請求項の一つの請求項に記載の単一駆動信号レベ
ルシフター。 - 【請求項６】 前記負荷要素が負荷抵抗体（４４）で
あることを特徴とする前記請求項のうちの一つの請求項
に記載の単一駆動信号レベルシフター。 - 【請求項７】 前記信号源が時間制御された信号を前
記第１トランジスタのゲートへ送ることを特徴とする前
記請求項のうちの一つの請求項に記載の単一駆動信号レ
ベルシフター。 - 【請求項８】 ＣＭＯＳ技術の集積された形式で実施
されることを特徴とする前記請求項のうちの一つの請求
項に記載の単一駆動信号レベルシフター。 - 【請求項９】 前記第２トランジスタが前記負荷抵抗
体よりも著しく低い抵抗を有することを特徴とする前記
請求項のうちの一つの請求項に記載の単一駆動信号レベ
ルシフター。 - 【請求項１０】 前記請求項のうちの一つの請求項に
記載の単一駆動信号レベルシフターと、ドレイン、ソー
ス、及びゲートを有するパワートランジスタとより成り
、前記パワートランジスタのゲートが前記駆動ステージ
の出力側へ接続されていることを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT21086A/90 | 1990-07-27 | ||
| IT02108690A IT1243691B (it) | 1990-07-27 | 1990-07-27 | Traslatore di livello a transistore singolo, con bassa impedenza dinamica, in tecnologia cmos |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04234216A true JPH04234216A (ja) | 1992-08-21 |
Family
ID=11176523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3179723A Pending JPH04234216A (ja) | 1990-07-27 | 1991-07-19 | 低ダイナミック・インピーダンスの単一駆動レベルシフター |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5160854A (ja) |
| EP (1) | EP0468209B1 (ja) |
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