JPH02174316A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路に関し、特に複数のＣＭ　Ｏ
Ｓインバータより成る出力回路を備えた半導体集積回路
に関する。

（従来の技術） この種の従来の出力回路は、第５図に示すような回路接
続および第６図に示すようなパターン配置を有する。即
ち、ＰＬ、Ｐ２．Ｐ３はそれぞれソースＳがＶＤＤ電源
線３１に接続されたＰチャネルＭＯ５）ランジスタであ
り、Ｎｌ、Ｎ２．Ｎ３はそれぞれソースＳが接地（ＧＮ
Ｄ）線３２に接続されたＮチャネルＭＯＳ）ランジスタ
であり、」ニ記名トランジスタＰ１〜Ｐ３　、Ｎｌ−Ｎ
３の各ドレインＤは金属配線（通常はアルミニウム）３
３゜３４を介して１個の出力パッド３５に共通に接続さ
れている。そして、前記ＰチャネルトランジスタＰＩ、
Ｐ２．Ｐ３およびＮチャネルトランジスタＮＩ　　Ｎ２
．Ｎ３の各ゲート配線（ゲート電極と同じポリシリコン
からなる）３６は金属配線（通常はアルミニウム）３７
を介して１個の信号人力ノードＩＮに共通に接続されて
いる。つまり、ＰチャネルトランジスタＰＩ、Ｐ２．Ｐ
３およびＮチャネルトランジスタＮｌ、Ｎ２．Ｎ３の各
対応する１組それぞれはＣＭＯＳインバータを形成して
おり、各組のＣＭＯＳインバータが並列接続されている
。換言すれば、１個のＣＭＯＳインバータが複数組のＣ
ＭＯＳインバータに分割されている。

なお、３８は上記ＰチャネルトランジスタＰ１゜Ｐ２．
Ｐ３が互いに絶縁分離されて並べられて形成されている
Ｎ型基板領域であり、ソースＳ領域とｖｏｖｒＢ源線３
１、およびドレインＤ領域と金属配線３３とのコンタク
ト部を図中Ｘ印で示している。

同様に、３９は前記ＮチャネルトランジスタＮｌ。

Ｎ２．Ｎ３が互いに絶縁分離されて＝ｌＩ１２べて形成
されているＰ型基板領域であり、ソースＳ領域と接地線
３２、およびドレインＤ領域と金属配線３４とのコンタ
クト部を図中Ｘ印で示している。

上記出力回路によれば、複数組のＣＭＯＳインバータの
各ゲートが金属配線３７により共通に接続されているの
で、初段のインバータから終段のインバータまで入力信
号は少ない遅延時間で伝達される。しかし、各組のＣＭ
ＯＳインバータが同時にスイッチ動作を行なうので、ス
イッチ動作時にＰチャネルトランジスタＰＬ、Ｐ２．Ｐ
３またはＮチャネルトランジスタＮｌ、Ｎ２．Ｎ３に大
きな過度電流が流れる。この事について以下に詳細に説
明する。

最近の半導体技術の進歩により素子の微細化が進み、チ
ップの高集積化、高密度化が可能になると共に素子の高
速化が図られている。素子の微細化を図るためには、ア
ルミニウム等で形成される配線幅を細くし、配線領域を
低減しているが、配線幅を細くした場合には配線の誘導
性負荷、即ちインダクタンスが増大する。一方、素子の
高速化を図るためには、トランジスタのサイズを大きく
してトランジスタの電流駆動能力を高めているが、トラ
ンジスタサイズの増大に伴ってそのオン抵抗が減少する
ことになる。このような配線の誘導性質６１の増大およ
びＭＯＳ）ランジスタのオン抵抗の減少等の現象に起因
して、従来の出力回路には次に述べるような問題が生じ
る。

即ち、第５図に示す出力回路において、ＬｌはＶＤＤ電
源配線の：Ｊ、導性負荷、Ｌ２は接地配線の誘導性負荷
、Ｌ３は出力配線の誘導性質（、”ｊＳＣは出力配線の
負向容量である。したがって、高電位側のＶＤＤ電源と
出力端子（出力パッド）３５との間および低７ｄ位側の
ＶＳＳ電源（接地７ｔｉ源）と出力端子３５との間には
、誘導性負荷Ｌｌ、Ｌ２．Ｌ３と負荷容量Ｃとからなる
共振回路が形成されている。

このため、人力ノードＩＮの入力電位がＶＳＳ電位から
ＶＤＤ電位に反転してＮチャネルトランジスタＮｌ、Ｎ
２．Ｎ３が導通状態になった時、負荷容Ｑ　’Ｃに＃ｒ
積されていた電荷が急激にＶｓｓ電源に流入し、出力端
子３５の出力電位がＶＤＤ電位からＶＳＳ電位に立上が
った時に過度電流が流れ、第４図に点線で示すようにア
ンダーシュート現象が引起こされる。上記とは逆に、人
力電位がＶＤＤ電位からＶＳＳ電位に反転してＰチャネ
ルトランジスタＰＩ、Ｐ２．Ｐ３が導通状態になった時
、負荷容量Ｃが急激に充電され、出力電位がＶｓｓから
ＶＤＤに立上った時に過度電流が流れ、第４図中に点線
で示すようにオーバーシュート現象が引起こされる。こ
のようなアンダーシュート、オーバーシュートが生じる
と、出力電位は反転された直後に変動することになり、
誤った電位の信号が伝達されてしまうという問題が生じ
ることになる。さらに、前記誘導性負荷ＬＬ、Ｌ２に急
激に大きな電流が流れることによって大きな電圧が誘起
され、ＶＤＤ電源の電位、ＶＳＳ電源電位も変動するこ
とになり、この電源に接続されている他の回路の入出力
レベルが変動して回路の誤動作を生じる恐れがある。

また、前記従来の出力回路においては、人力信号が反転
する時にＰチャネルトランジスタＰ１゜Ｐ２．Ｐ３およ
びＮチャネルトランジスタＮｌ。

Ｎ２．Ｎ３が同時にオン状態になる瞬間が生じて電源端
子間に貫通電流が流れる。この貫通電流は前記誘導性負
荷Ｌｌ、Ｌ２に大きな電圧を誘起させるので、やはり電
源変動を引起こして他の回路の誤動作をまねく原因の１
つになる。

（発明が解決しようとする課題） この発明は前述の事情に鑑みなされたもので、従来では
配線の誘導性負荷およびＭＯＳトランジスタの電流駆動
能力の増大によってスイッチ動作時の過度現象（オーバ
ーシュート、アンダーシュド）および電源電圧変動が大
きくなり、これによって回路の誤動作が引起こされた点
を改善し、上記スイッチ動作時の過度現象および電源電
圧変動を抑制できると共に貫通電流の発生を防止でき、
動作の信頼性が高くしかも簡単な構成で少ないチップ面
積で形成できる半導体集積回路を提供することを目的と
する。

［発明の構成］ （課題を解決するための手段） この発明による半導体集積回路は、第１の電源電位供給
端子と信号出力端子間に並列接続されている複数個の第
１導電型トランジスタを含む第１のトランジスタ群と、
第２の電源電位供給端子と信号出力端子間に並列接続さ
れている複数個の第２導１ｄ型トランジスタを含む第２
のトランジスタ群と、ゲートが信号入力端子に結合され
、ソースが第１の電源電位供給端子に結合された第１導
電型の第１の制御用トランジスタと、ゲートが信号入力
端子に結合され、ソースが第２の電源電位供給端子に結
合された第２導電型の第２の制御用トランジスタと、前
記第１の制御用トランジスタのドレインと前記第２の制
御用トランジスタのドレイン間に直列接続された複数の
信号遅延手段とを具備し、前記第１および第２のトラン
ジスタ群の各トランジスタのゲート間に前記信号遅延手
段がそれぞれ前記第１の制御用トランジスタのドレイン
、前記第１のトランジスタ群のゲート、前記第２のトラ
ンジスタ群のゲート、前記第２の制御用トランジスタの
ドレインの順に接続されていることを特徴とする。

（作用） 前記構成の半導体集積回路にあっては、前記第１の制御
用トランジスタがオンする時には、前記信号遅延手段に
よって第１の電源電位が第１のトランジスタ群の各トラ
ンジスタのゲートに順次伝達され、その後に第２のトラ
ンジスタ群の各トランジスタのゲートに順次伝達される
。また、第２の制御用トランジスタがオンする時には、
前記信号遅延手段によって第２の電源７は位が第２のト
ランジスタ群の各トランジスタのゲートに順次伝達され
、その後に第１のトランジスタ群の各トランジスタのゲ
ートに順次伝達される。

したがって、第１のトランジスタ群と第２のトランジス
タ群が同時にオン状態にならないので、電源端子間の貫
通電流を防止できる。また、第１および第２のトランジ
スタ群の各トランジスタがオンするタイミングはそれぞ
れ順次遅延されるため、オーバーシュートやアンダーシ
ュートの発生を防止できるので、電源電圧の変動も抑制
できる。

（実施例） 以下、図面を参照してこの発明の詳細な説明する。

第１図および第２図はこの発明の一実施例に係る半導体
集積回路に設けられる出力回路の回路接続およびパター
ン配置をそれぞれ示すものであり、この出力回路は各出
力ノードが共通接続された複数のＣＭＯＳインバータよ
り構成されている。

即ち、ＰＩ−Ｐ３はそれぞれソースＳがＶＤＤ電源線１
１に接続（コンタクト部分をＸ印で図示する）された複
数個（本例では３個）のＰチャネルＭＯＳトランジスタ
であり、Ｎ１〜Ｎ３はそれぞれソースＳがＶＳＳ電源線
（接地線）１２に接続（コンタクト部分をＸ印で図示す
る）された複数個（本例では３個）のＮチャネルＭＯＳ
トランジスタである。上記トランジスタＰＬ−Ｐ３（第
１のトランジスタ群）、Ｎ１〜Ｎ３　　（第２のトラン
ジスタ群）の各ドレインＤは金属配線（通常はアルミニ
ラム）１３を介して１個の出力パッド１４に共通に接続
されている。なお、Ｃは負’６’４　ｇ　量である。

一方、ＩＮは信号人力ノードであり、金属配線１６を介
してスイッチ制御用のＮチャネルＭＯＳトランジスタＮ
Ｘ、ＰチャネルＭＯＳトランジスタＰＸの各ゲートに連
なるポリシリコン配線１７．１８に接続されている。

に３己ＮチャネルトランジスタＮＸのソースＳは前記Ｖ
ＳＳ電源線■２に接続（コンタクト部分をＸ印で図示す
る）され、上記ＰチャネルトランジスタＰＸのソースＳ
は前記ＶＤＤ電源線１１に接続（コンタクト部分をＸ印
で図示する）されている。

そして、上記スイッチ制御用のＰチャネルトランジスタ
ＰｘのドレインＤは金属配線２３を介したのちＰチャネ
ルトランジスタＰ１〜Ｐ３の各ゲート（ポリシリコン）
に連なるポリシリコン配線２４の一端に接続（コンタク
ト部分をＸ印で図示している）されている。同様に、前
記スイッチ制御用のＮチャネルトランジスタＮｘのドレ
インＤは金属配線２５を介してＮチャネルトランジスタ
Ｎ１〜Ｎ３の各ゲート（ポリシリコン）に連なるポリシ
リコン配線２Ｇの一端に接続（コンタクト部分をＸ印で
図示している）されている。

ＮチャネルトランジスタＮ１−Ｎ３はＰ型半導体領域２
７内に互いに絶縁分離されて並べられて形成されており
、それぞれのゲートに連なるポリシリコン配線２６は全
体として櫛状に複数回折曲げられたパターンとなってい
る。同様に、ＰチャネルトランジスタＰ１〜Ｐ３はＮ型
半導体領域２９内にＬＬいに絶縁分離されて並べて形成
されており、それぞれのゲートに連なるポリシリシコン
配線２４は全体として櫛状に曳数回折り曲げられたパタ
ーンとなっている。

ポリシリコン配線２４の一端は前記金属配線２３と接続
され、もう一端はポリシリコン配線２６の一端と接続さ
れている。

上記構成の出力回路においては、Ｐチャネルトランジス
タＰＬ−Ｐ３の各ゲートに連なるポリシリコン配線２４
の抵抗分（または抵抗分および容量分）が各ゲートの入
力側に対応して寄生抵抗ｒｌ〜ｒ３として存在している
。同様に、ＮチャネルトランジスタＮ１〜Ｎ３の各ゲー
トに連なるポリシリコン配線２６の抵抗分（または抵抗
分および容量分）が各ゲートの入力側に対応して寄生抵
抗ｒｌ’〜ｒ３’　として存在している。

また、ＰチャネルトランジスタＰ３のゲートとＮチャネ
ルトランジスタＮ３のゲートとの間を接続するポリシリ
コン配線の抵抗分（または抵抗分および容量分）がＰチ
ャネルトランジスタＰ３のゲートとＮチャネルトランジ
スタＮ３のゲートとの間に寄生抵抗ｒＯとして存在して
いる。

前述したように、ポリシリコン配線２４．２６は櫛状に
折り曲げられてその配線長が長く形成されているので、
寄生抵抗ｒｏ、ｒｌ　〜ｒ３．ｒｌ’　〜ｒ３’の抵抗
値を充分な値に設定することができる。

次に、上記出力回路の動作を説明する。信号人力ノード
ＩＮがＶＤＤ電位の時、ＮチャネルトランジスタＮｘは
オン状態、ＮチャネルトランジスタＮ１〜Ｎ３のゲート
電位はＶＳＳ電位にあるのでＮチャネルトランジスタＮ
１−Ｎ３はオフ状態、ＰチャネルトランジスタＰ１〜Ｐ
３のゲート電位もＶＳＳ電位であるのでＰチャネルトラ
ンジスタＰｌ〜Ｐ３はオン状態、またＰチャネルトラン
ジスタＰＸはオフ状態になっている。したがって、出力
端子Ｉ４はＶＤＤ電位になっている。この状態で、入力
電位が上記ＶＤＤ電位からＶＳＳ電位に反転ｔすると−
ＮＮチャネルトランジスタＮ３オフになり、またＰチャ
ネルトランジスタＰｘはオンになるので、Ｐチャネルト
ランジスタＰ１〜Ｐ３の各ゲートにＶ　ＤＤｆｉ位が与
えられてこれらトランジスタがオフ状態になり、次にＮ
チャネルトランジスタ、Ｎ１−Ｎ３の各ゲートにＶ　Ｄ
Ｄ？Ｉｉ位が与えられてこれらトランジスタＮ１〜Ｎ３
がオン状態になる。

したがって、出力電位はＶｓｓ電位になる。

この場合、ＰチャネルトランジスタＰＬ　−Ｐ３の各ゲ
ートには寄生抵抗ｒ１〜ｒ３によりＶＤＤ電位が順次遅
延して人力するのでこれらトランジスタＰＬ−Ｐ３は順
次オフ状態になり、引き続いて寄生抵抗ｒｏ、ｒ３’、
ｒ２’　によりＮチャネルトランジスタＮ３．Ｎ２．Ｎ
ｌにＶＤＤ？（ｉ位が順次遅延して入力するのでこれら
トランジスタＮ３゜Ｎ２．Ｎｌは順次オン状態になる。

このように、Ｎｌ、Ｎ２．Ｎ３は同時にはオン状態にな
らないので、負荷容量Ｃからの電荷の流入が穏やかにな
り、第２図中に実線で示すように出力電位の−ｒ下がり
での過度現象（アンダーシュート）が生じることなく、
出力電流特性も損なわれない。また、」−記Ｎチャネル
トランジスタＮｌ〜Ｎ３が順次オン状態になる前に、前
記ＰチャネルトランジスタＰＩ−Ｐ３は各ゲートにＶＤ
Ｄ電位が与えられてそれぞれにオフ状態になるので、電
源端子間に貫通電流が流れることもない。

上記とは逆に、入力電位がＶＳＳ電位からＶＤＤ電位に
反転した時は、ＮチャネルトランジスタＮｘはオンとな
り、またＰチャネルトランジスタＰｘはオフになるので
、ＮチャネルトランジスタＮ１−Ｎ３の各ゲートにはＶ
ＳＳ電位が順次遅延して人力してＮチャネルトランジス
タＮ１〜Ｎ３をオフ状態にする。Ｎチャネルトランジス
タＮｌ−Ｎ３がオフ状態になった後は、Ｐチャネルトラ
ンジスタＰ３．Ｐ２．ＰＬがオン状態になるが、寄生抵
抗ｒＱ、ｒ３．ｒ２によって同時にはオン状態にならな
い。したがって、ＶＤＤ電源から負荷容量Ｃへの電荷の
充電が緩やかになり、第２図中に実線で示すように、出
力電位の立」−りでの過度現象（オーバーシュート）は
生じることはなく、出力電流特性が損なわれることもな
い。

尚、上記実施例において、トランジスタのゲート間相互
を接続するポリシリコン配線の抵抗分（または抵抗分お
よび容圏分）を利用してトランジスタのゲートに伝達さ
れる信号を順次遅延したが、第３図に示すように各トラ
ンジスタのゲート間に抵抗素子Ｒを接続しても同様の遅
延を与えることができる。

［発明の効果］ 以上のように、本発明の半導体集積回路によれば、スイ
ッチ動作時の過度現象、貫通電流および電源電圧変動を
抑制できるので動作の信頼性が高く、しかも使用するト
ランジスタ数が少なくて済むのでチップサイズを小さく
できる等の利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係る半導体集積回路を示す
回路図、第２図および第３図はそれぞれ第１図に示した
回路に対応する！Ｆ導体チップ上のパターン配置の例を
示す図、第４図は第１図に示した回路の出力電位波形を
示す図、第５図は従来の゛Ｉ６導体集積回路を示す回路
図、第６図は第５図に示した回路に対応する半導体チッ
プ」−のパターン配置を示す図である。 Ｐｘ　、ＰＩ　＝Ｐ３−−−ＰチャネルＭＯＳ）ランジ
スタ、Ｎｘ　、Ｎｌ　−Ｎ３−ＮチャネルＭＯＳトラン
ジスタ、ｒ１〜ｒ３．ｒｌ’　〜ｒ３’、ｒｏ・・・寄
生抵抗。 第１図 １−１１願人代理人　弁理士　鈴江武彦第 図 第 図

Claims (1)

1. 【特許請求の範囲】 第１の電源電位供給端子と信号出力端子間に並列接続さ
   れている複数個の第１導電型トランジスタを含む第１の
   トランジスタ群と、 第２の電源電位供給端子と信号出力端子間に並列接続さ
   れている複数個の第２導電型トランジスタを含む第２の
   トランジスタ群と、 ゲートが信号入力端子に結合され、ソースが第１の電源
   電位供給端子に結合された第１導電型の第１の制御用ト
   ランジスタと、 ゲートが信号入力端子に結合され、ソースが第２の電源
   電位供給端子に結合された第２導電型の第２の制御用ト
   ランジスタと、 前記第１の制御用トランジスタのドレインと前記第２の
   制御用トランジスタのドレイン間に直列接続された複数
   の信号遅延手段とを具備し、前記第１および第２のトラ
   ンジスタ群の各トランジスタのゲート間に前記信号遅延
   手段がそれぞれ前記第１の制御用トランジスタのドレイ
   ン、前記第１のトランジスタ群のゲート、前記第２のト
   ランジスタ群のゲート、前記第２の制御用トランジスタ
   のドレインの順に接続されていることを特徴とする半導
   体集積回路。