JP2006060505A - パルス駆動回路及びパルスリンギング抑制回路 - Google Patents

Abstract

【課題】 本発明は、パルス駆動回路及びパルスリンギング抑圧回路において、入力信号が急激に変化するようなとき、例えば、周波数が高く、ゲインが高い時の入力信号の立ち上がり、立ち下がり時の電圧変動を出力信号に伝えてリンギングをリンギング抑制回路により有効に抑える様にする。又、リンギング抑制調整回路の制御信号を切り替えることによってリンギング抑制回路を調整し、入力信号の電圧変動を伝えるゲインと遅延時間をそれぞれ制御することで、リンギングが変化した場合に対してもリンギングを抑制する様に出来るものを得る。
【解決手段】 本発明のパルス駆動回路及びパルスリンギング抑圧回路は、パルス駆動回路１にリンギング抑制回路５ａ，５ｂを設け、入力パルスの立下り或いは立下りを出力信号の立ち上がり或いは立下りにより交流的に加算し、出力波形に生ずるリンギングを軽減すると共にリンギング抑制回路５ａ，５ｂの遅延量又は／及び遅延時間τを調整可能なものを得る。
【選択図】 図１

Description

本発明はパルス駆動回路及び出力パルスリンギング抑制回路に係り、特に、高速駆動パルス出力でパルス駆動回路及びパルスリンギング抑制回路を駆動した際の出力波形に生ずるリンギングの抑制及びリンギング量調整可能な回路の改良に関する。

従来から、高速データ伝送時の伝送路におけるリンギングを防止可能にした電子機器及び半導体装置が特許文献１に開示されている。この電子機器のリンギング防止方法は第１の矩形波或いは台形状のパルスと遅延させた同様形状の第２のパルスを重ね合わせ、第１のパルスによるリンギングによる振動と第２のパルスのリンギングによる振動を直流的に打ち消したパルスを出力端子に出力する様になしたもので、図１４（Ａ）〜（Ｇ）は特許文献１に開示されている回路構成と波形説明図を示すものである。

図１４（Ａ）は上記の回路構成の原理を示すもので、１対１伝送または、バス伝送に用いる伝送線路、及びその伝送線路に接続されたＬＳＩの寄生インダクタンス、寄生容量を図１４（Ａ）で伝送線路ＴＬ１とし、伝送遅延量をｔｄ１で表す。伝送線路ＴＬ１には２個以上のＬＳＩが接続されているが、ここでは、その内のデータ伝送を行なう２個のＬＳＩに注目し、送信ＬＳＩをＭ１、受信ＬＳＩをＭ２とする。送信ＬＳＩ，Ｍ１は内部回路及び出力回路Ｄ１を備え、受信ＬＳＩ，Ｍ２は入力回路及び内部回路Ｒ２を備えている。

出力回路Ｄ１が送信端ＩＯ１から、図１４（Ｂ）の様に時刻ｔ＝０において立ち上がり、振幅Ｖ０の電圧パルスＩ１を送信したとき、受信端ＩＯ２に現れる電圧波形Ｏ１は図１４（Ｅ）に示す様に周期Ｔ、振幅がΔＶの正弦波状のリンギングを含むとする。このリンギングの最初の極大点が生ずる時刻をｔ１とすると、ｎを１以上の整数として、ｎ番目の極大点の生ずる時刻はｔｐ（ｎ）＝ｔ１＋（ｎ−１）Ｔであり、その時刻での電圧はＶｐ（ｎ）＝Ｖ０＋ΔＶと表される。また、ｎ番目の極小点の生ずる時刻はｔｖ（ｎ）＝ｔ１＋（ｎ−１／２）Ｔであり、その時刻での電圧はＶｖ（ｎ）＝Ｖ０−ΔＶと表される。

一方、送信端ＩＯ１から図１４（Ｃ）の様に電圧パルスＩ１を時間Ｔ／２だけ遅らせた電圧パルスＩｄ１を送信したときの受信波形Ｏｄ１は、図１４（Ｆ）に示す様に受信端の電圧波形Ｏ１を時間Ｔ／２だけ遅らせたものになる。したがって遅延した受信波形Ｏｄ１のリンギングの極大点はｔｐ（ｎ）＝ｔ１＋（ｎ−１／２）Ｔに生じ、その点の電圧はＶｐ（ｎ）＝Ｖ０＋ΔＶである。極小点はｔｖ（ｎ）＝ｔ１＋ｎ・Ｔに生じ、その点の電圧はＶｖ（ｎ）＝Ｖ０−ΔＶである。

上述の伝送線路ＴＬ１が線形近似可能であれば、重ね合せの理が成り立つ。そこで、送信端ＩＯ１から電圧パルスＩ１と遅延した電圧パルスＩｄ１を加えた波形、すなわち時間ｔ＝０で振幅Ｖ０だけ立ち上がり、時間ｔ＝Ｔ／２でさらに振幅Ｖ０だけ立ち上がる図１４（Ｄ）に示す様な階段状の波形Ｉ１＋Ｉｄ１を送信すると、受信端ＩＯ２では受信波形Ｏ１と遅延した受信波形Ｏｄ１を加えた図１４（Ｇ）に示す様な合成波形Ｏ１＋Ｏｄ１が受信される。ところで、受信波形Ｏ１と遅延した受信波形Ｏｄ１は互いに位相がＴ／２だけずれており、受信波形Ｏ１のリンギングの極小点が生ずる時刻は遅延した受信波形Ｏｄ１のリンギングの極大点が生ずる時刻と一致し、受信波形Ｏ１の２個目以降の極大点が生ずる時刻は遅延した受信波形Ｏｄ１の極小点が生ずる時刻と一致する。したがって、受信波形Ｏ１と遅延した受信波形Ｏｄ１を加えた合成波形はリンギングの極大点と極小点が打消し合い、リンギングがキャンセルされる。すなわち合成波形Ｏ１＋Ｏｄ１の時間ｔ＝ｔ１＋（ｎ−１／２）Ｔでの電圧は２Ｖ１、時間ｔ＝ｔ１＋ｎ・Ｔでの電圧も２Ｖ０となり、リンギングの無い波形が得られる。

ここで受信波形Ｏ１の１番目の、すなわち時刻ｔ１での極大点については、これと打消し合う遅延した受信波形Ｏｄ１の極小点は存在しない。しかしながら、受信波形Ｏ１の立ち上がり時間ｔ１−ｔｄ１が遅延時間Ｔ／２と同程度ならば図１４（Ｇ）に示すように、受信波形Ｏ１が時間ｔ１から時間ｔ１＋Ｔ／２までの間、減少するときには、遅延した受信波形Ｏｄ１はより大きな傾きで増加しているため、合成波形Ｏ１＋Ｏｄ１にリンギングは生じない。同様に遅延した受信波形Ｏｄ１の最後の極大点は受信波形Ｏ１の立ち下がりでキャンセルされることになる。

上述の特許文献１に示された構成の高速データ伝送時の伝送路におけるリンギングを防止可能にした電子機器及び半導体装置は重ね合わせの理を用いて直流的にリンギングをキャンセルしている。即ち、受信波形Ｏ１の１番目の、すなわち時刻ｔ１での極大点については、これと打消し合う遅延した受信波形Ｏｄ１の極小点は存在しない旨の記載にあるように立ち上がり時あるいは立下り時に生ずる交流的なリンギングについては考慮されていない、したがって立ち上げ、立ち下げ時に生ずるリンギングを確実にキャンセルできない問題を有していた。
特開平７−３２７０５４号公報（図１）

上記した送信ＬＳＩ・Ｍ１および伝送線路ＴＬＩならびに受信ＬＳＩ・Ｍ２の具体的構成としてＵＳＢＨＳ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂａｓ ｈｉｇｈ Ｓｐｅｅｄ）の出力回路Ｄ１を構成するパルス駆動回路１を図１３に示す。このパルス駆動回路１は電圧源ＶＣＣに接続された定電流源回路２と、この定電流源回路２に夫々ソースが接続されたスイッチング回路３のＰＭＯＳトランジスタＴｒ１およびＴｒ２を有し、スイッチング回路３のＰＭＯＳトランジスタＴｒ１，Ｔｒ２の夫々のドレインＤは伝送線路ＴＬＩのインダクタンスＬ１，Ｌ２を介して受信ＬＳＩ，Ｍ２から構成されるレシーバ回路４に接続されている。また、入力端子Ｔ１およびＴ２から送信差動信号Ｔｘ―ｄｍ,Ｔｘ−ｄｐが入力され、出力端子Ｔ３，Ｔ４から受信差動信号Ｒｘ−ｄｐ、Ｒｘ−ｄｍが出力される。

図１３では、レシーバ回路４には抵抗Ｒ１，Ｒ２が外付けされる。これは精度の高い抵抗を用いるために外付けしたものである。ＵＳＢＨＳの規格では定電流源回路２には１８ｍＡの電流を流す必要があり、ＵＳＢＨＳのパルス駆動回路１の信号の送受信では、どのパス（伝送線路ＴＬ１）に定電流源回路２の出力電流を流すかによって行っている。この電流を流す伝送線路ＴＬ１には、図１３に示したように寄生インダクタンスＬ１，Ｌ２が存在する。この寄生インダクタンスＬ１，Ｌ２は上記したように意図して配置したものでは無く、ＬＳＩを実装した際にパッケージなどにより発生してしまうものである。

送信信号の変化時には、たとえば、送信差動信号Ｔｘ―ｄｐ,:Ｌｏｗ, 送信差動信号 Ｔｘ―ｄｍ：Ｈｉから、送信差動信号Ｔｘ―ｄｐ:Ｈｉ、送信差動信号Ｔｘ―ｄｍ,:Ｌｏｗというように変化するため、スイッチングトランジスタ３のＰＭＯＳトランジスタＴｒ１，Ｔｒ２が切り替わり、電流が一気に伝送線路（パス）ＴＬ１に流れ込む、または電流が一気に止まる。このため、そのパスに存在する寄生インダクタンスＬ１，Ｌ２により起電圧が生じ、出力電圧にリンギングが発生してしまう。ＵＳＢは規格で出力電圧の上限値、下限値を決めているため、このリンギングがあまりに大きすぎると、ＵＳＢの規格を満足することができなくなってしまう。従来の技術の欠点は、電流の流れる伝送線路ＴＬ１を切り替える際に、電流値が急激に変化することにより、リンギングが発生することである。

本発明は、上述の課題を解決するために成されたもので、発明が解決しようとする課題はパルス駆動回路及びパルスリンギング抑制回路からのパルスの立ち上がり、立ち下り時に生ずるリンギングを入力端子ＴＩ，Ｔ２に併設したリンギング抑圧回路５ａ，５ｂにより交流的に軽減するように成したものである。

第１の本発明のパルス駆動回路又はパルスリンギング抑制回路に用いるリンギング抑制回路は、入力信号の立ち下がりの電圧変動を出力信号の立ち上がりに与え、出力信号の立ち上がりで発生するリンギングを抑え、入力信号の立ち上がりの電圧変動を出力信号の立ち下がりに与え、出力信号の立ち下がりで発生するリンギングを抑えることを特徴とするパルス駆動回路又はパルスリンギング抑制回路としたものである。

第２の本発明は、スイッチング回路からのスイッチングパルスを伝送路線に介在する寄生インダクタンス成分を介しレシーバ回路の負荷に出力する様になされたパルス駆動回路に於いて、スイッチング回路を構成するスイッチングトランジスタの入力端と出力端にリンギング抑制回路を接続し、寄生インダクタンスにより生ずるリンギングを交流的に抑制して成ることを特徴とするパルス駆動回路としたものである。

第３の本発明は、スイッチング回路からのスイッチングパルスを伝送路線に介在する寄生インダクタンス成分を介しレシーバ回路の負荷に出力する様になされたパルスリンギング抑制回路に於いて、スイッチング回路を構成するスイッチングトランジスタの入力端と出力端にリンギング抑制回路を接続し、寄生インダクタンスにより生ずるリンギングを交流的に抑制して成ることを特徴とするパルスリンギング抑制回路としたものである。

第４の本発明は、スイッチング回路からのスイッチングパルスを伝送路線に介在する寄生インダクタンス成分を介しレシーバ回路の負荷に出力する様になされたパルス駆動回路に於いて、スイッチング回路を構成するスイッチングトランジスタの入力端と出力端に接続したリンギング抑制回路と、このリンギング抑制回路の遅延量又は／及び容量を調整するリンギング抑制調整回路を設け、寄生インダクタンスにより生ずるリンギングの変化に応じて、リンギング抑制調整回路によりリンギング抑制回路を調整することを特徴とするパルス駆動回路としたものである。

第５の本発明は、スイッチング回路からのスイッチングパルスを伝送路線に介在する寄生インダクタンス成分を介しレシーバ回路の負荷に出力する様になされたパルスリンギング抑制回路に於いて、スイッチング回路を構成するスイッチングトランジスタの入力端と出力端に接続したリンギング抑制回路と、このリンギング抑制回路の遅延量又は／及び容量を調整するリンギング抑制調整回路を設け、寄生インダクタンスにより生ずるリンギングの変化に応じて、リンギング抑制調整回路によりリンギング抑制回路を調整することを特徴とするパルスリンギング抑制回路としたものである。

第１乃至第３の本発明によれば、入力信号が急激に変化するようなとき、つまり周波数が高く、ゲインが高い時の入力信号の立ち上がり、立ち下がり時の電圧変動を出力信号に伝えることになり、その結果生じたリンギングをリンギング抑制回路により有効に抑えることが出来る効果を有する。逆に入力信号が変化しない、即ち、周波数が低く、ゲインが低いときは電圧を出力信号に伝えることは無い。

第４及び第５の本発明によれば、ＬＳＩのパッケージに寄生する素子の値がパッケージの変更により変化すると、リンギングの大きさ、発生する時間が変化してしまう。この際に、リンギング抑制調整回路の制御信号を切り替えることによってリンギング抑制回路の能力を調整し、入力信号の電圧変動を伝えるゲインと遅延時間をそれぞれ制御することで、リンギングが変化した場合に対してもリンギングを最適化して抑制することが可能となる。

以下、本発明のパルス駆動回路及びパルスリンギング抑制回路の構成を図１から図１２によって説明する。図１は本発明の１形態例を示すパルス駆動回路及びパルスリンギング抑制回路の回路図、図２は本発明のパルス駆動回路及びパルスリンギング抑制回路に用いられるリンギング抑制回路の回路図、図３は本発明のパルス駆動回路及びパルスリンギング抑制回路の１形態例を示すシミュレーション波形図、図４は本発明の１形態例を示すパルス駆動回路及びパルスリンギング抑制回路の等価回路図、図５は図４の等価回路から求めた周波数に対するゲインのグラフ、図６は本発明と従来例のリンギング抑制の効果を示す波形図、図７は本発明のパルス駆動回路及びパルスリンギング抑制回路の他の形態例を示す回路図、図８は本発明のパルス駆動回路及びパルスリンギング抑制回路のリンギング抑制回路の制御回路図、図９は本発明のパルス駆動回路及びパルスリンギング抑制回路の遅延時間を変化させた場合にシミュレーション波形図、図１０は本発明のパルス駆動回路及びパルスリンギング抑制回路の容量値を変化させた場合のシミュレーション波形図、図１１は本発明の他の形態例を示すパルス駆動回路及びパルスリンギング抑制回路の等価回路図、図１２は図１１の等価回路から求めた周波数に対するゲインのグラフである。尚、以下、従来の図１３との対応部分には同一符号を付して説明をする。

先ず、図１に基づいて、本発明のパルス駆動回路及びパルスリンギング抑制回路について説明する。本発明は、ＵＳＢＨＳパルス駆動回路において、出力信号に発生するリンギングを抑制する回路を搭載することでリンギングを交流的に抑えるようにしたもので、さらにそのリンギングを抑制する回路を制御するリンギング抑制調整回路を搭載することで、リンギングの大きさが変化したときにも、リンギング抑制回路を調整することで、適当にリンギングを抑制して最適化するようにしたものである。

図１に於いて、ＵＳＢＨＳの出力回路を構成するパルス駆動回路１は電圧源ＶＣＣに接続された定電流源回路２と、この定電流源回路２に夫々ソースＳが接続されたスイッチング回路３のＰＭＯＳトランジスタＴｒ１およびＴｒ２と、これらＰＭＯＳトランジスタＴｒ１，Ｔｒ２の夫々のドレインＤは伝送線路ＴＬＩの寄生インダクタンスＬ１，Ｌ２を介して受信ＬＳＩ，Ｍ２から構成されるレシーバ回路４の抵抗Ｒ１，Ｒ２に接続されている。また、入力端子Ｔ１およびＴ２から送信差動信号Ｔｘ−ｄｍ,Ｔｘ−ｄｐが入力され、出力端子Ｔ３，Ｔ４から受信差動信号Ｒｘ−ｄｐ，Ｒｘ−ｄｍが出力される。

図１では、レシーバ回路４には抵抗Ｒ１，Ｒ２が外付けされる。これは精度の高い抵抗を用いるために外付けしたものである。ＵＳＢＨＳの規格では定電流源回路２には１８ｍＡの電流を流す必要があり、ＵＳＢＨＳのパルス駆動回路１の送受信信号では、どのパス（伝送線路ＴＬ１）に定電流源回路２の出力電流を流すかによって行っている。入力端子Ｔ１，Ｔ２に供給される送信差動信号Ｔｘ―ｄｍ,Ｔｘ−ｄｐは夫々リンギング抑制回路５ａ，５ｂにも供給され、例えば、リンギング抑制回路５ａの出力端はＰＭＯＳトランジスタＴｒ１のドレイＤと伝送線路ＴＬ１の寄生インダクタンスＬ２との接続点であるノード６ａに接続され、リンギング抑制回路５ｂの出力端はＰＭＯＳトランジスタＴｒ２のドレインＤと伝送線路ＴＬ１の寄生インダクタンスＬ１との接続点であるノード６ｂに接続されている。

次に図１および図２（Ａ）（Ｂ）に基づいて、上記リンギング抑制回路５ａ，５ｂの構成を説明する。本発明は図１３と比較すると、新たにリンギング抑制回路５ａ，５ｂが搭載されている。このリンギング抑制回路５ａ，５ｂは、図２（Ｂ）の実線に示す様にリンギング抑制回路５ａ，５ｂのノード２８からの立ち下がりの波形１０ａの変化分を図２（Ｂ）の実線で示す様に受信差動信号Ｒｘ−ｄｐ，Ｒｘ−ｄｍである出力信号の立ち上がり波形１１ｂに与え、立ち上がりで発生するリンギングを交流的に相殺、抑制している。ここで破線で示す波形１１ａはリンギング抑制回路がない時のＲｘ−ｄｐ，Ｒｘ−ｄｍの立ち上がり波形である。この様にリンギング抑制回路５ａ，５ｂの立ち下り（或は立ち上がり）波形の変化分を出力（Ｒｘ−ｄｐ，Ｒｘ−ｄｍ）の立ち上がり（或は立ち下がり）に与えることで、リンギングをＡＣ的に抑えられる。リンギングを抑えているのは、リンギング抑制回路５ａ，５ｂのノード２８の波形の立ち下がり（或は立ち上がり）部分のみであり、他の部分は２９で示す部分のリンギングを抑えることにより、追従してリンギングが抑えられる様に成されている。この様に入力信号の立ち上がりの電圧変動を出力信号の立ち下がりに与え、立ち下がりで発生するリンギングを交流的に抑える回路であるこれらのリンギング抑制回路５ａ，５ｂは、図２（Ａ）に示す様に遅延回路７と容量８から構成される。このリンギング抑制回路５ａ，５ｂの動作は、入力端子Ｔ１に供給される入力信号ＩＮを遅延回路７で遅延させ、ノード２８を介してその遅延信号で容量８を駆動することで、容量８の先のノード６ａ、６ｂである出力ＯＵＴに電圧変動を伝える。つまり、ある一定の遅延時間を持って、入力信号の立ち上がり時、立ち下がり時（または立下り時、立ち上がり時）の電圧変化が出力信号に伝えられる。

上記リンギング抑制回路５ａ，５ｂのシミュレーション波形を図３に示す。図３（Ａ）（Ｂ）（Ｃ）の縦軸は電圧（Ｖ）を、横軸は時間（Ｓ）を示すもので図３（Ａ）に示す波形９は入力端子Ｔ１の送信差動信号Ｔｘ―ｄｍの波形である。この波形９を遅延回路７で時間τだけ遅延させた図３（Ｂ）の信号の波形は容量８を介して接続されているノード６ａ，６ｂに伝えることにより、立ち下がりの電圧変動１０ａを図３（Ｃ）に示す出力信号の波形１１の立ち上がり１１ａに交流的に加算し、立ち上がりで発生する出力波形に生ずるリンギングを相殺することでリンギングを軽減して、リンギングを抑圧する。また入力信号である送信差動信号Ｔｘ−ｄｍの立ち上がりの電圧変動の波形１０ｂを図３（Ｃ）に示す受信差動信号Ｒｘ−ｄｐである出力信号の立ち下がり波形１１ｂに交流的に加算し、立ち下がりで発生するリンギングを抑えることで波形１１の様にリンギングを抑えることになる。

図４は、リンギング抑制回路５ａ，５ｂの遅延回路７の容量８（容量分１２）およびノード６ａ並びに伝送線路ＴＬ１（パッケージ分１３）を経由して出力端子Ｔ４に受信差動信号ＲＸ−ｄｍを出力する場合の等価回路を示すものである。この等価回路は、ある特定のパッケージの寄生成分を想定して求めている。送信差動信号Ｔｘ−ｄｍを入力端子Ｔ１に供給し、リンギング抑制回路５ａ，５ｂ内の遅延回路７で時間τだけ遅延した遅延信号Ｖｉｎが容量８を介してノード６ａからパッケージ分１３の等価回路に供給される。このパッケージ分１３の等価回路では遅延信号Ｖｉｎが等価抵抗Ｒ３と等価容量Ｃ１に供給される。等価容量Ｃ１の他端は接地電位に接続され、等価抵抗Ｒ３には直列にパッケージ分１３の寄生インダクタンスである等価インダクタンスＬ２が接続される。等価容量Ｃ１と並列的に等価インダクタンスＬ２の出力端に等価容量Ｃ２が接続され、抵抗Ｒ４が等価容量Ｃ２と並列接続された構成とされている。

上述の等価回路から伝達係数を求め、入力信号となる遅延信号Ｖｉｎに対する出力端子Ｔ４間の出力電圧Ｖｏｕｔのゲインをシミュレーションによって求めると図５の直線１５の様になる。図５で縦軸はゲイン（ｄＢ）を横軸は立ち上げ時、或いは立ち下げ時の傾斜の傾きを示す周波数（Ｈｚ）であり高い周波数（傾斜の傾きが鋭い周波数）では高いゲインで交流成分が出力端子Ｔ４に出力されることが解る。即ち、入力信号Ｖｉｎが急激に変化するようなとき、つまり周波数が高いときはゲインが高く、入力信号が変化していないとき、つまり周波数が低いときはゲインが低い、この特性により、入力信号Ｖｉｎの立ち上がり、立ち下がり時の電圧変動を出力信号Ｖｏｕｔに伝えることになり、交流的に立下り部が立ち上がり部或いは立ち上がり部が立ち下がり部の変化分がＡＣ的に加算され、結果的には立ち上げ、立ち下げ時のリンギングを抑さえることになる。逆に入力信号が変化しない場合は電圧を出力端子に伝えることはない。

本発明の図１及び図２で説明したリンギング抑制回路５ａ，５ｂの効果をシミュレーションにより確認した波形を図６（Ａ）（Ｂ）に示す。このシミュレーションにも図４の等価回路で用いた、ある特定のパッケージの寄生成分を付加している。図６（Ａ）（Ｂ）の波形は共にＵＳＢＨＳパルス駆動回路（ドライブ回路）１の出力差動信号Ｒｘ−ｄｍであり、波形１６がリンギング抑制回路５ａ，５ｂを設けた本発明の場合であり、波形１７がリンギング抑制回路５ａ，５ｂのない図１３に示す従来の波形である。図６（Ａ）（Ｂ）から明らかなように、リンギング抑制回路５ａ，５ｂを搭載したことでリンギングの値は大幅に縮小されている。リンギングの最大振幅電圧値を調べると本発明では：３７．３ｍＶ、従来の構成では：３２９ｍＶとなり、８９％削減できていることが解る。

次に、本発明の他のパルス駆動回路及びパルスリンギング抑制回路の構成を図７により説明する。図７に於いて、図１との対応部分には同一符号を付して重複説明を省略する。 以下、リンギング抑制回路を調整制御するリンギング抑制調整回路を搭載し、この調整回路により、リンギング抑制を調整するようにしたＵＳＢＨＳパルス駆動回路について図面に従い説明する。

図７は本発明の他の構成を示す回路図である、図１と比較するリンギング抑制調整回路１８が搭載されている。このリンギング抑制調整回路１８は、制御信号Ｃ１，Ｃ２，Ｄ１，Ｄ２を基にリンギング抑制回路５ａ，５ｂを調整する回路である。具体的には、入力信号が出力信号に与える電圧変動の強弱の調整、入力信号が出力信号に電圧変動を与えるタイミングの調整を行う。以下、新たに搭載した回路について詳記する。

図７に於いて上記した図１と異なる点はリンギング抑制回路５ａ，５ｂを調整制御するリンギング抑制調整回路１８を設けたことであり、このリンギング抑圧調整回路１８は入力端子Ｔ５，Ｔ６に制御信号Ｃ１，Ｃ２，Ｄ１，Ｄ２を供給し、出力端からからのスイッチング制御信号に基づきリンギング抑制回路５ａ，５ｂからの遅延時間及び／又は容量値の出力を制御するように成したものである。

上述のリンギング抑制調整回路１８の具体的構成を図８により説明する。図８に於いて、リンギング抑制回路５ａ，５ｂ内には選択遅延回路７を構成する直列接続された遅延子７ａ，７ｂ，７ｃとマルチプレクサを構成するデジタルスィツチ手段Ｓｗｄ１，Ｓｗｄ２，Ｓｗｄ３，Ｓｗｄ４とこのマルチプレクサの出力が供給されるデマルチプレクサを構成するデジタルスィツチ手段Ｓｗｃ１，Ｓｗｃ２，Ｓｗｃ３，Ｓｗｃ４とこれらスィツチ手段Ｓｗｃ１，Ｓｗｃ２，Ｓｗｃ３，Ｓｗｃ４の後段に並列接続された容量８ａ，８ｂ，８ｃ，８ｄからなる選択容量８で構成されている。

次に、リンギング抑制調整回路１８の機能的な１形態例を図８に示す。論理表１９に示す論理回路には制御用の２ビットの制御データＤ１，Ｄ２が供給されデジタルスイッチ手段Ｓｗｄ１，Ｓｗｄ２，Ｓｗｄ３，Ｓｗｄ４の出力からは４ビットの制御データが出力され、２ビットのデータＤ１，Ｄ２に応じた出力信号が出力されて所定のスイッチ手段がオンされて容量８内の所定の遅延回路７ａ，７ｂ，７Ｃの遅延時間τを選択する。

論理表２０に示す論理回路には制御用の２ビットの制御データＣ１、Ｃ２が供給されデジタルスイッチ手段Ｓｗｃ１，Ｓｗｄ２，Ｓｗｃ３，Ｓｗｃ４の出力からは４ビットの制御データが出力され、２ビットのデータに応じた出力信号が出力されて所定のスイッチ手段Ｓｗｃ１，Ｓｗｄ２，Ｓｗｃ３，Ｓｗｃ４のいずれかがオンされて容量８内の所定の容量８ａ，８ｂ，８ｃ，８ｄの少なくとも１つの容量を選択する。

上述の様に制御データＤ１，Ｄ２，Ｃ１，Ｃ２により、リンギング抑制回路５ａ，５ｂ内部の選択遅延回路７の遅延時間τと選択容量８の容量値を調整する。遅延時間τの調整方法は制御信号Ｄ１，Ｄ２をもとにスイッチ手段Ｓｗｄ１，Ｓｗｄ２，Ｓｗｄ３，Ｓｗｄ４を切り替え、遅延時間τを変化させる。容量値の調整方法は制御信号Ｃ１，Ｃ２をもとにスイッチ手段Ｓｗｃ１，Ｓｗｃ２，Ｓｗｃ３，Ｓｗｃ４を切り替え、容量値を変化させる。リンギング抑制回路５ａ，５ｂの遅延時間τを調整することで、入力信号の立ち上がり時、立ち下がり時の電圧変動を出力信号に与えるタイミングの調整が可能となり、容量値を調整することで入力信号が出力信号に与える電圧変動の強弱の調整が可能となる。

上述のリンギング抑圧調整回路１８によって遅延時間τを変化させた場合及び容量８の容量値を変化させた場合のシミュレーション波形を図９（Ａ）（Ｂ）（Ｃ），図１０（Ａ）（Ｂ）（Ｃ）に示す。図９（Ａ）（Ｂ）（Ｃ），図１０（Ａ）（Ｂ）（Ｃ）に於いて、縦軸は電圧（Ｖ）を横軸は時間（Ｓ）を示すものであり、図９（Ａ）に於いて、波形２１は入力端子Ｔ１に供給されるＨｉ状態の送信差動信号Ｔｘ−ｄｍの波形である。この波形２１を選択遅延回路７で時間τだけ遅延させた信号が図９（Ｂ）に示す波形２２である。この波形２２はリンギング抑制回路５ａ，５ｂの内部スイッチ手段Ｓｗｄ１，Ｓｗｄ２，Ｓｗｄ３，Ｓｗｄ４の出力波形である。図９（Ｃ）に示す波形２３は出力端子Ｔ４に出力された受信差動信号Ｒｘ−ｄｍの波形である。この様に容量値を一定にして、リンギング抑制調整回路１８により、遅延時間τを変化させた場合、図９（Ｃ）からも明らかなように波形２３の遅延時間τの大小に応じて振幅電圧Ｖが変化しているのが解る。

同様に図１０（Ａ）（Ｂ）（Ｃ）はリンギング抑制回路制御回路１８により、遅延時間一定で容量値を変化させることで、入力信号が出力信号に与える電源変動の強弱を変化させたものである。図１０（Ａ）に於いて、波形２４は入力端子Ｔ１に供給されるＨｉ状態の送信差動信号Ｔｘ−ｄｍの波形である。この波形２４を遅延回路７で時間τだけ一定に遅延させ容量８の容量８ａ，８ｂ，８ｃ，８ｄを順次変化させた信号が図１０（Ｂ）に示す波形２５である。この波形２５はリンギング抑制回路５ａ，５ｂ内部容量８ａ，８ｂ，８ｃ，８ｄの出力波形である。図１０（Ｃ）に示す波形２６は出力端子Ｔ４に出力された受信差動信号Ｒｘ−ｄｍの波形である。この様に遅延時間τを一定にして、リンギング抑制調整回路１８により、容量値を変化させた場合、図１０（Ｃ）からも明らかなように波形２６は容量値の大小によって変化しているのが解る。

上述の様にリンギング抑制回路５ａ，５ｂを制御するリンギング抑制調整回路１８をパルス駆動回路１及びパルスリンギング抑制回路５ａ，５ｂに搭載することで、リンギングの大きさが変化したときにも、リンギング抑制回路５ａ，５ｂを調整することで、適当にリンギングを抑制することができる。このようなリンギング抑制調整回路１８を搭載するＵＳＢＨＳドライバ用のパルス駆動回路の効果を説明するための等価回路を図１１に示す。この等価回路は、図４と同様に、ある特定のパッケージの寄生成分を想定して求めている。この等価回路において、図４と異なる点はノード６ａ，６ｂと出力端子Ｔ４間のパッケージ分１３は図４と同様の等価回路で表すことが出来る。選択可能な選択容量８群は可変容量ＶＣで表し、スイッチ群が持つ抵抗分を抵抗Ｒ５及びＲ６で表している。この等価回路により伝達係数を求め、送信差動信号Ｔｘ−ｄｍである入力信号Ｖｉｎに対する出力信号Ｒｘ−ｄｍのゲインをシミュレーションより計算したのが、図１２である。図１２からも明らかなように、スイッチ手段Ｓｗｃ１〜Ｓｗｃ４のオン／オフ状態を切り替えることにより容量値ＶＣ８を変化させ、ゲインを変化させることができる。

上述の構成では、リンギング抑制調整回路を機能的な論理回路で説明したがこれらはパルス駆動回路内に設けられたコンピュータのソフトウエーアで処理することも或いはハードウエーア構成とすることもできる。

本発明の１形態例を示すパルス駆動回路及びパルスリンギング抑制回路の回路図である。 本発明のパルス駆動回路及びパルスリンギング抑制回路に用いられるリンギング抑制回路の回路図である。 本発明のパルス駆動回路及びパルスリンギング抑制回路の１形態例を示すシミュレーション波形図である。 本発明の１形態例を示すパルス駆動回路及びパルスリンギング抑制回路の等価回路図である。 図４の等価回路から求めた周波数に対するゲインのグラフである。 本発明と従来例のリンギング抑制の効果を示す波形図である。 本発明のパルス駆動回路及びパルスリンギング抑制回路の他の形態例を示す回路図である。 本発明のパルス駆動回路及びパルスリンギング抑制回路のリンギング抑制回路の制御回路図である。 本発明のパルス駆動回路及びパルスリンギング抑制回路の遅延時間を変化させた場合にシミュレーション波形図である。 本発明のパルス駆動回路及びパルスリンギング抑制回路の容量値を変化させた場合のシミュレーション波形図である。 本発明の他の形態例を示すパルス駆動回路及びパルスリンギング抑制回路の等価回路図である。 図１１の等価回路から求めた周波数に対するゲインのグラフである。 従来のパルス駆動回路の回路図である。 従来のリンギング抑制方法の原理を示す説明図である。

符号の説明

１・・・パルス駆動回路、２・・・定電流源回路、３・・・スイッチング回路、４・・・レシーバ回路、５ａ，５ｂ・・・リンギング抑制回路、６ａ，６ｂ・・・ノード、７・・・遅延回路、８，８ａ，８ｂ，８ｃ，８ｄ・・・容量、９，１０，１１，１６，１７，２１，２２，２３，２４，２５，２６・・・波形、１８・・・リンギング抑圧調整回路、１９，２０・・・論理表、Ｌ１，Ｌ２・・・寄生インダクタンス、Ｍ１・・・送信ＬＳＩ、Ｍ２・・・受信ＬＳＩ、Ｔ１，Ｔ２，Ｔ５，Ｔ６・・・入力端子、Ｔ３，Ｔ４・・・出力端子、Ｔｒ１，Ｔｒ２・・・ＰＭＯＳトランジスタ、ＴＬ１・・・伝送線路

Claims (12)

1. 入力信号の立ち下がりの電圧変動を出力信号の立ち上がりに与え、出力信号の立ち上がりで発生するリンギングを抑え、入力信号の立ち上がりの電圧変動を出力信号の立ち下がりに与え、出力信号の立ち下がりで発生するリンギングを抑えて成ることを特徴とするパルス駆動回路。
2. 入力信号の立ち下がりの電圧変動を出力信号の立ち上がりに与え、出力信号の立ち上がりで発生するリンギングを抑え、入力信号の立ち上がりの電圧変動を出力信号の立ち下がりに与え、出力信号の立ち下がりで発生するリンギングを抑えて成ることを特徴とするパルスリンギング抑制回路。
3. スイッチング回路からのスイッチングパルスを伝送路線に介在する寄生インダクタンス成分を介しレシーバ回路の負荷に出力する様になされたパルス駆動回路に於いて、
   スイッチング回路を構成するスイッチングトランジスタの入力端と出力端にリンギング抑制回路を接続し、上記寄生インダクタンスにより生ずるリンギングを交流的に抑制して成ることを特徴とするパルス駆動回路。
4. スイッチング回路からのスイッチングパルスを伝送路線に介在する寄生インダクタンス成分を介しレシーバ回路の負荷に出力する様になされたパルスリンギング抑制回路に於いて、
   上記スイッチング回路を構成するスイッチングトランジスタの入力端と出力端にリンギング抑制回路を接続し、上記寄生インダクタンスにより生ずるリンギングを交流的に抑制して成ることを特徴とするパルスリンギング抑制回路。
5. スイッチング回路からのスイッチングパルスを伝送路線に介在する寄生インダクタンス成分を介しレシーバ回路の負荷に出力する様になされたパルス駆動回路に於いて、
   上記スイッチング回路を構成するスイッチングトランジスタの入力端と出力端に接続したリンギング抑制回路と、
   上記リンギング抑制回路の遅延量又は／及び容量を調整するリンギング抑制調整回路を設け、
   上記寄生インダクタンスにより生ずるリンギングの変化に応じて、上記リンギング抑制調整回路により上記リンギング抑制回路を調整することを特徴とするパルス駆動回路。
6. スイッチング回路からのスイッチングパルスを伝送路線に介在する寄生インダクタンス成分を介しレシーバ回路の負荷に出力する様になされたパルスリンギング抑制回路に於いて、
   スイッチング回路を構成するスイッチングトランジスタの入力端と出力端に接続したリンギング抑制回路と、
   上記リンギング抑制回路の遅延量又は／及び容量を調整するリンギング抑制調整回路を設け、
   上記寄生インダクタンスにより生ずるリンギングの変化に応じて、上記リンギング抑制調整回路により上記リンギング抑制回路を調整することを特徴とするパルスリンギング抑制回路。
7. 前記リンギング抑制回路内の素子がコンデンサであることを特徴とする請求項３又は請求項５記載のパルス駆動回路。
8. 前記リンギング抑制回路内の素子がコンデンサであることを特徴とする請求項４又は請求項６記載のパルスリンギング抑制回路。
9. 前記リンギング抑制回路が遅延素子であることを特徴とする請求項３又は請求項５記載のパルス駆動回路。
10. 前記リンギング抑制回路内の素子が遅延素子であることを特徴とする請求項４又は請求項６記載のパルスリンギング抑制調整回路。
11. 前記リンギング抑制回路内の素子がコンデンサ及び遅延素子であることを特徴とする請求項３又は請求項５記載のパルス駆動回路。
12. 前記リンギング抑制回路内の素子がコンデンサ及び遅延素子であることを特徴とする請求項４又は請求項６記載のパルスリンギング抑制調整回路。
    

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